CN104333386B - 一种连续时间Sigma Delta调制器及其多模式配置方法 - Google Patents
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Abstract
本发明公开了一种连续时间Sigma Delta调制器及其多模式配置方法，属于模数转换器领域，所述调制器包括电路结构相同的I通道和Q通道，其结构为依次串联的可配置有源环路滤波器、模拟加法器和量化器；所述I通道和Q通道中的每一个还包括多个开关；I通道和Q通道之间连接交叉耦合电阻和控制开关，通过调节I通道和Q通道中的每一个中的开关，以及两通道之间的开关能够配置Sigma Delta调制器的模式。本发明公开的连续时间Sigma Delta调制器，具有多模式可配置的特性，不仅能够灵活配置使其工作在多种带宽下，实现低通和复带通两种模式，可应用于多通信标准接收机中；而且在不同带宽应用下优化功耗，同时集成各种校准技术，提高调制器的性能指标。
Description
技术领域
本发明涉及模数转换器领域，尤其涉及一种多模式可配置连续时间Sigma Delta调制器及其多模式配置方法。
背景技术
模数转换器是无线通信接收机前端不可或缺的一个模块，它将中频模拟基带的信号转化成数字信号，使得数字基带能够处理，因此它的性能直接影响整个接收机的性能，而且也是数字基带正确解调信号的关键。由于其高分辨率、宽带宽、固有的抗混叠滤波特性以及可能低的功耗，连续时间Sigma Delta调制器广泛应用于接收机前端中。
随着越来越多的通信协议标准出现，如蜂窝式通信系统(2G-2.5G-3G等)，无线局域网通信系统(WLAN、WiFi、Bluetooth、Zigbee等)，广播通信系统(DAB、DVB、DMB等)和导航通信系统(GPS、Galileo、GLONASS、北斗)等，由于每一种通信标准都有各自不同的中频频率和信道带宽等指标，因此需要同时支持窄带宽、低成本、低功耗和宽带宽、高性能的高集成度接收机前端，以满足多标准通信应用。
对于宽带应用，如LTE-advanced数据集群通信，其信号带宽最大可达20MHz，接收机前端一般采用零中频结构，这样中频信号带宽最大为10MHz；而对于窄带应用，如行业专网、广播通信、民用导航等，其信号带宽一般仅几MHz，为避免直流失调和低频噪声等问题，一般采用低中频结构。因此要求连续时间Sigma Delta调制器能够配置成低通和复带通模式，同时带宽也能够灵活配置以实现不同应用下的功耗优化。
目前国内对多模式Sigma Delta调制器的研究还很少，然而对具有上述特性的调制器的需求却是必然和急切的。
本发明提出了一种低通和复带通可配置，同时实现多种带宽的调制器，并在低通模式下增加环路延时补偿路径来解决环路延时问题，同时提出可配置高速高增益运算放大器结构，以实现不同带宽应用下的功耗优化。
发明内容
（一）要解决的技术问题
本发明所要解决的技术问题是：如何提供一种连续时间Sigma Delta调制器及其多模式配置方法，以满足多标准通信应用，既能够配置成低通和复带通模式，也能够灵活配置带宽以实现不同应用下的功耗优化。
（二）技术方案
为了解决上述技术问题，一方面，本发明提供了一种连续时间Sigma Delta调制器，包括电路结构相同的I通道和Q通道；
所述I通道和Q通道中的每一个包括：依次串联的可配置有源环路滤波器、模拟加法器和量化器；
所述可配置有源环路滤波器主要由三个有源积分器构成，其中第一有源积分器作为输入端接收输入信号，所述量化器作为输出端输出信号；
所述I通道和Q通道中的每一个还包括多个开关，能够控制可配置有源环路滤波器的阶数和各个可调电阻的连接关系以及模拟加法器的通断；
所述连续时间Sigma Delta调制器还包括连接在I通道和Q通道之间的交叉耦合电阻和控制开关，所述控制开关能够控制I通道与Q通道连接与否。
进一步地，所述有源积分器是由运算放大器以及与运算放大器连接的可调电容、可调电阻和开关组成的；
所述模拟加法器是由运算放大器以及与该运算放大器连接的可调电阻和开关组成的。
具体地，所述运算放大器包括两级主放大级、共模反馈级、增益带宽积（GainBandwidth Product，GBW）可配置级，结构为：
PMOS晶体管M0的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M1和PMOS晶体管M2的源端；
PMOS晶体管M1的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M0的漏端，漏端接NMOS晶体管M7的源端和NMOS晶体管M9的漏端；
PMOS晶体管M2的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M0的漏端，漏端接NMOS晶体管M8的源端和NMOS晶体管M10的漏端；
PMOS晶体管M3的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M5的源端；
PMOS晶体管M4的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M6的源端；
PMOS晶体管M5的栅端接直流偏置电压VBP，源端接PMOS晶体管M3的漏端，漏端接主放大器第一级负差分输出电压VON1；
PMOS晶体管M6的栅端接直流偏置电压VBP，源端接PMOS晶体管M4的漏端，漏端接主放大器第一级正差分输出电压VOP1；
NMOS晶体管M7的栅端接直流偏置电压VBN，源端接PMOS晶体管M1和NMOS晶体管M9的漏端，漏端接主放大器第一级负差分输出电压VON1；
NMOS晶体管M8的栅端接直流偏置电压VBN，源端接PMOS晶体管M2和NMOS晶体管M10的漏端，漏端接主放大器第一级正差分输出电压VOP1；
NMOS晶体管M9的栅端接共模反馈电压VFB，源端接地电压GND，漏端接PMOS晶体管M1的漏端和NMOS晶体管M7的源端；
NMOS晶体管M10的栅端接共模反馈电压VFB，源端接地电压GND，漏端接PMOS晶体管M2的漏端和NMOS晶体管M8的源端；
上述晶体管M1-M10构成运算放大器主放大器的第一级；
PMOS晶体管M11的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M12和PMOS晶体管M13的源端；
PMOS晶体管M12的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M11的漏端，漏端接放大器的负差分输出电压VON；
PMOS晶体管M13的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M11的漏端，漏端接放大器的正差分输出电压VOP；
NMOS晶体管M14的栅端接主放大器第一级正差分输出电压VOP1，源端接地电压GND，漏端接放大器的负差分输出电压VON；
NMOS晶体管M15的栅端接主放大器第一级负差分输出电压VON1，源端接地电压GND，漏端接放大器的正差分输出电压VOP；
上述晶体管M11-M15构成运算放大器主放大器的第二级；
PMOS晶体管M16的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M17和PMOS晶体管M18的源端；
PMOS晶体管M17的栅端接共模参考电压VCM，源端接PMOS晶体管M16的漏端，漏端接NMOS晶体管M19的栅端和漏端；
PMOS晶体管M18的栅端接输出共模电压VOM，源端接PMOS晶体管M16的漏端，漏端接共模反馈电压VFB；
NMOS晶体管M19的栅端和漏端接PMOS晶体管M17的漏端，源端接地电压GND；
NMOS晶体管M20的栅端和漏端接共模反馈电压VFB，源端接地电压GND；
电阻RA1和电容CA1并联，一端接放大器的正差分输出电压VOP，另一端接输出共模电压VOM；
电阻RA2和电容CA2并联，一端接放大器的负差分输出电压VON，另一端接输出共模电压VOM；
上述晶体管M16-M20构成运算放大器的共模反馈级；
PMOS晶体管M21的栅端接开关SK1、SK2的共同连接端，源端接电源电压VDD，漏端接PMOS晶体管M22和PMOS晶体管M23的源端；
PMOS晶体管M22的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M21的漏端，漏端接放大器的负差分输出电压VON；
PMOS晶体管M23的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M21的漏端，漏端接放大器的正差分输出电压VOP；
NMOS晶体管M24的栅端接开关SK3、SK4的共同连接端，源端接地电压GND，漏端接放大器的负差分输出电压VON；
NMOS晶体管M25的栅端接开关SK5、SK6的共同连接端，源端接地电压GND，漏端接放大器的正差分输出电压VOP；
上述晶体管M21-M25构成运算放大器的GBW可配置级。
进一步地，所述运算放大器主放大器的第二级还包括反极点分离频率补偿模块，具体结构为：
电阻RZ1和密勒补偿电容CC1串联，电阻端接主放大器第一级正差分输出电压VOP1，电容端接放大器的负差分输出电压VON；
电阻RZ2和密勒补偿电容CC2串联，电阻端接主放大器第一级负差分输出电压VON1，电容端接放大器的正差分输出电压VOP；
补偿电容CF1的一端接主放大器第一级正差分输出电压VOP1，另一端接放大器的正差分输出电压VOP；
补偿电容CF2的一端接主放大器第一级负差分输出电压VON1，另一端接放大器的负差分输出电压VON。
采用反极点分离频率补偿技术，密勒补偿电容CC1、CC2产生密勒效应使得极点分离，主极点频率降低，非主极点频率升高，从而使得相位裕度提高，但放大器带宽却很低；加入补偿电容CF1、CF2，根据密勒效应可看作负电容，使得分离的极点重新靠近，形成“反极点分离”，这时主极点频率升高，放大器带宽增大，与不加电容CF1、CF2时相比，相同功耗下获得的增益带宽积更大。
进一步地，所述运算放大器的GBW可配置级还包括：
开关SK1的一端接直流偏置电压VB，另一端接PMOS晶体管M21的栅端；
开关SK2的一端接电源电压VDD，另一端接PMOS晶体管M21的栅端；
开关SK3的一端接主放大器第一级正差分输出电压VOP1，另一端接NMOS晶体管M24的栅端；
开关SK4的一端接NMOS晶体管M24的栅端，另一端接地电压GND；
开关SK5的一端接主放大器第一级负差分输出电压VON1，另一端接NMOS晶体管M25的栅端；
开关SK6的一端接NMOS晶体管M25的栅端，另一端接地电压GND。
采用GBW可配置技术，当开关SK1-SK4全部断开时，没有电流流过PMOS晶体管M22、M23和NMOS晶体管M24、M25；当开关SK1-SK4全部闭合时，GBW可配置级与主放大器第二级并联，增大整个放大器的增益带宽积，从而实现GBW可配置。在不同模式下，可将运算放大器进行配置，实现功耗优化。
进一步地，所述I通道和Q通道中的每一个还包括：连接所述量化器输出端和所述可配置有源环路滤波器中各个有源积分器输入端的反馈电路；所述反馈电路由一个数据加权平均算法模块和三个数模转换器串联而成；
所述第一数模转换器的输出端连接所述可配置有源环路滤波器中的第一有源积分器的输入端，第二数模转换器的输出端连接所述可配置有源环路滤波器中的第三有源积分器的输入端，第三数模转换器的输出端连接模拟加法器的输入端。
进一步地，所述连续时间Sigma Delta调制器还包括时钟信号产生电路，具体电路结构为：
片外时钟信号经过第一驱动器链BUF1后的信号CKQ作为量化器的采样时钟；
片外时钟信号经过第二驱动器链BUF2后的信号，再经过第一反相器INV1后输入到二路选择器MUX的第一输入端0，片外时钟信号CK_EXT经过可变延时器链DL1后输入到二路选择器MUX的第二输入端1，经过二路选择器MUX的控制端SK选择后输出的信号CKDAC作为三个数模转换器的时钟信号；
信号CKDAC经过固定延时器链DL2后的信号在经过第二反相器INV2输出的信号CKDWA作为数据加权平均算法模块的时钟。
另一方面，本发明还提出了一种连续时间Sigma Delta调制器的多模式配置方法，包括：
断开所述I通道与Q通道之间的控制开关，使I通道和Q通道之间断开连接，并且配置所述I通道和Q通道中的每一个中的开关，使所述可配置有源环路滤波器以及模拟加法器配置成低通模式下相应的连接关系时，所述连续时间Sigma Delta调制器为三阶低通模式；
连接所述I通道与Q通道之间的控制开关，使I通道和Q通道耦合连接，并且配置所述I通道和Q通道中的每一个中的开关，使所述可配置有源环路滤波器中的第二有源积分器断开，所述第一有源积分器直接与所述可配置有源环路滤波器中的第三有源积分器连接，且断开模拟加法器，使所述第三有源积分器直接与量化器连接，使可配置有源环路滤波器和模拟加法器配置成复带通模式下相应的连接关系，这时所述连续时间Sigma Delta调制器为二阶复带通模式。
进一步地，所述方法还包括，在不同模式下，对I通道和Q通道中的每一个中的所述可配置有源环路滤波器以及模拟加法器进行配置。
（三）有益效果
上述技术方案有如下优点：
本发明公开的连续时间Sigma Delta调制器，在I通道和Q通道中的每一个中设置多个开关用于控制可配置环路滤波器的阶数和各个可调电阻的连接关系，并且在I通道与Q通道之间也设置有开关控制的切换电路，能够通过调整I通道和Q通道中的每一个中的开关的通断，以及I通道与Q通道之间的连接，实现连续时间Sigma Delta调制器的三阶低通和两阶复带通模式之间的切换。并在两种模式下可实现多种可配置的信号带宽和中心频率，同时伴随着不同采样率的配置而变化，具有灵活的可配置特点，可应用于多通信标准接收机中。
本发明公开的连续时间Sigma Delta调制器，采用可配置高速高增益运算放大器结构，采用有源前馈补偿、反极点分离、GBW可配置等技术，实现高的低频增益和GBW以及在不同带宽应用下的功耗优化，同时满足各模式下调制器性能指标的要求。
本发明公开的连续时间Sigma Delta调制器，集成时钟信号产生电路和各种校准电路，包括时间常数(RC)校准电路、比较器直流失调校准电路，以提高调制器的性能指标。
结合附图阅读本发明实施方式的详细描述后，本发明的其他特点和优点将变得更加清楚
附图说明
图1为本发明的一个实施例中连续时间Sigma Delta调制器的I通道和Q通道中的每一个的电路结构示意图；
图2为图1中的I通道与Q通道之间用于模式切换的电路结构示意图；
图3为图1和图2中的运算放大器的电路结构示意图；
图4为图1中时钟信号产生电路结构示意图。
具体实施方式
下面结合说明书附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例仅用于说明本发明，但不用来限制本发明的范围。
由于连续时间Sigma Delta调制器在窄带应用时，可通过选择高的过采样率(OSR)来取得一定的信噪比是可行的方法；但在宽带应用时，即使选择低的过采样率，一般为16左右，也会导致很高的采样速率，这样环路延时(Excess Loop Delay,ELD)就变成一个很严重的问题，会极大的破坏连续时间Sigma Delta调制器的环路稳定性，并降低信噪比。同时，对于复带通模式，由于版图的不完全对称和工艺的变化，I、Q通道之间会存在失配，造成镜像抑制度的减小，因此复带通模式下环路滤波器的阶数不宜过高。因此本实施例记载了一种三阶低通和二阶复带通可配置的连续时间Sigma Delta调制器。
所述连续时间Sigma Delta调制器包括电路结构相同的I通道和Q通道，具体的电路结构如图1所示，每个通道包括：有源RC型可配置环路滤波器、差分开关电流型数模转换器DAC1-DAC3、Flash型量化器FADC、数据加权平均算法模块DWA；所述连续时间Sigma Delta调制器还集成了时钟信号产生电路和各种校准电路。
第一可调电阻R1、第二可调电阻R2连接调制器的差分输入电压和第一运算放大器AMP1的输入端；第一可调电容C1、第二可调电容C2连接第一运算放大器AMP1的输入端和差分输出电压；第一差分开关电流型数模转换器DAC1的输出电流接第一运算放大器AMP1的输入端，数据输入端接数据加权平均算法模块DWA的输出，时钟信号接CKDAC；第三可调电阻R3、第四可调电阻R4分别和第一开关SW1、第二开关SW2串联，连接第一运算放大器AMP1的差分输出电压和第二运算放大器AMP2的输入端；第五可调电阻R5、第六可调电阻R6分别和第五开关SW5、第六开关SW6串联，连接第一运算放大器AMP1的差分输出电压和第三运算放大器AMP3的输入端；第九可调电阻R9、第十可调电阻R10分别和第七开关SW7、第八开关SW8串联，连接第一运算放大器AMP1的差分输出电压和第三运算放大器AMP3的输入端；第三可调电容C3、第四可调电容C4连接第二运算放大器AMP2的输入端和差分输出电压；第九开关SW9、第十开关SW10分别和第十一可调电阻R11、第十二可调电阻R12串联，连接第二运算放大器AMP2的输入端和第三运算放大器AMP3的差分输出电压；第七可调电阻R7、第八可调电阻R8分别和第三开关SW3、第四开关SW4串联，连接第二运算放大器AMP2的差分输出电压和第三运算放大器AMP3的输入端；第五可调电容C5、第六可调电容C6连接第三运算放大器AMP3的输入端和差分输出电压；第二差分开关电流型数模转换器DAC2的输出电流接第三运算放大器AMP3的输入端，数据输入端接数据加权平均算法模块DWA的输出，时钟信号接CKDAC；第十三可调电阻R13、第十四可调电阻R14分别和第十一开关SW11、第十二开关SW12串联，连接第三运算放大器AMP3的差分输出电压和第四运算放大器AMP4的输入端；第十五可调电阻R15、第十六可调电阻R16连接第四运算放大器AMP4的输入端和差分输出电压；第三差分开关电流型数模转换器DAC3的输出电流连接第四运算放大器AMP4的负相输入端，负输出电流接第四运算放大器AMP4的正相输入端，数据输入端接数据加权平均算法模块DWA的输出，时钟信号接CKDAC；第十三开关SW13、第十四开关SW14连接第四运算放大器AMP4的差分输出电压和Flash型量化器FADC的输入端；第十五开关SW15、第十六开关SW16连接第三运算放大器AMP3的差分输出电压和Flash型量化器FADC的输入端；Flash型量化器FADC的时钟信号接CKQ，输出端接量化数字输出DOUT；数据加权平均算法模块DWA的输入端接量化数字输出DOUT，时钟信号接CKDWA。
在本实施例记载的I通道和Q通道中的每一个中的第一运算放大器AMP1连同与之连接的可调电阻和可调电容构成可配置环路滤波器中的第一阶，第二运算放大器AMP2连同与之连接的可调电阻和可调电容构成可配置环路滤波器中的第二阶，第三运算放大器AMP3连同与之连接的可调电阻和可调电容构成可配置环路滤波器中的第三阶，第四运算放大器AMP4连同与之连接的可调电阻构成模拟加法器。通过调节I通道和Q通道中的每一个中的开关的通断可以调节可配置环路滤波器的阶数和各个可调电阻的连接关系，以及模拟加法器的通断。这种正交双通道设计以及可调阶数的滤波器设计使连续时间Sigma Delta调制器结构、模式更加灵活，适应各种标准的通信网络的应用。
如图2所示，连续时间Sigma Delta调制器低通和复带通模式切换电路由I、Q通道以及连接在两通道间的交叉耦合电阻RC1-RC8和控制开关SR1-SR8构成。低通和复带通两种模式通过调节控制开关SR1-SR8的开关状态来实现切换。
I通道可调积分电容I_C1、I_C2连接I通道第一运算放大器I_AMP1的输入端和差分输出端；Q通道可调积分电容Q_C1、Q_C2连接Q通道第一运算放大器Q_AMP1的输入端和差分输出端；I通道第一运算放大器I_AMP1的正相输入端I_AMP1IP和Q通道第一运算放大器Q_AMP1的负差分输出端Q_AMP1ON之间接串联的开关SR1和第一交叉耦合可调电阻RC1；I通道第一运算放大器I_AMP1的负相输入端I_AMP1IN和Q通道第一运算放大器Q_AMP1的正差分输出端Q_AMP1OP之间接串联的开关SR2和第二交叉耦合可调电阻RC2；Q通道第一运算放大器Q_AMP1的正相输入端Q_AMP1IP和I通道第一运算放大器I_AMP1的正差分输出端I_AMP1OP之间接串联的开关SR3和第三交叉耦合可调电阻RC3；Q通道第一运算放大器Q_AMP1的负相输入端Q_AMP1IN和I通道第一运算放大器I_AMP1的负差分输出端I_AMP1ON之间接开关SR4和第四交叉耦合可调电阻RC4。
I通道可调积分电容I_C5、I_C6连接I通道第三运算放大器I_AMP3的输入端和差分输出端；Q通道可调积分电容Q_C5、Q_C6连接Q通道第三运算放大器Q_AMP3的输入端和差分输出端；I通道第三运算放大器I_AMP3的正相输入端I_AMP3IP和Q通道第三运算放大器Q_AMP3的负差分输出端Q_AMP3ON之间接串联的开关SR5和第五交叉耦合可调电阻RC5；I通道第三运算放大器I_AMP3的负相输入端I_AMP3IN和Q通道第三运算放大器Q_AMP3的正差分输出端Q_AMP3OP之间接串联的开关SR6和第六交叉耦合可调电阻RC6；Q通道第三运算放大器Q_AMP3的正相输入端Q_AMP3IP和I通道第三运算放大器I_AMP3的正差分输出端I_AMP3OP之间接串联的开关SR7和第七交叉耦合可调电阻RC7；Q通道第三运算放大器Q_AMP3的负相输入端Q_AMP3IN和I通道第三运算放大器I_AMP3的负差分输出端I_AMP3ON之间接串联的开关SR8和第八交叉耦合可调电阻RC8。
当I、Q两通道中第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第七开关SW7、第八开关SW8、第九开关SW9、第十开关SW10、第十一开关SW11、第十二开关SW12、第十三开关SW13、第十四开关SW14闭合，第五开关SW5、第六开关SW6、第十五开关SW15、第十六开关SW16断开，且I、Q通道间串联在交叉耦合可调节电阻RC1-RC8上的开关SR1-SR8全部断开时，则该调制器构成三阶低通模式；当I、Q两通道中第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第七开关SW7、第八开关SW8、第九开关SW9、第十开关SW10、第十一开关SW11、第十二开关SW12、第十三开关SW13、第十四开关SW14断开，第五开关SW5、第六开关SW6、第十五开关SW15、第十六开关SW16闭合，且I、Q通道间串联在交叉耦合可调节电阻RC1-RC8上的开关SR1-SR8全部闭合，同时将I、Q通道中第二运算放大器AMP2、第四运算放大器AMP4、第二开关电流型数模转换器DAC2关断时，则该调制器构成两阶复带通模式；配置可调电阻和可调电流值，设置片外时钟信号CK_EXT频率，可在低通和复带通模式下实现多种可配置的信号带宽和中心频率。
如图3所示，可配置高速高增益运算放大器，可看作高增益低带宽通路和低增益高带宽通路的并联形式，由两级主放大器级M0-M15、共模反馈级M16-M20和GBW可配置级M21-M25构成。
主放大器第一级采用折叠Cascode结构提供高的低频增益；PMOS晶体管M0的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M1和PMOS晶体管M2的源端；PMOS晶体管M1的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M0的漏端，漏端接NMOS晶体管M7的源端和NMOS晶体管M9的漏端；PMOS晶体管M2的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M0的漏端，漏端接NMOS晶体管M8的源端和NMOS晶体管M10的漏端；PMOS晶体管M3的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M5的源端；PMOS晶体管M4的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M6的源端；PMOS晶体管M5的栅端接直流偏置电压VBP，源端接PMOS晶体管M3的漏端，漏端接主放大器第一级负差分输出电压VON1；PMOS晶体管M6的栅端接直流偏置电压VBP，源端接PMOS晶体管M4的漏端，漏端接主放大器第一级正差分输出电压VOP1；NMOS晶体管M7的栅端接直流偏置电压VBN，源端接PMOS晶体管M1和NMOS晶体管M9的漏端，漏端接主放大器第一级负差分输出电压VON1；NMOS晶体管M8的栅端接直流偏置电压VBN，源端接PMOS晶体管M2和NMOS晶体管M10的漏端，漏端接主放大器第一级正差分输出电压VOP1；NMOS晶体管M9的栅端接共模反馈电压VFB，源端接地电压GND，漏端接PMOS晶体管M1的漏端和NMOS晶体管M7的源端；NMOS晶体管M10的栅端接共模反馈电压VFB，源端接地电压GND，漏端接PMOS晶体管M2的漏端和NMOS晶体管M8的源端。
主放大器第二级采用有源前馈补偿技术，同时可对第一级输出继续放大。PMOS晶体管M11的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M12和PMOS晶体管M13的源端；PMOS晶体管M12的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M11的漏端，漏端接放大器的负差分输出电压VON；PMOS晶体管M13的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M11的漏端，漏端接放大器的正差分输出电压VOP；NMOS晶体管M14的栅端接主放大器第一级正差分输出电压VOP1，源端接地电压GND，漏端接放大器的负差分输出电压VON；NMOS晶体管M15的栅端接主放大器第一级负差分输出电压VON1，源端接地电压GND，漏端接放大器的正差分输出电压VOP。
该放大器采用密勒补偿和反极点分离技术提高运放的带宽和相位裕度。电阻RZ1和密勒补偿电容CC1串联，电阻端接主放大器第一级正差分输出电压VOP1，电容端接放大器的负差分输出电压VON；电阻RZ2和密勒补偿电容CC2串联，电阻端接主放大器第一级负差分输出电压VON1，电容端接放大器的正差分输出电压VOP；补偿电容CF1的一端接主放大器第一级正差分输出电压VOP1，另一端接放大器的正差分输出电压VOP；补偿电容CF2的一端接主放大器第一级负差分输出电压VON1，另一端接放大器的负差分输出电压VON。
共模反馈级采用电阻串联形式获取差分输出端的共模点，且并联电容提高共模环路相位裕度。PMOS晶体管M16的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M17和PMOS晶体管M18的源端；PMOS晶体管M17的栅端接共模参考电压VCM，源端接PMOS晶体管M16的漏端，漏端接NMOS晶体管M19的栅端和漏端；PMOS晶体管M18的栅端接输出共模电压VOM，源端接PMOS晶体管M16的漏端，漏端接共模反馈电压VFB；NMOS晶体管M19的栅端和漏端接PMOS晶体管M17的漏端，源端接地电压GND；NMOS晶体管M20的栅端和漏端接共模反馈电压VFB，源端接地电压GND；电阻RA1和电容CA1并联，一端接放大器的正差分输出电压VOP，另一端接输出共模电压VOM；电阻RA2和电容CA2并联，一端接放大器的负差分输出电压VON，另一端接输出共模电压VOM。
GBW可配置级可增大整个放大器的增益带宽积，以实现不同带宽应用下的功耗优化。PMOS晶体管M21的栅端接开关SK1、SK2的共同连接端，源端接电源电压VDD，漏端接PMOS晶体管M22和PMOS晶体管M23的源端；PMOS晶体管M22的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M21的漏端，漏端接放大器的负差分输出电压VON；PMOS晶体管M23的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M21的漏端，漏端接放大器的正差分输出电压VOP；NMOS晶体管M24的栅端接开关SK3、SK4的共同连接端，源端接地电压GND，漏端接放大器的负差分输出电压VON；NMOS晶体管M25的栅端接开关SK5、SK6的共同连接端，源端接地电压GND，漏端接放大器的正差分输出电压VOP；开关SK1的一端接直流偏置电压VB，另一端接PMOS晶体管M21的栅端；开关SK2的一端接电源电压VDD，另一端接PMOS晶体管M21的栅端；开关SK3的一端接主放大器第一级正差分输出电压VOP1，另一端接NMOS晶体管M24的栅端；开关SK4的一端接NMOS晶体管M24的栅端，另一端接地电压GND；开关SK5的一端接主放大器第一级负差分输出电压VON1，另一端接NMOS晶体管M25的栅端；开关SK6的一端接NMOS晶体管M25的栅端，另一端接地电压GND。
如图4所示，连续时间Sigma Delta调制器中时钟信号产生电路，包括驱动器链BUF1、BUF2、反相器INV1、INV2、可变延时器链DL1、固定延时器链DL2和二路选择器MUX，可在低通和复带通两种模式下产生量化器FADC、数模转换器DAC1-DAC3和数据加权平均算法模块DWA所需的时钟信号。片外时钟信号CK_EXT经过第一驱动器链BUF1后的信号CKQ作为量化器FADC的采样时钟；片外时钟信号CK_EXT经过第二驱动器链BUF2后的信号，再经过第一反相器INV1后输入到二路选择器MUX的第一输入端0，片外时钟信号CK_EXT经过可变延时器链DL1后输入到二路选择器MUX的第二输入端1，经过二路选择器MUX的控制端SK选择后输出的信号CKDAC作为三个数模转换器DAC1-DAC3的时钟信号；信号CKDAC经过固定延时器链DL2后的信号在经过第二反相器INV2输出的信号CKDWA作为数据加权平均算法DWA的时钟。
本发明公开的连续时间Sigma Delta调制器，具有多模式可配置的特性，不仅能够灵活配置使其工作在多种带宽下，实现三阶低通和两阶复带通两种模式，可应用于多通信标准接收机中；而且在不同带宽应用下优化功耗，可降低接收机的整体功耗；同时集成各种校准技术，提高调制器的性能指标。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。
Claims (7)
1.一种连续时间Sigma Delta调制器，其特征在于，包括电路结构相同的I通道和Q通道；
所述I通道和Q通道中的每一个包括：依次串联的可配置有源环路滤波器、模拟加法器和量化器；
所述可配置有源环路滤波器主要由三个有源积分器构成，其中第一有源积分器作为输入端接收输入信号，所述量化器作为输出端输出信号；
所述I通道和Q通道中的每一个还包括多个开关，能够控制可配置有源环路滤波器的阶数和各个可调电阻的连接关系以及模拟加法器的通断；
所述连续时间Sigma Delta调制器还包括连接在I通道和Q通道之间的交叉耦合电阻和控制开关，所述控制开关能够控制I通道与Q通道连接与否；
其中，所述有源积分器是由运算放大器以及与运算放大器连接的可调电容、可调电阻和开关组成的；
所述模拟加法器是由运算放大器以及与该运算放大器连接的可调电阻和开关组成的；
其中，所述运算放大器包括两级主放大级、共模反馈级、增益带宽积可配置级，具体结构为：
PMOS晶体管M0的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M1和PMOS晶体管M2的源端；
PMOS晶体管M1的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M0的漏端，漏端接NMOS晶体管M7的源端和NMOS晶体管M9的漏端；
PMOS晶体管M2的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M0的漏端，漏端接NMOS晶体管M8的源端和NMOS晶体管M10的漏端；
PMOS晶体管M3的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M5的源端；
PMOS晶体管M4的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M6的源端；
PMOS晶体管M5的栅端接直流偏置电压VBP，源端接PMOS晶体管M3的漏端，漏端接主放大器第一级负差分输出电压VON1；
PMOS晶体管M6的栅端接直流偏置电压VBP，源端接PMOS晶体管M4的漏端，漏端接主放大器第一级正差分输出电压VOP1；
NMOS晶体管M7的栅端接直流偏置电压VBN，源端接PMOS晶体管M1和NMOS晶体管M9的漏端，漏端接主放大器第一级负差分输出电压VON1；
NMOS晶体管M8的栅端接直流偏置电压VBN，源端接PMOS晶体管M2和NMOS晶体管M10的漏端，漏端接主放大器第一级正差分输出电压VOP1；
NMOS晶体管M9的栅端接共模反馈电压VFB，源端接地电压GND，漏端接PMOS晶体管M1的漏端和NMOS晶体管M7的源端；
NMOS晶体管M10的栅端接共模反馈电压VFB，源端接地电压GND，漏端接PMOS晶体管M2的漏端和NMOS晶体管M8的源端；
上述晶体管M1-M10构成运算放大器主放大器的第一级；
PMOS晶体管M11的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M12和PMOS晶体管M13的源端；
PMOS晶体管M12的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M11的漏端，漏端接放大器的负差分输出电压VON；
PMOS晶体管M13的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M11的漏端，漏端接放大器的正差分输出电压VOP；
NMOS晶体管M14的栅端接主放大器第一级正差分输出电压VOP1，源端接地电压GND，漏端接放大器的负差分输出电压VON；
NMOS晶体管M15的栅端接主放大器第一级负差分输出电压VON1，源端接地电压GND，漏端接放大器的正差分输出电压VOP；
上述晶体管M11-M15构成运算放大器主放大器的第二级；
PMOS晶体管M16的栅端接直流偏置电压VB，源端接电源电压VDD，漏端接PMOS晶体管M17和PMOS晶体管M18的源端；
PMOS晶体管M17的栅端接共模参考电压VCM，源端接PMOS晶体管M16的漏端，漏端接NMOS晶体管M19的栅端和漏端；
PMOS晶体管M18的栅端接输出共模电压VOM，源端接PMOS晶体管M16的漏端，漏端接共模反馈电压VFB；
NMOS晶体管M19的栅端和漏端接PMOS晶体管M17的漏端，源端接地电压GND；
NMOS晶体管M20的栅端和漏端接共模反馈电压VFB，源端接地电压GND；
电阻RA1和电容CA1并联，一端接放大器的正差分输出电压VOP，另一端接输出共模电压VOM；
电阻RA2和电容CA2并联，一端接放大器的负差分输出电压VON，另一端接输出共模电压VOM；
上述晶体管M16-M20构成运算放大器的共模反馈级；
PMOS晶体管M21的栅端接开关SK1、SK2的共同连接端，源端接电源电压VDD，漏端接PMOS晶体管M22和PMOS晶体管M23的源端；
PMOS晶体管M22的栅端接放大器正差分输入电压VIP，源端接PMOS晶体管M21的漏端，漏端接放大器的负差分输出电压VON；
PMOS晶体管M23的栅端接放大器负差分输入电压VIN，源端接PMOS晶体管M21的漏端，漏端接放大器的正差分输出电压VOP；
NMOS晶体管M24的栅端接开关SK3、SK4的共同连接端，源端接地电压GND，漏端接放大器的负差分输出电压VON；
NMOS晶体管M25的栅端接开关SK5、SK6的共同连接端，源端接地电压GND，漏端接放大器的正差分输出电压VOP；
上述晶体管M21-M25构成运算放大器的增益带宽积可配置级。
2.根据权利要求1所述的连续时间Sigma Delta调制器，其特征在于，所述运算放大器主放大器的第二级还包括反极点分离频率补偿模块，具体结构为：
电阻RZ1和密勒补偿电容CC1串联，电阻端接主放大器第一级正差分输出电压VOP1，电容端接放大器的负差分输出电压VON；
电阻RZ2和密勒补偿电容CC2串联，电阻端接主放大器第一级负差分输出电压VON1，电容端接放大器的正差分输出电压VOP；
补偿电容CF1的一端接主放大器第一级正差分输出电压VOP1，另一端接放大器的正差分输出电压VOP；
补偿电容CF2的一端接主放大器第一级负差分输出电压VON1，另一端接放大器的负差分输出电压VON。
3.根据权利要求1所述的连续时间Sigma Delta调制器，其特征在于，所述运算放大器的增益带宽积可配置级还包括：
开关SK1的一端接直流偏置电压VB，另一端接PMOS晶体管M21的栅端；
开关SK2的一端接电源电压VDD，另一端接PMOS晶体管M21的栅端；
开关SK3的一端接主放大器第一级正差分输出电压VOP1，另一端接NMOS晶体管M24的栅端；
开关SK4的一端接NMOS晶体管M24的栅端，另一端接地电压GND；
开关SK5的一端接主放大器第一级负差分输出电压VON1，另一端接NMOS晶体管M25的栅端；
开关SK6的一端接NMOS晶体管M25的栅端，另一端接地电压GND。
4.根据权利要求1-3任一项所述的连续时间Sigma Delta调制器，其特征在于，所述I通道和Q通道中的每一个还包括：连接所述量化器输出端和所述可配置有源环路滤波器中各个有源积分器输入端的反馈电路；所述反馈电路由一个数据加权平均算法模块和三个数模转换器串联而成；
第一数模转换器的输出端连接所述可配置有源环路滤波器中的第一有源积分器的输入端，第二数模转换器的输出端连接所述可配置有源环路滤波器中的第三有源积分器的输入端，第三数模转换器的输出端连接模拟加法器的输入端。
5.根据权利要求4所述的连续时间Sigma Delta调制器，其特征在于，所述连续时间Sigma Delta调制器还包括时钟信号产生电路，具体电路结构为：
片外时钟信号经过第一驱动器链BUF1后的信号CKQ作为量化器的采样时钟；
片外时钟信号经过第二驱动器链BUF2后的信号，再经过第一反相器INV1后输入到二路选择器MUX的第一输入端0，片外时钟信号经过可变延时器链DL1后输入到二路选择器MUX的第二输入端1，经过二路选择器MUX的控制端SK选择后输出的信号CKDAC作为三个数模转换器的时钟信号；
信号CKDAC经过固定延时器链DL2后的信号在经过第二反相器INV2输出的信号CKDWA作为数据加权平均算法模块的时钟。
6.一种如权利要求1-5任一项所述的连续时间Sigma Delta调制器的多模式配置方法，其特征在于：
断开所述I通道与Q通道之间的控制开关，使I通道和Q通道之间断开连接，并且配置所述I通道和Q通道中的每一个中的开关，使所述可配置有源环路滤波器以及模拟加法器配置成低通模式下相应的连接关系时，所述连续时间Sigma Delta调制器为三阶低通模式；
连接所述I通道与Q通道之间的控制开关，使I通道和Q通道耦合连接，并且配置所述I通道和Q通道中的每一个中的开关，使所述可配置有源环路滤波器中的第二有源积分器断开，所述第一有源积分器直接与所述可配置有源环路滤波器中的第三有源积分器连接，且断开模拟加法器，使所述第三有源积分器直接与量化器连接，使可配置有源环路滤波器和模拟加法器配置成复带通模式下相应的连接关系，这时所述连续时间Sigma Delta调制器为二阶复带通模式。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括，在不同模式下，对I通道和Q通道中的每一个中的所述可配置有源环路滤波器以及模拟加法器进行配置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |