KR20110011532A - 이득제어 기능을 갖는 능동형 ｒｃ 적분기 및 연속시간 시그마-델타 변조기 - Google Patents

이득제어 기능을 갖는 능동형 ｒｃ 적분기 및 연속시간 시그마-델타 변조기 Download PDF

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Abstract

이득제어 기능을 갖는 능동형 RC 적분기 및 연속시간 시그마-델타 변조기에 관한 것이다. 본 발명은 능동형 RC 적분기에 있어서, 증폭기; 제1입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1베이스저항 및 상기 제1베이스저항을 온/오프하기 위한 제1스위치; 제2입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2베이스저항 및 상기 제2베이스저항을 온/오프하기 위한 제2스위치; 상기 제2입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1저항부; 및 상기 제1입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2저항부를 포함한다.
본 발명에 따르면, 입력 저항을 저항 및 스위치로 구성된 저항 네트워크로 구성함으로써, 이득제어 기능을 갖는 능동형 RC 적분기를 제공할 수 있다. 따라서, 이득제어 회로를 별도로 구성했던 종래의 아날로그 신호처리 시스템에 비해 저전력 시스템을 구현할 수 있다.

Description

이득제어 기능을 갖는 능동형 ＲＣ 적분기 및 연속시간 시그마-델타 변조기{ACTIVE RC INTEGRATOR AND CONTINUOUS TIME SIGMA-DELTA MODULATOR WITH GAIN CONTROL FUNCTION}
본 발명은 능동형 RC 적분기 및 연속시간 시그마-델타 변조기에 관한 것으로서, 특히, 이득제어 기능을 갖는 능동형 RC 적분기 및 연속시간 시그마-델타 변조기에 관한 것이다.
본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2008-S-015-02, 과제명:45nm급 혼성 SoC용 아날로그 회로]
오디오 신호처리 시스템, 무선통신 시스템 등의 아날로그 신호처리 회로는 신호의 이득조절 기능 및 아날로그-디지털 변환기능을 갖는다.
일반적으로 이득조절기능은 가변이득증폭기(Variable Gain Amplifier;VGA) 또는 프로그래머블 이득증폭기(Programmable Gain Amplifier;PGA)로 구현되고, 아날로그-디지털 변환기능은 아날로그-디지털 변환기(Analog-to-Digital Converter;ADC)로 구현된다.
여기서, 아날로그-디지털 변환기는 예를 들어, 나이키스트 아날로그-디지털 변환기 또는 오버샘플링 기법을 이용한 시그마-델타 아날로그-디지털 변환기가 있다. 최근에는 집적회로 공정의 발달로 회로의 고속화가 가능해지면서 시그마-델타 ADC의 활용범위가 넓어지고 있는 추세이다.
또한, 최근에는 아날로그 신호처리 시스템의 저전력화를 위하여, 이득 조절 기능과 아날로그-디지털 변환 기능을 하나의 회로로 통합하는 기술이 연구되고 있으며, 그 결과, 이득 조절 기능을 갖는 시그마-델타 변조기(시그마-델타 아날로그-디지털 변환기의 아날로그 블록) 기술이 발표되었다.
일 예로, 한국 특허 제1995-001887호(정덕균 등, 자네트시스템, 1995)에 기준 전압을 변화시켜 이득을 제어하는 델타-시그마 아날로그-디지털 변환장치 및 방법이 개시되어 있다. 또한, 미국 특허 제7,148,829호(Fumihito Inukai 등, Matsushita Electric Industrial, 2006)에 이득 제어 기능을 갖는 델타-시그마 변조 회로에 대해 개시되어 있고, 미국 특허 제7315200호(Douglas Holberg 등, Silicon Labs CP, 2008)에 델타 시그마 아날로그-디지털 변환기의 이득 조절에 대해 개시되어 있다.
이하, 도 1 및 도 2를 참조하여 종래기술에 따른 시그마-델타 변조기 구조 및 각 구조에 따른 이득 조절에 대해 살펴보도록 한다.
도 1은 종래기술에 따른 이득 조절 기능을 갖는 이산시간 시그마-델타 변조기의 회로도이다.
도시된 바와 같이, 종래기술에 따른 이산시간 시그마-델타 변조기는 스위치드 커패시트 기법을 이용하여, 신호를 커패시터에 전하로 저장하고 전달하는 방식을 이용한다. 즉, 클럭의 샘플링 위상에서 입력 신호와 피드백 신호인 디지털-아날로그 변환기 신호를 커패시터에 전하로 저장하고, 적분 위상에서 샘플링된 전하를 적분용 커패시터에 전달하는 방식을 이용하며, 적분기와 디지털-아날로그 변환기로 구현된다.
이와 같은 구조를 갖는 이산시간 시그마-델타 변조기는 기준 전압(REFT,REFB)을 변화시킴으로써 이득을 제어할 수 있다. 그러나, 이와 같은 구조는 이산시간 시그마-델타 변조기에 한해 적용가능할 뿐, 연속시간 시그마-델타 변조기에는 적용이 불가능하다.
도 2는 종래기술에 따른 연속시간 시그마-델타 변조기의 회로도로서, 특히, 2차 구조의 연속시간 시그마-델타 변조기의 회로도를 나타낸다.
도시된 바와 같이, 종래기술에 따른 연속시간 시그마-델타 변조기는 능동형 RC 적분기를 이용한 루프 필터, 양자화기 그리고 디지털-아날로그 변환기(IDAC1, IDAC2)를 포함한다.
제1적분기는 입력 저항(RIN), 커패시터(C1) 및 연산 증폭기(OPA1)를 포함하고, 제2적분기는 저항(R2), 커패시터(C2) 및 연산 증폭기(OPA2)를 포함하며, 이와 같은 제1적분기 및 제2적분기로 루프 필터가 구성된다.
여기서, 루프필터의 출력은 양자화기를 통해 디지털 출력으로 변환되며, 디지털출력은 디지털-아날로그 변환기(IDAC1, IDAC2)를 통해 루프필터로 피드백된다. 즉, 디지털-아날로그 변환기(IDAC1, IDAC2), 연산증폭기(OPA1), 커패시터(C1), 저항(R2), 연산증폭기(OPA2), 커패시터(C2)로 부궤환(이하, 시그마-델타 변조기 루프)을 구성하게 된다.
이와 같은 구조를 갖는 연속시간 시그마-델타 변조기는 입력신호에 대해 샘플링 과정없이 동작하며, 디지털-아날로그 변환기는 클럭 신호에 맞춰 아날로그의 전류 신호를 제1,제2적분기에 전달한다. 이와 같은 시그마-델타 변조기 루프에 의해, 양자화기의 양자화잡음이 신호대역에서 낮아지도록 잡음성형되며, 입력신호는 입력저항(RIN)과 시그마-델타 변조기 루프를 통과하여, 신호대역에 대해 감쇄없이 출력된다.
따라서, 연속시간 시그마-델타 변조기는 이산시간 시그마-델타 변조기에 비해 증폭기의 설계요구조건이 낮아 시그마-델타 변조기의 저전력 및 고속 동작이 가능하다는 장점이 있다.
그러나, 연속시간 시그마-델타 변조기는 그 구조적 특성상, 도 1에서 설명한 이산시간 시그마-델타 변조기의 이득 제어 기능을 적용하는 것이 불가능하다. 또한, 연속시간 시그마-델타 변조기의 이득을 제어하기 위해 디지털-아날로그 변환기(IDAC1, IDAC2)를 조절할 경우, 시그마-델타 변조기 루프의 특성이 변하기 때문에 회로의 안정성이 저해된다는 문제점이 있다.
결국, 연속시간 시그마-델타 변조기는 입력 신호의 이득을 제어하기 위해 별도의 이득제어 회로를 구비해야 하며, 그에 따라, 전력 소모가 많다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 연속시간 시그마-델타 변조기를 사용하는 아날로그신호처리 시스템의 저전력화를 위해, 이득제어 기능을 갖는 능동형 RC 적분기 및 연속시간 시그마-델타 변조기를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 능동형 RC 적분기에 있어서, 증폭기; 제1입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1베이스저항 및 상기 제1베이스저항을 온/오프하기 위한 제1스위치; 제2입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2베이스저항 및 상기 제2베이스저항을 온/오프하기 위한 제2스위치; 상기 제2입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1저항부; 및 상기 제1입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2저항부를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 연속시간 시그마-델타 변조기에 있어서, 제1입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1베이스저항 및 제1스위치; 제2입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2베이스저항 및 제2스위치; 상기 제2입력노드와 상기 증폭기의 양의 입력단 사이에 연결되며, 병렬로 연결된 복수의 저항 및 상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함하는 제1저항부; 및 상기 제1입력노드와 상기 증폭기의 음의 입력단 사이에 연결되며, 병렬로 연결된 복수의 저항 및 상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함하는 제2저항부를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 종래의 입력 저항 대신에 저항값이 가변되는 입력 저항 네트워크로 구성함으로써, 이득제어 기능을 갖는 능동형 RC 적분기를 제공할 수 있다. 또한, 이러한 능동형 RC 적분기를 제1적분기로 이용하는 연속시간 시그마-델타 변조기 및 이산시간/연속시간 하이브리드 시그마-델타 변조기를 제공할 수 있다. 따라서, 이득제어 회로를 별도로 구성했던 종래의 아날로그 신호처리 시스템에 비해 저전력 시스템을 구현할 수 있다.
특히, 본 발명에 따르면, 입력 저항 네트워크에 병렬로 연결된 복수의 저항 및 복수의 저항을 각각 온/오프하기위한 복수의 스위치를 포함하는 저항부를 추가함으로써, 입력 저항 네트워크의 저항값을 가변하여 능동형 RC 적분기의 이득을 조절할 수 있다. 이와 같은 구조에 따르면, 첫째, 이득 0과 같은 매우 작은 이득을 구현할 수 있다. 둘째, 저항부에 포함된 스위치의 온 저항에 관계없이 이득 증가 폭을 균일하게 할 수 있다. 셋째, 능동형 RC 적분기의 이득의 절대값 변화를 최소화할 수 있다.
도 1은 종래기술에 따른 이득 조절 기능을 갖는 이산시간 시그마-델타 변조기의 회로도
도 2는 종래기술에 따른 연속시간 시그마-델타 변조기의 회로도
도 3은 본 발명의 제1 실시예에 따른 능동형 RC 적분기의 회로도
도 4는 본 발명의 제2 실시예에 따른 능동형 RC 적분기의 회로도
도 5는 본 발명의 제3 실시예에 따른 능동형 RC 적분기를 제1적분기로 이용하는 연속시간 시그마-델타 변조기의 회로도
도 6은 본 발명의 제4 실시예에 따른 능동형 RC 적분기를 제1적분기로 이용하는 연속시간 시그마-델타 변조기의 회로도
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 이득 조절 기능을 갖는 능동형 RC 적분기의 회로도이다.
도시된 바와 같이, 본 발명의 제1 실시예에 따른 능동형 RC 적분기는 제1,제2입력노드(Vinp,Vinn)와 연산 증폭기(OPA)의 입력단(TP,TN) 사이에 연결된 베이스 저항(RBASE), 베이스 저항(RBASE)과 증폭기(OPA)의 입력단 사이에 직렬로 연결된 복수의 저항(RG), 복수의 저항(RG)의 온/오프를 각각 제어하기 위한 복수의 스위치(SWG), 커패시터(C1, C2)를 구비하며, 연산 증폭기(OPA)의 입력단(TP,TN)에 디지털-아날로그 변환기(IDAC1)가 연결된다.
이와 같은 구조를 갖는 능동형 RC 적분기는 복수의 스위치(SWG)에 이득 조절 신호(G[1]~G[N])를 각각 인가함으로써, 이득을 조절할 수 있다.
이와 같이 저항을 직렬로 연결하여 이득을 조절하는 경우, 스위치(SWG;예를 들어, MOSFET)의 온(ON) 저항이 저항(Rg)에 비해 작아야하므로, 스위치(SWG)의 크기를 증가시키는 것이 바람직하다. 단, 직렬로 연결된 스위치(SWG)들의 온 저항에 의해 스위치의 양단 전압이 입력 신호 성분을 가지므로, 스위치(SWG)의 양단 전압 변화에 따라 스위치(SWG)의 온 저항이 변화되어 신호가 왜곡될 가능성이 있다.
도 4는 본 발명의 제2 실시예에 따른 능동형 RC 적분기의 회로도를 나타낸다.
도시된 바와 같이, 본 발명의 제2 실시예에 따른 능동형 RC 적분기는 제1,제2입력노드(Vinp,Vinn)와 연산 증폭기(OPA)의 양의 입력단(TP) 사이에 연결된 제1,제2베이스 저항(RBASE1, RBASE2), 제1,제2베이스 저항(RBASE1, RBASE2)의 온/오프를 각각 제어하기 위한 제1,제2스위치(SWDUM1,SWDUM2), 제1베이스저항(RBASE1)에 병렬로 연결된 복수의 저항(RG[1]~RG[N]) 및 복수의 저항(RG[1]~RG[N])의 온/오프를 각각 제어하기 위한 복수의 스위치(SWG[1]~SWG[N]), 제2베이스저항(RBASE2)에 병렬로 연결된 복수의 저항(RG[1]~RG[N]) 및 복수의 저항(RG[1]~RG[N])의 온/오프를 각각 제어하기 위한 복수의 스위치(SWG[1]~SWG[N]), 및 커패시터(C1, C2)를 포함하며, 연산 증폭기(OPA)의 입력 노드(TP,TN)에 디지털-아날로그 변환기(IDAC1)가 연결된다.
이와 같은 구조를 갖는 능동형 RC 적분기는 복수의 스위치(SWG[1]~SWG[N])에 이득조절 신호(G[1]~G[N])를 인가함으로써, 이득을 조절할 수 있다.
이와 같이 제1,제2베이스저항(RBASE1,RBASE2)에 복수의 저항(RG[1]~RG[N])을 병렬로 연결하여 이득을 조절하는 경우, 최소 이득을 얻기위해서는 복수의 스위치(SWG[1]~SWG[N])를 모두 오프시켜야 한다. 또한, 제1,제2베이스저항(RBASE1, RBASE2)가 큰 저항값을 가질수록 적은 이득을 얻을 수 있다. 단, 제1,제2베이스저항(RBASE1, RBASE2)의 저항값을 증가시킬수록 회로 면적이 증가된다.
도 5는 본 발명의 제3 실시예에 따른 능동형 RC 적분기를 제1적분기로 이용하는 연속시간 시그마-델타 변조기의 회로도를 나타내며, 특히, 능동형 RC 적분기의 회로도를 상세히 도시하였다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 연속시간 시그마-델타 변조기(100)는 제1적분기(110), 제2적분기(120), 양자화기(130), 아날로그-디지털 변환기(IDAC1;140, IDAC2;150)를 포함하며, 제1적분기(110)로서 능동형 RC 적분기를 이용한다.
또한, 본 발명의 제3 실시예에 따른 능동형 RC 적분기는 연산증폭기(OPA), 입력 저항 네트워크(112) 및 적분용 커패시터(C1,C2)를 포함한다. 여기서, 입력 저항 네트워크(112)는 입력 신호의 이득을 조절하기 위한 것으로서, 이득 조절 신호(G[1]~G[N])에 따라 저항값이 가변되어 입력 신호의 이득을 조절하게 된다. 따라서, 이득 조절 회로를 별로 구비한 종래의 아날로그 신호 처리 시스템에 비해 전력 소모가 적은 연속시간 시그마-델타 변조기를 제공할 수 있다.
구체적으로, 입력 저항 네트워크(112)는 제1입력노드(Vinp)와 연산 증폭기(OPA)의 양의 입력단(TP) 사이에 연결된 제1베이스저항(RBASE1) 및 제1베이스저항(RBASE1)을 온/오프하기 위한 제1스위치(SWDUM1), 제2입력노드(Vinn)와 연산 증폭기(OPA)의 음의 입력단(TN) 사이에 연결된 제2베이스저항(RBASE2) 및 제2베이스저항(RBASE2)을 온/오프하기 위한 제2스위치(SWDUM2), 제2입력노드(Vinn)와 연산 증폭기(OPA)의 양의 입력단(TP) 사이에 연결된 제1저항부(①) 및 제1입력노드(Vinp)와 연산 증폭기(OPA)의 음의 입력단(TN) 사이에 연결된 제2저항부(②)를 포함한다.
이와 같이 입력 저항 네트워크(112)에 제1저항부(①) 및 제2저항부(②)를 추가함으로써, 제1저항부(①) 및 제2저항부(②)에 의해 제1적분기(110)의 적분커패시터(C1, C2)로 흘러가는 전류 신호를 가변시킬 수 있다. 다시 말해, 능동형 RC 적분기가 완전차동구조회로일 때, 제1저항부(①) 및 제2저항부(②)에 의해 입력 저항 네트워크(112)의 저항값, 즉, 입력 저항값을 가변시킴으로써 입력 신호의 이득을 조절할 수 있으며, 특히, 실시예 1과 2에 비해 적은 이득을 구현하는데 용이하다.
예를 들어, 제1입력노드(Vinp)에 +1V의 전압을 인가하고, 제2입력노드(Vinn)에 -1V의 전압을 인가하는 경우를 가정하자. 이때, 연산증폭기(OPA)의 양의 입력단(TP)은 가상접지(0V)이므로 1mA의 전류가 흐르지만, 제1저항부(①)에 의해 -1mA의 역전류가 흐르게 된다. 따라서, 입력 저항 네트워크에 제1저항부(①) 및 제2저항부(②)를 추가함으로써, 이득 0에 가까운 적은 이득을 얻을 수 있다.
구체적으로, 제1저항부(①)는 제2입력노드(Vinn)와 연산 증폭기(OPA)의 양의 입력단(TP)을 연결 또는 차단할 수 있는 복수의 병렬 저항-스위치 세트로 구성되며, 제2저항부(②)는 제1입력노드(Vinp)와 연산 증폭기(OPA)의 음의 입력단(TN)을 연결 또는 차단할 수 있는 복수의 병렬 저항-스위치 세트로 구성되는 것이 바람직하다. 예를 들어, 제1저항부(①) 및 제2저항부(②)는 병렬로 연결된 복수의 저항(RG[1]~RG[N]) 및 복수의 저항(RG[1]~RG[N])을 각각 온/오프하기 위한 복수의 스위치(SWG<1>~SWG<N>)를 포함하는 것이 더욱 바람직하다.
이와 같은 구조에 따르면, 병렬로 연결된 복수의 저항(RG[1]~RG[N])에 복수의 스위치(SWG<1>~SWG<N>)를 각각 직렬로 연결시키므로, 스위치(SWG<1>~SWG<N>)가 연산 증폭기(OPA)의 입력단(TP,TN), 즉, 가상접지 노드에만 연결된다. 따라서, 스위치(SWG<1>~SWG<N>)의 양단 전압 변화에 따른 신호 왜곡을 방지할 수 있다. 또한, 복수의 스위치(SWG<1>~SWG<N>)에 이득 조절 신호(G[1]~G[N])를 각각 인가하여 복수의 저항(RG[1]~RG[N])을 각각 제어함으로써, 제1저항부(①) 및 제2저항부(②)를 이용하여 입력 저항 네트워크(112)의 저항값을 가변시킬 수 있다.
이하, 수식을 통해, 본 발명의 제3 실시예에 따른 능동형 RC 적분기의 동작 및 그에 따른 효과를 구체적으로 살펴보도록 한다.
본 발명의 제3 실시예에 따른 능동형 RC 적분기의 입출력 관계식은 아래의 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
여기서, Voutp는 연산 증폭기(OPA)의 양의 출력 단자의 전압을 나타내고, Voutn은 연산 증폭기의 음의 출력 단자의 전압을 나타내고, Vinp는 제1입력노드의 전압을 나타내고, Vinn은 제2입력노드의 전압을 나타낸다. s는 라플라스 연산자를 나타내고, C1은 커패시터의 정전용량을 나타낸다. RBASE는 제1,제2베이스 저항의 저항값을 나타내고, "RG[1]~RG[N]"는 제1,제2저항부에 포함된 복수의 저항의 저항값을 나타내다. 또한, "G[1]~G[N]"는 이득 조절 신호를 나타내는데, 스위치(SWG<1>~SWG<N>)가 턴 온되면 "1"의 값을 갖고, 스위치(SWG<1>~SWG<N>)가 턴 오프되면 "0"의 값을 갖는다.
수학식 1을 통해, 복수의 스위치(SWG<1>~SWG<N>)에 각각 인가되는 이득 조절 신호(G[1]~G[N])에 따라 이득이 달라짐을 알 수 있다. 예를 들어, 제1저항부(①) 및 제2저항부(②)에 포함된 저항(RG)이 제1베이스저항(RBASE1) 및 제2베이스저항(RBASE2)의 4배의 저항값을 갖고, 이득조절신호가 4비트인 경우를 가정하면, 능동형 RC 적분기의 입출력 관계식은 아래의 수학식 2와 같다.
Figure pat00002
수학식 2를 통해, 복수의 스위치(SWG<1>~SWG<N>)에 각각 인가되는 이득조절신호(G[1]~G[4])에 따라, 입력 신호의 이득이
Figure pat00003
부터
Figure pat00004
까지 4단계로 조절됨을 알 수 있다. 특히, 입력 신호의 이득을 이득 0과 같이 작은 값으로 제어할 수 있다.
한편, 앞서 설명한 수학식 1,2에서는 입력 저항 네트워크(112)에 포함된 복수의 스위치(SWG<1>~SWG<N>)의 온 저항, 즉, 스위치(SWG<1>~SWG<N>)가 턴 온되었을 때의 저항값에 따른 이득 변화를 고려하지 않았다.
그러나, 스위치(SWG<1>~SWG<N>)의 온 저항은 저항(RG[1]~RG[N])과 더해져서 능동형 RC 적분기의 이득에 영향을 미치거나, 이득 조절 신호(G[1]~G[N])에 따른 이득 변화량에 오차를 발생시킬 수 있다. 따라서, 이와 같은 스위치(SWG<1>~SWG<N>)의 저항을 고려한 입출력 관계식을 아래 수학식 3에 나타내었다. 여기서, 제1,제2베이스저항(RBASE1,RBASE2)에 연결된 제1,제2스위치(SWDUM1,SWDUM2)는 항상 턴 온 상태로 유지된다.
Figure pat00005
여기서, RSW . DUM은 제1,제2스위치(SWDUM1,SWDUM2)의 온 저항값이고, RSW .G는 제1,제2저항부(①,②)에 포함된 스위치(SWG<1>~SWG<N>)의 온 저항값이다.
그런데, 본 발명의 제3 실시예에 따르면, 저항(RG[1]~RG[N])이 병렬로 연결된 구조의 입력저항 네트워크(112)를 이용하여 입력 신호의 이득을 조절하므로, 저항(RG[1]~RG[N])을 스위치(SWG<1>~SWG<N>)에 비해 큰 저항값으로 구성할 수 있다. 따라서, 스위치(SWG<1>~SWG<N>)의 온 저항을 고려하더라도 이득의 절대값 변화가 최소화됨을 수학식 3을 통해 알 수 있다.
또한, 수학식 3을 통해, 제1,제2베이스 저항(RBASE1,RBASE2)과 제1,제2저항부(①,②)에 포함된 저항(RG[1]~RG[N])의 저항값 비율을 제1,제2베이스 스위치(SWDUM1,SWDUM2)와 제1,제2저항부(①,②)에 포함된 스위치(SWG<1>~SWG<N>)의 저항값 비율과 동일하게 설정할 경우, 스위치(SWG<1>~SWG<N>)의 온 저항에 관계없이 이득 변화량이 일정하게 조절됨을 알 수 있다. 여기서, 저항값의 비율이 동일하다는 것은, 능동형 RC 적분기의 구동에서 허용된 이득 변화량의 오차 범위를 포함하여 저항값의 비율이 실질적으로 동일한 것을 의미한다.
예를 들어, 이득 조절 신호(G[1]~G[N])가 4비트이고, 제1,제2베이스 저항(RBASE1,RBASE2)과 제1,제2저항부(①,②)에 포함된 저항(RG[1]~RG[N])의 저항값 비율이 4이고(RG=4*RBASE), 제1,제2베이스 스위치(SWDUM1,SWDUM2)와 제1,제2저항부(①,②)에 포함된 스위치(SWG<1>~SWG<N>)의 저항값 비율이 4인 경우(RSWG=4*RSW . DUM)를 가정하면, 능동형 RC 적분기의 입출력 관계식은 아래 수학식 4와 같다.
Figure pat00006
수학식 4를 통해, 상기 저항값의 비율을 동일하게 설정함으로써, 이득 조절 신호에 따라 이득이
Figure pat00007
부터
Figure pat00008
까지 등 간격으로 조절됨을 알 수 있다. 즉, 이득 조절 신호(G[1]~G[N])에 따른 이득의 증가 폭이 균일한 값을 갖도록 할 수 있다.
즉, 본 발명의 제3 실시예에 따르면, 매우 적은 이득을 용이하게 구현할 수 있을 뿐만 아니라, 이득조절을 위한 스위치(SWG<1>~SWG<N>)를 사용함에 있어 스위치(SWG<1>~SWG<N>)의 온 저항에 의한 이득의 절대값 오차와 이득변화량 오차를 최소화할 수 있다.
도 6은 본 발명의 제4 실시예에 따른 능동형 RC 적분기를 제1적분기로 이용하는 연속시간 시그마-델타 변조기의 회로도를 나타내며, 특히, 능동형 RC 적분기의 회로도를 상세히 도시하였다.
제4 실시예에서는 제3 실시예의 입력 저항 네트워크(112)에 제3저항부 및 제4저항부를 추가함으로써 제1,제2베이스 저항(RBASE1, RBASE2)만을 연결되었을 때보다 큰 이득을 얻는 경우에 대해 설명하도록 하며, 그 외에 제3 실시예와 공통된 구성에 대한 설명은 생략하도록 한다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 연속시간 시그마-델타 변조기(100')는 제1적분기(110')로서 능동형 RC 적분기를 이용하며, 본 발명의 제4 실시예에 따른 능동형 RC 적분기는 연산증폭기(OPA), 입력 저항 네트워크(112') 및 적분용 커패시터(C1,C2)를 포함한다.
여기서, 입력 저항 네트워크(112')는 제3 실시예에 비해 제1입력노드(Vinp)와 연산 증폭기(OPA)의 양의 입력단(TP) 사이에 연결된 제3저항부(③) 및 제2입력노드(Vinn)와 연산 증폭기(OPA)의 음의 입력단(TN) 사이에 연결된 제4저항부(④)를 더 포함한다.
제3저항부(③)는 제1입력노드(Vinp)와 연산 증폭기(OPA)의 양의 입력단(TP)을 연결 또는 차단할 수 있는 복수의 병렬 저항-스위치 세트로 구성되며, 제4저항부(④)는 제2입력노드(Vinn)와 연산 증폭기(OPA)의 음의 입력단(TN)을 연결 또는 차단할 수 있는 복수의 병렬 저항-스위치 세트로 구성되는 것이 바람직하다. 예를 들어, 제3저항부(③) 및 제4저항부(④)는 병렬로 연결된 복수의 저항(RG[N+1]~RG[N+M]) 및 복수의 저항(RG[N+1]~RG[N+M])을 각각 온/오프하기 위한 복수의 스위치(SWG<N+1>~SWG<N+M>)를 포함하는 것이 더욱 바람직하다.
여기서, 제3저항부(③) 및 제4저항부(④)에 포함된 복수의 스위치(SWG<N+1>~SWG<N+M>)에 각각 인가되는 이득 조절 신호(G[1])~G[N+M])에 따라 입력 저항 네트워크(112')의 저항값이 가변되는데, 특히, 스위치(SWG<N+1>~SWG<N+M>)를 턴온시킴으로써 능동형 RC 적분기의 이득을 증가시킬 수 있다.
본 명세서에서는 도 5 및 도 6를 참조하여, 2차 연속시간 시그마-델타 변조기의 구조 및 동작에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 능동형RC 적분기를 제1적분기로 이용하는 시그마-델타 변조기에 대한 것이므로, 차수와 양자화기/아날로그-디지털 변환기의 비트에 관계없이 적용이 가능하다.
또한, 본 명세서에서는 도 5 및 도 6을 참조하여, 연속시간 시그마-델타 변조기의 제1적분기로 이득 제어 기능을 갖는 능동형 RC 적분기가 이용된 경우에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 실시예에 따른 능동형 RC 적분기는 연속시간 시그마-델타 변조기뿐만 아니라, 연속시간/이산시간 하이브리드 시그마-델타 변조기의 제1적분기로서도 사용될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 설명하였다. 그러나, 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것으로, 본 발명의 범위가 상기의 실시예에 한정되는 것은 아니며, 여러 가지 다른 형태로 변형이 가능함은 물론이다.
100, 100': 연속시간 시그마-델타 변조기
110, 110': 제1적분기 112,112': 입력 저항 네트워크
120: 제2적분기 130: 양자화기
140,150: 아날로그-디지털 변환기
①: 제1저항부 ②: 제2저항부
③: 제3저항부 ④: 제4저항부

Claims (12)

  1. 증폭기;
    제1입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1베이스저항;
    제2입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2베이스저항;
    상기 제2입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1저항부; 및
    상기 제1입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2저항부
    를 포함하는 능동형 RC 적분기.
  2. 제1항에 있어서,
    상기 제1베이스저항을 온/오프하기 위한 제1스위치; 및
    상기 제2베이스저항을 온/오프하기 위한 제2스위치
    를 더 포함하는 능동형 RC 적분기.
  3. 제1항에 있어서,
    상기 제1저항부 및 제2저항부에 의해 입력 저항이 가변되어 입력 신호의 이득이 조절되는
    능동형 RC 적분기.
  4. 제1항에 있어서,
    상기 제1저항부 및 제2저항부는,
    병렬로 연결된 복수의 저항; 및
    상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함하는
    능동형 RC 적분기.
  5. 제1항에 있어서,
    상기 제1저항부 및 제2저항부에 의해 입력 저항이 가변되어 입력 신호의 이득이 균등한 폭으로 조절되는
    능동형 RC 적분기.
  6. 제1항에 있어서,
    상기 제1,제2베이스 저항과 상기 제1,제2저항부에 포함된 저항의 저항값 비율은, 상기 제1,제2스위치와 상기 제1,제2저항부에 포함된 스위치의 저항값 비율과 동일하게 설정된
    능동형 RC 적분기.
  7. 제1항에 있어서,
    상기 제1입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제3저항부
    를 더 포함하는 능동형 RC 적분기.
  8. 제7항에 있어서,
    상기 제3저항부는,
    상기 제1베이스저항에 병렬로 연결된 복수의 저항; 및
    상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치
    를 포함하는 능동형 RC 적분기.
  9. 제1항에 있어서,
    상기 제2입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제4저항부
    를 더 포함하는 능동형 RC 적분기.
  10. 제9항에 있어서,
    상기 제2베이스저항에 병렬로 연결된 복수의 저항; 및
    상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치
    를 포함하는 능동형 RC 적분기.
  11. 증폭기; 제1입력노드와 상기 증폭기의 양의 입력단 사이에 연결된 제1베이스저항; 제2입력노드와 상기 증폭기의 음의 입력단 사이에 연결된 제2베이스저항; 상기 제2입력노드와 상기 증폭기의 양의 입력단 사이에 연결되며, 병렬로 연결된 복수의 저항 및 상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함하는 제1저항부; 및 상기 제1입력노드와 상기 증폭기의 음의 입력단 사이에 연결되며, 병렬로 연결된 복수의 저항 및 상기 복수의 저항을 각각 온/오프하기 위한 복수의 스위치를 포함하는 제2저항부를 포함하는 제1적분기; 및
    제2적분기
    를 포함하는 연속시간 시그마-델타 변조기.
  12. 제11항에 있어서,
    상기 제1저항부 및 제2저항부에 의해 입력 저항이 가변되어 입력 신호의 이득이 조절되는
    연속시간 시그마-델타 변조기.
KR1020100056911A 2009-07-28 2010-06-16 이득제어 기능을 갖는 능동형 ｒｃ 적분기 및 연속시간 시그마-델타 변조기 KR101348662B1 (ko)

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