KR102610918B1 - 3차 루프필터 및 이를 포함하는 델타-시그마 변조기 - Google Patents

3차 루프필터 및 이를 포함하는 델타-시그마 변조기 Download PDF

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Abstract

델타-시그마 변조기를 위한 3차 루프필터가 개시된다. 이 3차 루프필터는 단일의 연산증폭기, 및 연산증폭기와 연결되어 3차 전달함수를 만족시키는 복수의 커패시터들과 복수의 저항들을 포함하는 레지스터-커패시터 네트워크를 포함한다.

Description

3차 루프필터 및 이를 포함하는 델타-시그마 변조기{3rd order loop filter and delta sigma modulator including the 3rd order loop filter}
본 발명은 루프필터에 관한 것으로, 특히 연속시간 델타-시그마 변조기(delta sigma modulator, DSM)를 위한 루프필터에 관한 것이다.
연속시간 델타-시그마 변조기는 자체의 앤티 앨리어싱(anti-aliasing) 특성과 높은 신호대 잡음비(signal to noise ratio, SNR) 특성으로 인해 3GPP(3rd Generation Partnership Project) LTE(long Term Evolution)와 WiMAX(Worldwide Interoperability for Microwave Access) 등과 같은 무선 통신 시스템의 고효율 구현을 위해 널리 사용하고 있는 데이터 변환기이다. 최근 들어, 공정기술의 발달과 함께 저전력에 대한 관심이 증가하면서 델타-시그마 변조기를 저전력으로 설계하려는 노력들이 많이 경주되었다.
델타-시그마 변조기의 구성 블록들 중에서, 루프필터(loop filter, LF)는 설계에 있어 가장 많은 전력소모가 요구되는 블록이다. 따라서, 루프필터 구조를 개선하여 델타-시그마 변조기의 전력소모 및 면적을 줄일 필요가 있다. 관련하여, 한 개의 연산증폭기를 사용하여 2차 루프필터를 구성함에 의해 델타-시그마 변조기의 전력소모 및 면적을 줄일 수 있는 루프필터에 대해서는 여러 구조가 제안되어 왔다. 참고로, 국내공개특허공보 제10-2015-0094906호에는 한 개의 연산증폭기를 통해 2차 루프필터를 구성하는 방법이 제시되어 있다.
그러나 3차의 루프필터를 한 개의 연산증폭기를 이용해 구현한 것은 거의 찾아볼 수 없다. 그 이유는 루프필터의 차수가 3차 이상이 될 경우, 저항과 커패시터의 연결을 통해 3차 전달함수를 만족하는 회로 구성을 찾아내기가 쉽지 않고 회로를 구현하기 위해 사용하는 공정의 변화에 따라 변화되는 저항과 커패시터의 값의 변화에 대해 안정적인 루프필터를 제공하는 것이 매우 어렵기 때문이다.
한 개의 연산증폭기만을 사용하여 3차 루프필터를 구현할 수 있는 기술적 방안이 개시된다.
일 양상에 따른 3차 루프필터는 단일의 연산증폭기, 및 연산증폭기와 연결되어 3차 전달함수를 만족시키는 복수의 커패시터들과 복수의 저항들을 포함하는 레지스터-커패시터 네트워크를 포함한다.
레지스터-커패시터 네트워크는 연산증폭기의 입력단과 출력단 사이에 입력단으로부터 출력단으로 직렬 연결된 복수의 커패시터들인 제 1 커패시터와 제 2 커패시터 및 제 3 커패시터를 포함할 수 있다.
레지스터-커패시터 네트워크는 제 1 노드와 제 2 노드에 직렬 또는 병렬 연결된 복수의 저항들인 제 1 저항과 제 2 저항과 제 3 저항과 제 4 저항과 제 5 저항 및 제 6 저항을 포함하되, 제 1 노드는 제 1 커패시터와 제 2 커패시터 사이의 노드이며, 제 2 노드는 제 2 커패시터와 제 3 커패시터 사이의 노드일 수 있다.
제 1 저항은 제 1 노드와 그라운드 사이에 연결되고, 제 2 저항은 제 2 노드와 그라운드 사이에 연결되며, 입력 양전압 신호는 제 6 저항을 통해 제 1 노드로 인가되고, 출력 양전압 신호는 제 4 저항을 통해 제 1 노드로 인가되고, 입력 음전압 신호는 제 5 저항을 통해 제 1 노드로 인가되고, 출력 음전압 신호는 제 3 저항을 통해 제 2 노드로 인가될 수 있다.
복수의 커패시터들 중 적어도 일부는 가변 커패시터이며, 복수의 저항들 중 적어도 일부는 가변 저항일 수 있다.
제 2 커패시터와 제 3 커패시터, 또는 제 3 저항과 제 4 저항의 가변에 의해 공진 조건이 조절될 수 있다.
가변 저항들의 가변에 의해 전달함수의 계수가 조절될 수 있다.
전달함수의 분자 2차항은 제 5 저항과 제 6 저항의 가변에 의해 조절되고, 분자 1차항은 제 1 저항과 제 6 저항의 가변에 의해 조절되고, 분자 상수항은 제 1 저항과 제 5 저항의 가변에 의해 조절되며, 분모 1차항은 제 3 저항과 제 4 저항의 가변에 의해 조절될 수 있다.
가변 커패시터는 병렬 연결된 동일 단위의 커패시터들을 포함하되, 하나의 기본 커패시터와 하나 이상의 보정 커패시터로 구성되며, 보정 커패시터의 일측과 타측 중 적어도 한 측에 위치하여 스위칭 제어되는 스위치를 포함할 수 있다.
한편, 일 양상에 따른 델타-시그마 변조기는 3차 루프필터, 3차 루프필터의 출력 양신호와 출력 음신호를 비교하는 비교기, 및 비교기의 비교 결과에 따라 레퍼런스 양전류 또는 레퍼런스 음전류를 3차 루프필터로 출력하는 디지털/아날로그 변환기를 포함하되, 3차 루프필터는 단일의 연산증폭기와 레지스터-커패시터 네트워크를 포함할 수 있다. 레지스터-커패시터 네트워크는 연산증폭기의 입력단과 출력단 사이에 입력단으로부터 출력단으로 직렬 연결된 복수의 커패시터들인 제 1 커패시터와 제 2 커패시터 및 제 3 커패시터와, 제 1 노드와 제 2 노드에 직렬 또는 병렬 연결된 복수의 저항들인 제 1 저항과 제 2 저항과 제 3 저항과 제 4 저항과 제 5 저항 및 제 6 저항을 포함할 수 있다. 그리고 제 1 노드는 제 1 커패시터와 제 2 커패시터 사이의 노드이며, 제 2 노드는 제 2 커패시터와 제 3 커패시터 사이의 노드일 수 있다.
개시된 기술적 방안에 따르면, 한 개의 연산증폭기만을 사용하여 3차 루프필터의 구현이 가능해진다. 3차 루프필터를 이용하여 세 개의 적분기 회로를 하나의 연산증폭기를 통해 구현할 수 있게 되며, 이에 따라 전력소모 및 회로 면적 감소가 가능해진다.
또한, 3차 전달함수의 각 계수를 각기 다른 컴포넌트(component)를 통해 독립적으로 조절할 수 있다.
또한, 3차 적분기를 하나의 루프필터로 구현함으로써, 적분기를 통해 발생하는 신호 지연이 감소하여 통신 시스템의 응용에서 지연 시간 보상이 간단해진다.
또한, 공정, 전압, 온도 조건의 변화(PVT variation)에 따른 루프필터의 STF/NTF 특성 변화 제어가 용이해진다.
또한, 레이아웃시 커패시터와 저항 열을 같은 공간에 밀집된 구조로 배치할 수 있으므로, 소자간 매칭 특성 및 회로 면적의 이득을 얻을 수 있다.
도 1은 피드백 형태의 3차 연속시간 델타-시그마 변조기의 신호 흐름을 나타낸 블록선도이다.
도 2는 피드백 형태의 3차 연속시간 델타-시그마 변조기의 회로도이다.
도 3은 피드백 형태의 3차 연속시간 델타-시그마 변조기의 루프 치환을 나타낸 블록선도이다.
도 4는 피드백 형태의 3차 연속시간 델타-시그마 변조기의 루프필터 전달함수를 나타낸 도면이다.
도 5는 일 실시예에 따른 3차 루프필터를 나타낸 회로도이다.
도 6은 도 5의 3차 루프필터를 완전 차동 회로로 나타낸 도면이다.
도 7은 일 실시예에 따른 가변 커패시터 구성을 나타낸 도면이다.
도 8은 다른 실시예에 따른 가변 커패시터 구성을 나타낸 도면이다.
도 9는 또다른 실시예에 따른 가변 커패시터 구성을 나타낸 도면이다.
도 10은 일 실시예에 따른 3차 루프필터의 RC 네트워크 레이아웃을 나타낸 도면이다.
도 11은 일 실시예에 따른 3차 루프필터를 사용한 델타-시그마 변조기를 나타낸 회로도이다.
도 12는 제안된 3차 루프필터를 사용한 델타-시그마 변조기의 RC product 변화에 따른 SNDR 특성을 나타낸 그래프이다.
도 13은 제안된 3차 루프필터를 사용한 델타-시그마 변조기의 시뮬레이션 결과를 나타낸 도면이다.
전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 설명되는 바람직한 실시예들을 통하여 더욱 명백해질 것이다. 이하에서는 본 발명을 이러한 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.
도 1은 피드백 형태의 3차 연속시간 델타-시그마 변조기의 신호 흐름을 나타낸 블록선도이다. 3차 연속시간 델타-시그마 변조기이므로, 적분기(1/s)는 세 개가 사용되었고, 세 개의 피드백 DAC(a1, a2, a3) 및 제로 최적화를 위해 피드백 루프(r)이 사용되었다. 비제로 복귀(non-return to zero, NRZ) 형태의 피드백 DAC를 사용하였으므로, 초과 루프 지연(excess loop delay, ELD)을 보상하기 위한 가산 증폭기(ΣＡ)와 DAC(a4)가 추가되었다. 본 개시에서는 간단한 구조의 루프필터 구현을 설명하고자 하는바, 양자화기 및 피드백 DAC에 관한 부분을 편의상 설명을 생략한다. 또한 설명의 편의를 위해 ELD 보상을 하지 않은 제로 복귀(return to zero, RZ) 형태의 DAC를 통해 설명을 진행한다.
도 2는 피드백 형태의 3차 연속시간 델타-시그마 변조기의 회로도이다. 도 1에 도시된 형태의 델타-시그마 변조기를 회로로 구현하기 위해, 세 개의 적분기와 제로 최적화 루프를 포함하는 루프필터는 도 2에 도시된 바와 같이 세 개의 연산증폭기와, 세 개의 커패시터 및 네 개의 저항이 요구된다.
도 3은 피드백 형태의 3차 연속시간 델타-시그마 변조기의 루프 치환을 나타낸 블록선도이다. 도 2와 같이 세 개의 연산증폭기를 사용하게 되면 전체 회로의 면적 및 전력 소모가 증가할 수밖에 없다. 따라서, 회로 면적 및 전력 소모를 줄이기 위해, 도 3과 같이 피드백 루프를 피드포워드 루프(feedforward loop)로 치환하고, 전체 루프필터를 한 개의 전달함수로 표현하여 구성할 수 있다. 도 1에서는 각각의 적분기(1/s)의 출력에 피드백되는 DAC로 인해 루프필터의 전달함수가 한 개의 형태로 나타낼 수 없기 때문에, 한 개의 연산증폭기만을 사용하여 루프필터를 구현하기가 어렵다. 이와 달리, 도 3은 피드백되는 신호를 피드포워드 구조로 변경함에 의해 3차 루프필터를 입력 u′, 출력 v′를 갖는 단일 입출력 형태로 구현할 수 있게 한 것이다. 도 1의 a2 경로는 도 3의 c1 경로로 치환된 것이며, 도 1의 a3 경로는 도 3의 c2 경로로 치환된 것이다. 따라서, c1 값과 c2 값은 수학식 1과 같이 정의된다.
Figure 112016006603231-pat00001
도 4는 피드백 형태의 3차 연속시간 델타-시그마 변조기의 루프필터 전달함수를 나타낸 도면이다. 도 3과 같은 형태로 구조를 변경하게 되면 3차의 루프필터가 도 4와 같이 한 개의 전달함수로 표현될 수 있다. 따라서, 적절한 레지스터-커패시터 네트워크(RC 네트워크)(120)를 구성할 수만 있다면 3차 루프필터(100)를 한 개의 연산증폭기(110)를 사용하여 구성할 수 있게 된다. 그러나 적절한 RC 네트워크(120)를 구성하는 것은 쉽지가 않다. 왜냐하면, 도 4의 전달함수를 만족시키기 위한 RC 네트워크(120)를 구성하기 위해서는 전달함수를 이루는 각각의 분모와 분자가 서로 독립적으로 조절이 가능해야 하며, 각 소자의 값이 변화하더라도 회로가 안정적인 영역에서 동작 가능해야 하기 때문이다.
도 5는 일 실시예에 따른 3차 루프필터를 나타낸 회로도이며, 도 6은 도 5의 3차 루프필터를 완전 차동 회로로 나타낸 도면이다. 즉, 도 5는 도 6의 single-ended 구조를 나타낸 것이다. 이하에서는 설명의 편의상 도 5를 참조하여 3차 루프필터에 대해 설명한다. 3차 루프필터(100)는 하나의 연산증폭기(operational amplifier)(110)와, 연산증폭기(110)와 연결되어 3차 전달함수를 만족시키는 복수의 커패시터들과 복수의 저항들을 포함하는 RC 네트워크(120)를 포함한다. RC 네트워크(120)는 직렬로 연결된 세 개의 커패시터들과 내부 노드인 버추얼 그라운드(VG)와 제 1 노드(VX) 및 제 2 노드(VY)에 직렬 또는 병렬로 연결된 일곱 개의 저항들을 포함한다. 세 개의 커패시터들 중 적어도 일부는 가변 커패시터일 수 있으며, 일곱 개의 저항들 중 적어도 일부는 가변 저항일 수 있다. 일 실시예에 있어서, 세 개의 커패시터는 모두 가변 커패시터이며, 일곱 개의 저항은 모두 가변 저항이다.
도 5에 도시된 바와 같이, 연산증폭기(110)의 입력단에서 출력단 사이에 입력단으로부터 출력단으로 제 1 커패시터(C1)와 제 2 커패시터(C2) 및 제 3 커패시터(C3)가 직렬 연결된다. 그리고 제 1 저항(R1)과 제 2 저항(R2)과 제 3 저항(R3)과 제 4 저항(R4)과 제 5 저항(R5)과 제 6 저항(R6) 및 제 7 저항(R7)이 내부 노드인 버추얼 그라운드(VG)와 제 1 노드(VX) 및 제 2 노드(VY)에 직렬 또는 병렬로 연결된다. 여기서, VG는 연산증폭기(110)의 입력라인에 위치하는 노드이고, VX는 C1과 C2 사이에 위치하는 노드이며, VY는 C2와 C3 사이에 위치하는 노드이다.
R1은 VX 노드와 그라운드 사이에 연결되며, R2는 VY 노드와 그라운드 사이에 연결된다. R3과 R6은 VY 노드와 연결되며, R4와 R5는 VX 노드와 연결된다. R3은 연산증폭기(110)의 출력라인과 VY 노드 사이에 연결되고, R4는 연산증폭기(110)의 출력라인과 VX 노드 사이에 연결되고, R5는 연산증폭기(110)의 입력라인과 VX 노드 사이에 연결되며, R6은 연산증폭기(110)의 입력라인과 VY 노드 사이에 연결된다. 그리고 R7은 연산증폭기(110)의 입력라인에 위치하여 VG 노드와 연결된다. 이 같이, 3차 루프필터(100)는 한 개의 연산증폭기(110)를 통해 구현되며, 세 개의 커패시터와 내부 노드 VG, VX, VY에 직렬 또는 병렬로 연결된 7개의 저항을 통해 3차 전달함수를 구현한다.
도 5에 도시된 바와 같은 RC 네트워크(120)의 저항들 및 커패시터들의 연결에 따라 입력 양전압 신호인 Vi는 R6을 통해 VY 노드에 인가되며, 출력 양전압 신호인 Vo는 R4를 통해 VX 노드에 인가된다. 또한, 입력 음전압 신호인 -Vi는 R5를 통해 VX 노드에 인가되며, 출력 음전압 신호인 -Vo는 R3을 통해 VY 노드에 인가된다. 이 같이, 전달함수 상에서 음의 신호를 제공하여 계수의 조절을 용이하게 할 수 있다.
또한, 커패시터 값을 가변하여 PVT variation 시에도 회로를 안정적으로 동작케 할 수 있다. 그리고 커패시터 이외에 저항의 값을 가변하여 외부 환경 변화에 따른 값을 보상할 수도 있다. 연산증폭기(110)는 루프필터(100)가 동작하는 주파수에 따라서 전압이득과 대역폭을 조절하여 사용할 수 있다.
도 5의 전달함수 Vo/Vi는 수학식 2와 같이 계산될 수 있다.
그리고 분모의 2차항을 제거하기 위한 공진 조건은 수학식 3과 같이 구할 수 있다.
Figure 112016006603231-pat00003
위의 수학식들을 자세히 살펴보면, 도 4에 나타난 3차 전달함수와 동일한 형태를 가짐을 확인할 수 있다. 따라서 도 5에 회로는 한 개의 연산증폭기만을 사용하여 3차 루프필터의 특성을 나타낼 수 있음을 알 수 있다. 또한, 도 5에서, 분자의 2차항은 R5와 R6을 통해 조절될 수 있고, 분자의 1차항은 R1과 R6을 통해 조절될 수 있으며, 분자의 상수항은 R1과 R5를 통해 조절될 수 있음을 알 수 있다. 즉, 분자의 각 항은 각기 다른 저항을 통해 조절이 가능하므로, 전달함수가 요구하는 계수 조건을 저항 값의 가변을 통해 얻을 수 있게 된다. 그리고 전달함수 분모의 1차항은 R3과 R4를 통해 조절될 수 있음을 추가적으로 알 수 있다. 또한, 전달함수 분모의 2차항을 제거하기 위한 공진조건을 살펴보면, C2와 C3, 또는 R4와 R5를 통해 용이하게 조절할 수 있음을 확인할 수 있다.
도 7은 일 실시예에 따른 가변 커패시터 구성을 나타낸 도면이고, 도 8은 다른 실시예에 따른 가변 커패시터 구성을 나타낸 도면이며, 도 9는 또다른 실시예에 따른 가변 커패시터 구성을 나타낸 도면이다. 가변 커패시터 기본적으로 사용하는 기본 커패시터(N·Cu) 외에 하나 이상의 커패시터를 포함하는 보정 커패시터 셋으로 구성될 수 있다. 일 실시예에 있어서, 가변 커패시터는 회로의 매칭 특성 향상을 위해 모두 동일 단위를 가지는 커패시터(단위 커패시터)들로 구성된다. 그리고, 가변 커패시터는 하나 이상의 스위치를 포함하는데, 보정 커패시터 셋에 속하는 보정 커패시터(Cu, 2Cu, 4Cu, ...)마다 스위치(D20, D21, D22, D23)를 포함할 수 있다.
도 7과 같이 각각의 보정 커패시터 전단에 스위치를 포함할 수 있고, 도 8과 같이 각각의 보정 커패시터 후단에 스위치를 포함할 수 있으며, 도 9와 같이 각각의 보정 커패시터의 전단과 후단에 스위치를 포함할 수도 있다. 일 실시예에 있어서, 전압신호의 스윙이 작은 쪽에 스위치를 두는데, 그 이유는 스위치의 선형성을 보장하기 위함이다. 이에 따르면, 가변 커패시터 C1은 도 7과 같이 구성된다. 그 이유는 VG 노드는 버추얼 그라운드인바, VX 노드에서의 전압 신호 스윙이 VG 노드에 비해 당연히 크기 때문이다. 가변 커패시터 C2와 C3에 대해서도 전압 신호의 스윙을 고려하여 스위치의 위치를 결정할 수 있으며, 필요에 따라 도 9와 같이 양 측에 스위치를 둘 수도 있다. 참고로, 도 7과 도 8 및 도 9에서 VA와 VB는 임의의 노드를 의미한다.
도 10은 일 실시예에 따른 3차 루프필터의 RC 네트워크 레이아웃을 나타낸 도면이다. 이상에서 설명한 3차 루프필터의 장점 중의 하나는 루프필터 구현을 위한 레이아웃이 용이하다는 것이다. 상술한 3차 루프필터는 하나의 연산증폭기만을 이용하고 RC 네트워크의 저항들과 커패시터들이 서로 연결되어 있기 때문에, 도 10과 같이 커패시터 열과 저항 열이 인접하도록 레이아웃 할 수 있다. 즉, 커패시터 열들은 커패시터 열들끼리 모아서 레이아웃 할 수 있고, 저항 열들은 저항 열들끼리 모아서 레이아웃 할 수 있다. 이에 따라, 전체 RC 필터의 매칭 특성이 향상된다. 또한, 커패시터 열과 저항 열을 모아서 레이아웃 하는 것이 가능하므로, 기존에 비해 매우 작은 면적을 통해 회로를 구현하는 것이 가능해진다. 한편, 도 10에서 검정색 블록들은 가장자리에 위치하는 컴포넌트(component)들의 특성 개선을 위해 사용되는 더미 컴포넌트(dummy component)들을 의미하는 것이다. 즉, 더미 저항들 또는 더미 커패시터들을 의미한다. 그리고 커패시터 영역에 존재하는 더미는 그 아래 부분에 스위치를 위치시켜 가변 커패시터의 구성을 용이하게 할 수 있다.
도 11은 일 실시예에 따른 3차 루프필터를 사용한 델타-시그마 변조기를 나타낸 회로도이다. 도 11에 도시된 바와 같이, 델타-시그마 변조기는 3차 루프필터(100)와 비교기(200) 및 디지털/아날로그 변환기(300)를 포함한다. 3차 루프필터(100)는 상술한 바와 같다. 비교기(200)는 3차 루프필터의 출력 양신호와 출력 음신호를 비교하기 위한 구성으로서, 1비트 비교기 회로를 사용하여 1비트의 출력을 발생시키는 것일 수 있다. 그리고 디지털/아날로그 변환기(300)는 스위치드 레지스터 형태의 DAC일 수 있으며, 출력단은 루프필터(100)의 VG 노드에 연결될 수 있다. 디지털/아날로그 변환기(300)는 비교기(200)의 비교 결과에 따라 레퍼런스 양전류 또는 레퍼런스 음전류를 출력하는데, 비교기(200)의 출력이 양이면 레퍼런스 음전류를 출력하며, 비교기(200)의 출력이 음이면 레퍼런스 양전류를 출력한다.
정리하면, 도 11에 도시된 델타-시그마 변조기는 제안된 3차 루프필터를 사용하고, 1비트 비교기 회로를 사용하여 1비트의 출력을 발생시키며, 스위치드 레지스터 형태의 DAC를 사용한다. 그리고 12 MHz로 동작하는 클록에 대해 150 kHz 대역폭 내의 신호를 처리할 수 있도록 한 것이다. 한편, 제안된 3차 루프필터(100)를 사용하여 델타-시그마 변조기를 구성할 경우, 1비트 회로가 아닌 다중 비트 회로도 사용될 수 있다. 설명의 편의상, 델타-시그마 변조기에 적용되는 예를 보이기 위해 제일 간단한 1비트 비교기로 설명한 것이다.
도 12는 제안된 3차 루프필터를 사용한 델타-시그마 변조기의 RC product 변화에 따른 SNDR 특성을 나타낸 그래프이다. 도 12는 루프필터의 저항과 커패시터의 값이 변화할 경우에 델타-시그마 변조기의 SNDR(Signal-to-noise and distortion ratio)을 나타낸 것이다. 제안된 델타-시그마 변조기 회로는 RC product가 0.9 ~ 1.7배까지 변할 경우, 전체 SNDR 특성이 60 dB 이상이 유지되어 안정적으로 루프필터가 동작하고 있음을 확인할 수 있다. 다만, RC productrk 0.9 이하인 경우, SNDR이 점진적으로 감소하는 특성을 보이는데, 이는 대부분의 델타-시그마 변조기에서 관측할 수 있는 일반적인 것이다. 그리고 이러한 특성은 가변 커패시터 열의 조절을 통해 조절이 가능하다.
도 13은 제안된 3차 루프필터를 사용한 델타-시그마 변조기의 시뮬레이션 결과를 나타낸 도면이다. 제안된 델타-시그마 변조기 회로의 고속 푸리에 변환(Fast Fourier Transform, FFT) 결과를 통해 루프필터 회로의 유용성을 살펴본다. 도 13은 3차 2-레벨 델타-시그마 변조기의 시뮬레이션 결과를 나타낸 것이다. 이 시뮬레이션 결과는 델타-시그마 변조기에 25 kHz의 입력을 인가한 뒤에 델타-시그마 변조기를 거쳐 나온 파형을 캡처하여 FFT를 취한 결과이다. 시뮬레이션의 신뢰도를 높이기 위해, 레이아웃 이후 기생성분을 추가하여 pot-layout simulation으로 진행하였다. 또한, 공정 조건 [SS: Slow Slow, TT: Typical, FF: Fast Fast], 동작 전압 [1.6V, 1.8V, 2.0V] 및 동작 온도(85℃, 25℃, 0℃)의 변경을 통해 신뢰도를 더욱 높이고자 하였다. 시뮬레이션 결과는 3가지 경우 모두 노이즈 전달함수가 60 dB/dec로 동작하는 것으로 볼 때, 제안된 3차 루프필터가 정상적으로 동작하고 있음을 확인할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100 : 3차 루프필터 110 : 연산증폭기
120 : RC 네트워크 200 : 비교기
300 : 디지털/아날로그 변환기

Claims (15)

  1. 입력 단자를 통해 입력 신호를 받아들이고 출력 단자를 통해 출력 신호를 출력하는 3차 루프 필터로서,
    상기 입력 단자 및 상기 출력 단자에 각각 전기적으로 연결되는 입력단과 출력단을 구비하는 단일의 연산증폭기; 및
    상기 연산증폭기의 상기 입력단부터 상기 출력단까지의 사이에서 직렬 연결되어 있는 제1 내지 제3 커패시터들과, 상기 제1 및 상기 제2 커패시터들 사이의 노드인 제1 노드에 각각의 제1 단자가 연결되는 제1 내지 제3 저항들과, 상기 제2 및 상기 제3 커패시터들 사이의 노드인 제2 노드에 각각의 제1 단자가 연결되는 제4 내지 제6 저항들을 포함하는 레지스터-커패시터 네트워크;
    를 포함하며,
    상기 제1 저항 및 상기 제2 저항의 제2 단자에는 상기 입력 신호 및 반전된 출력 신호 또는 상기 출력 신호 및 반전된 입력 신호 중 어느 한 쌍을 구성하는 신호가 각각 인가되고,
    상기 제4 저항 및 상기 제5 저항의 제2 단자에는 상기 입력 신호 및 상기 반전된 출력 신호 또는 상기 출력 신호 및 상기 반전된 입력 신호 중 다른 한 쌍을 구성하는 신호가 각각 인가되는 3차 루프필터.
  2. 제 1 항에 있어서,
    상기 제4 저항의 제2 단자와 상기 제6 저항의 제2 단자는 그라운드에 전기적으로 접속되는 3차 루프 필터.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 3차 루프필터가 차동 회로로 구현되며,
    상기 입력 신호는 상기 차동 회로의 입력 양전압 신호이고, 상기 반전된 입력 신호는 입력 음전압 신호이며, 상기 출력 신호는 출력 양전압 신호이고, 상기 반전된 출력 신호는 출력 음전압 신호인 3차 루프필터.
  5. 제 1 항에 있어서,
    상기 제1 내지 상기 제3 커패시터들 중 적어도 일부는 가변 커패시터이며, 상기 제1 내지 상기 제6 저항들 중 적어도 일부는 가변 저항인 3차 루프필터.
  6. 제 5 항에 있어서,
    상기 제 2 또는 상기 제 3 커패시터, 또는 상기 제1 또는 상기 제2 저항의 가변에 의해 공진 조건이 조절되는 3차 루프필터.
  7. 제 5 항에 있어서,
    가변 저항들의 가변에 의해 전달함수의 계수가 조절되는 3차 루프필터.
  8. 제 7 항에 있어서,
    상기 전달함수의 분자 2차항은 상기 제1 또는 상기 제3 저항의 가변에 의해 조절되고, 분자 1차항은 상기 제3 또는 상기 제4 저항의 가변에 의해 조절되고, 분자 상수항은 상기 제1 또는 상기 제3 저항의 가변에 의해 조절되며, 분모 1차항은 상기 제2 또는 상기 제5 저항의 가변에 의해 조절되는 3차 루프필터.
  9. 제 5 항에 있어서,
    상기 가변 커패시터는 병렬 연결된 동일 단위의 커패시터들을 포함하되, 하나의 기본 커패시터와 하나 이상의 보정 커패시터로 구성되며, 상기 보정 커패시터의 일측과 타측 중 적어도 한 측에 위치하여 스위칭 제어되는 스위치를 포함하는 3차 루프필터.
  10. 3차 루프필터;
    상기 3차 루프필터의 출력 신호를 소정의 기준과 비교하는 비교기; 및
    상기 비교기의 비교 결과에 따라 레퍼런스 전류를 상기 3차 루프필터로 출력하는 디지털/아날로그 변환기;를 포함하되,
    상기 3차 루프필터는
    입력단과 출력단을 구비하는 단일의 연산증폭기; 및
    상기 연산증폭기의 상기 입력단부터 상기 출력단까지의 사이에서 직렬 연결되어 있는 제1 내지 제3 커패시터들과, 상기 제1 및 상기 제2 커패시터 사이의 노드인 제1 노드에 각각의 제1 단자가 연결되는 제1 내지 제3 저항들과, 상기 제2 및 상기 제3 커패시터 사이의 노드인 제2 노드에 각각의 제1 단자가 연결되는 제4 내지 제6 저항들을 포함하는 레지스터-커패시터 네트워크;
    를 포함하며,
    상기 제1 저항 및 상기 제2 저항의 제2 단자에는 상기 3차 루프 필터의 입력 신호 및 반전된 출력 신호 또는 출력 신호 및 반전된 입력 신호 중 어느 한 쌍을 구성하는 신호가 각각 인가되고,
    상기 제4 저항 및 상기 제5 저항의 제2 단자에는 상기 입력 신호 및 상기 반전된 출력 신호 또는 상기 출력 신호 및 상기 반전된 입력 신호 중 다른 한 쌍을 구성하는 신호가 각각 인가되는 델타-시그마 변조기.
  11. 제 10 항에 있어서,
    상기 제1 내지 상기 제3 커패시터들 중 적어도 일부는 가변 커패시터이며, 상기 제1 내지 상기 제6 저항들 중 적어도 일부는 가변 저항인 델타-시그마 변조기.
  12. 제 11 항에 있어서,
    상기 제 2 또는 상기 제 3 커패시터, 또는 상기 제1 또는 상기 제2 저항의 가변에 의해 공진 조건이 조절되는 델타-시그마 변조기.
  13. 제 11 항에 있어서,
    가변 저항들의 가변에 의해 전달함수의 계수가 조절되는 델타-시그마 변조기.
  14. 제 13 항에 있어서,
    상기 전달함수의 분자 2차항은 상기 제1 또는 상기 제3 저항의 가변에 의해 조절되고, 분자 1차항은 상기 제3 또는 상기 제4 저항의 가변에 의해 조절되고, 분자 상수항은 상기 제1 또는 상기 제3 저항의 가변에 의해 조절되며, 분모 1차항은 상기 제2 또는 상기 제5 저항의 가변에 의해 조절되는 델타-시그마 변조기.
  15. 제 11 항에 있어서,
    상기 가변 커패시터는 병렬 연결된 동일 단위의 커패시터들을 포함하되, 하나의 기본 커패시터와 하나 이상의 보정 커패시터로 구성되며, 보정 커패시터의 일측과 타측 중 적어도 한 측에 위치하여 스위칭 제어되는 스위치를 포함하는 델타-시그마 변조기.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018121895A1 (de) * 2018-09-07 2020-03-12 Intel Corporation Aktives Filter, das ausgebildet ist zum Unterdrücken von Außerband-Spitzenbildung und ein Analog-zu-Digital-Wandler unter Verwendung desselben
KR102453380B1 (ko) 2019-08-02 2022-10-11 한국전자통신연구원 Dsm을 이용한 부스트 dc-dc 변환기, 부스트 dc-dc 변환기를 위한 듀티비 제어기 및 이를 구성하는 방법
KR102602058B1 (ko) * 2021-03-29 2023-11-21 한국과학기술원 연속 시간 밴드패스 델타 - 시그마 구조의 커패시턴스 - 디지털 컨버터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080062022A1 (en) 2006-09-12 2008-03-13 John L Melanson Feedback topology delta-sigma modulator having an ac-coupled feedback path
JP2011077689A (ja) * 2009-09-29 2011-04-14 Panasonic Corp 積分器およびそれを備えたオーバーサンプリングａ／ｄ変換器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9100379A (nl) 1991-03-01 1992-10-01 Philips Nv Sigma-deltamodulator.
US6967606B2 (en) 2003-11-18 2005-11-22 Infineon Technologies Ag Loop filter for a continuous time sigma delta analog to digital converter
WO2009133653A1 (ja) 2008-04-28 2009-11-05 パナソニック株式会社 積分器、共振器及びオーバーサンプリングａ／ｄ変換器
KR20090114706A (ko) 2008-04-30 2009-11-04 삼성전자주식회사 델타 시그마 아날로그 디지털 컨버터
KR101283468B1 (ko) * 2009-11-19 2013-07-23 한국전자통신연구원 루프필터 및 이를 포함하는 위상 고정 루프
KR20140001565A (ko) 2012-06-27 2014-01-07 한국전자통신연구원 시정수 보정 장치 및 방법과 이를 포함한 저역 통과 델타 시그마 변조 장치
KR102075448B1 (ko) * 2014-01-13 2020-02-11 한국전자통신연구원 델타-시그마 변조기
KR102086607B1 (ko) * 2014-02-12 2020-03-10 한국전자통신연구원 2차 루프 필터 및 그것을 포함하는 다차 델타 시그마 변조기
US9680496B2 (en) * 2015-06-25 2017-06-13 Intel Corporation Apparatus for overload recovery of an integrator in a sigma-delta modulator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080062022A1 (en) 2006-09-12 2008-03-13 John L Melanson Feedback topology delta-sigma modulator having an ac-coupled feedback path
JP2011077689A (ja) * 2009-09-29 2011-04-14 Panasonic Corp 積分器およびそれを備えたオーバーサンプリングａ／ｄ変換器

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