KR102075448B1 - 델타-시그마 변조기 - Google Patents

델타-시그마 변조기 Download PDF

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Abstract

본 발명의 실시 예에 따른 델타-시그마 변조기는 입력 신호 및 아날로그 신호를 합산하는 합산기, 상기 합산기의 출력 신호를 적분하여, 제 1 적분 신호를 출력하는 제 1 적분기, 상기 제 1 적분 신호를 적분하여, 제 2 적분 신호를 출력하는 제 2 적분기, 상기 제 2 적분 신호와 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력하는 비교기, 클럭 신호에 응답하여 상기 디지털 신호를 아날로그의 형태로 변환한 상기 아날로그 신호를 출력하는 디지털-아날로그 변환기를 포함하되, 상기 제 2 적분기는 N차(여기서 N은 1 이상의 자연수) 전달 함수를 기반으로 동작한다.

Description

델타-시그마 변조기{DELTA- SIGMA MODULATOR}
본 발명은 델타-시그마 변조기에 관한 것으로, 더 상세하게는 연속 시간 구조를 갖는 델타-시그마 변조기에 관한 것이다.
델타-시그마 변조기(Delta-Sigma Modulator)는 이산시간 방식 또는 연속시간 방식으로 구현될 수 있다. 이산시간 방식에 따른 델타-시그마 변조기는 스위치드 커패시터 기법에 기반하여, 입력 신호를 전하의 형태로 커패시터에 저장 및 전달하는 방식이다. 이산시간 델타-시그마 변조기가 입력 신호에 대해 샘플링 과정에 따라 동작하는 반면, 연속시간 방식에 따른 델타-시그마 변조기는 입력 신호에 대해 샘플링 과정 없이 동작할 수 있다.
연속시간 방식은 이산시간 방식과 비교하여, 적분기에 사용되는 증폭기의 설계 요구 조건이 낮아 델타-시그마 변조기의 저전력 및 고속 동작이 가능하다. 연속시간 델타-시그마 변조기는 적분기가 샘플링 동작을 수행하지 않음으로써, 안티-앨리어싱(Anti-Aliasing) 필터의 효과를 가질 수 있다.
연속시간 델타-시그마 변조기는 높은 신호대 잡음비(Signal to noise ratio, 이하: SNR)의 특성에 따라, 3GPP(3rd Generation Partnership Project), LTE(Long Term Evolution), 및 WiMAX(Worldwide Interoperability for Microwave Access) 등과 같은 무선 통신 시스템에 다양하게 사용될 수 있다.
또한, 동일한 샘플링 주파수 및 출력 레벨을 갖는 델타-시그마 변조기는, 신호대 잡음비(SNR)의 특성을 높이기 위해 차수(Order)를 증가시키는 방식을 사용한다. 예시적으로, 델타-시그마 변조기의 차수를 1, 2, 3차로 증가시킬 경우, 델타-시그마 변조기의 노이즈 전달 특성(Noise transfer function, NTF) 기울기는 20dB/dec, 40dB/dec, 60dB/dec로 각각 증가된다. 따라서, 신호 대역내의 노이즈 양이 감소될 수 있으며, 신호대 잡음비(SNR)의 특성이 높아질 수 있다.
그러나, 신호대 잡음비(SNR)를 높이기 위해, 델타-시그마 변조기의 차수를 증가시킬 경우, 차수의 증가에 따른 적분기의 개수 또한 증가되어야 한다. 그러나, 적분기의 개수가 증가함에 따라, 이에 따른 전력 소모가 증가되며, 각 적분기에 피드백되는 디지털-아날로그 변환기(DAC)의 개수 또한 증가된다. 따라서, 델타-시그마 변조기의 회로도가 복잡해지는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 차수 증가에 대응하여, 저전력화가 가능한 델타-시그마 변조기를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 델타-시그마 변조기는 입력 신호 및 아날로그 신호를 합산하는 합산기, 상기 합산기의 출력 신호를 적분하여, 제 1 적분 신호를 출력하는 제 1 적분기, 상기 제 1 적분 신호를 적분하여, 제 2 적분 신호를 출력하는 제 2 적분기, 상기 제 2 적분 신호와 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력하는 비교기, 클럭 신호에 응답하여 상기 디지털 신호를 아날로그의 형태로 변환한 상기 아날로그 신호를 출력하는 디지털-아날로그 변환기를 포함하되, 상기 제 2 적분기는 N차(여기서 N은 1이상의 자연수) 전달 함수를 기반으로 동작하는 상기 제 2 적분기는 N차(여기서 N은 1이상의 자연수) 전달 함수를 기반으로 동작한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 델타-시그마 변조기는 입력 신호 및 아날로그 신호를 합산하는 합산기, 상기 합산기의 출력 신호를 적분하여, 제 1 적분 신호를 출력하는 제 1 적분기, 상기 제 1 적분 신호를 적분하여, 제 2 적분 신호를 출력하는 제 2 적분기, 복수의 제로 위치들에 기반하여 상기 제 2 적분기의 전달 함수를 조절하는 제로 최적화기, 상기 제 2 적분 신호와 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력하는 비교기, 클럭 신호에 응답하여 상기 디지털 신호를 아날로그의 형태로 변환한 상기 아날로그 신호를 출력하는 디지털-아날로그 변환기를 포함하되, 상기 제 2 적분기는 N차(여기서 N은 1이상의 자연수) 전달 함수를 기반으로 동작하며, 상기 제로 최적화기는 상기 제 2 적분기의 차수에 대응하는 상기 복수의 제로들을 포함한다.
본 발명의 실시 예에 따르면, 델타-시그마 변조기는 차수의 증가에 대응하여, 소정의 적분기 및 디지털-아날로그 변환기로 동작할 수 있다. 따라서, 델타-시그마 변조기의 동작에 따른 전력 소모를 줄일 수 있다.
도 1은 일반적인 델타-시그마 변조기를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 델타-시그마 변조기를 보여주는 회로도이다.
도 3은 도 2에 도시된 제 2 적분기를 보여주는 회로도이다.
도 4는 도 2에 도시된 델타-시그마 변조기의 SNR 출력 특성을 보여주는 그래프이다.
도 5는 본 발명의 다른 실시 예에 다른 델타-시그마 변조기를 보여주는 블록도이다.
도 6은 도 5에 도시된 제로-최적화기가 연결된 제 2 적분기를 보여주는 회로도이다.
도 7은 도 5에 도시된 델타-시그마 변조기의 SNR 출력 특성을 보여주는 그래프이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 델타-시그마 변조기와, 그것에 의해 수행되는 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
본 발명의 설명에 있어서, 델타-시그마 변조기는 연속시간 방식으로 구현될 수 있으며, 비교기의 출력이 제 1 합산기로 연결되는 네거티브 피드백 구조일 수 있다. 또한, 본 발명의 설명에 있어서, 델타-시그마 변조기는 3 차 델타-시그마 변조기로서 설명될 수 있으나, 이에 국한되지 않으며 다양한 차수로서 구현될 수 있다.
도 1은 일반적인 델타-시그마 변조기를 보여주는 블록도이다. 도 1을 참조하면, 델타-시그마 변조기(100)는 제 1 내지 제 3 합산기들(110, 150, 170), 제 1 내지 제 3 적분기들(120, 140, 160), 이득 변환부(130), 비교기(180), 및 DAC(190)를 포함한다. 도 1에 도시된 시그마-델타 변조기(100)는 피드 포워드(Feed forward) 방식에 기반하여 동작하되, 적분기의 수에 비해 DAC의 수가 적게 구현되는 특징을 가진다.
제 1 합산기(110)는 외부로부터 입력되는 아날로그 입력 신호(Vin) 및 DAC(190)의 출력 신호를 수신한다. 제 1 합산기(110)는 수신된 입력 신호(Vin)에서 DAC(190)의 출력 신호를 뺀 제 1 합산 신호를 제 1 적분기(120)로 전달한다.
제 1 적분기(120)는 제 1 합산기(110)로부터 제 1 합산 신호를 수신하고, 수신된 제 1 합산 신호를 적분하여 제 1 적분 신호를 생성한다. 제 1 적분기(120)는 적분 동작을 통해, 비교기(180)로부터 출력된 디지털 신호의 양자화 오차를 줄일 수 있다. 제 1 적분기(120)는 생성된 제 1 적분 신호를 제 1 및 제 2 이득부들(131, 132) 및 제 2 적분기(140)로 전달한다.
이득 변환부(130)는 제 1 적분기(120)로부터 출력된 제 1 적분 신호를 제 1 및 제 2 포워드 계수와 각각 곱하여 출력할 수 있다. 자세하게, 이득 변환부(130)는 제 1 및 제 2 이득부들(131, 132)을 포함한다. 제 1 이득부(131)는 제 1 적분 신호와 미리 설정된 제 1 포워드 계수를 곱한, 제 1 이득 신호를 제 2 합산기(150)로 전달할 수 있다. 제 2 이득부(132)는 제 1 적분 신호와 미리 설정된 제 2 포워드 계수를 곱한, 제 2 이득 신호를 제 3 합산기(170)로 전달할 수 있다.
제 2 적분기(140)는 제 1 적분 신호를 적분하여 제 2 적분 신호를 생성하고, 생성된 제 2 적분 신호를 제 2 합산기(150)로 전달한다. 즉, 제 2 적분기(140)는 제 1 적분 신호를 추가 적분함으로써, 비교기(180)로부터 출력된 디지털 신호의 양자화 오차를 더욱 줄일 수 있다.
제 2 합산기(150)는 제 2 적분 신호와 제 1 이득 신호를 합산한, 제 2 합산 신호를 생성한다. 제 2 합산기(150)는 생성된 제 2 합산 신호를 제 3 적분기(160)로 전달한다.
제 3 적분기(160)는 제 2 합산 신호를 적분한 제 3 적분 신호를 생성하고, 생성된 제 3 적분 신호를 제 3 합산기(170)로 전달한다. 마찬가지로, 제 3 적분기(160)는 제 2 적분 신호를 추가 적분함으로써, 비교기(180)로부터 출력된 디지털 신호의 양자화 오차를 더욱 줄일 수 있다.
제 3 합산기(170)는 제 3 적분 신호와 제 2 이득 신호를 합산한, 제 3 합산 신호를 생성한다. 제 3 합산기(170)는 생성된 제 3 합산 신호를 비교기(180)로 전달한다.
비교기(180)는 수신된 제 3 적분 신호와 해상도에 따른 기준 전압을 비교하여, N 비트의 디지털 신호(Vout)를 출력한다. 예시적으로, 비교기(180)는 1 비트의 디지털 신호(Vout)를 출력할 수 있다. 1 bit 비교기는 제 3 합산 신호와 0을 비교함으로서, 하이 신호 또는 로우 신호를 결정할 수 있다. 비교기(180)는 출력된 디지털 신호(Vout)를 DAC(190)로 전달한다.
DAC(190)는 디지털 신호(Vout)를 수신하며, 외부의 클럭 신호에 응답하여 수신된 디지털 신호(Vout)를 아날로그 신호로서 변환한다. DAC(190) 변환된 아날로그 신호를 제 1 합산기(110)로 전달한다. 델타-시그마 변조기(100)는 제 1 합산기(110)를 통해, 입력 신호(Vin)에서 DAC(190)로부터 출력된 신호를 빼주는 네거티브 피드백 구조일 수 있다.
상술된 바와 같이, 도 1에 도시된 3차 델타-시그마 변조기(100)는 이득 변환부(130)의 포워드 계수들을 기반으로 하는 계수 변환을 통해, 하나의 DAC로서 동작할 수 있다. 그러나, 델타-시그마 변조기(100)는 차수에 대응하는 적분기수가 필요함으로써, 회로도가 복잡한 문제점을 가진다. 예를 들어, 델타-시그마 변조기(100)는 3차로 구현됨에 따라, 3개의 적분기들이 필요하다.
도 2는 본 발명의 실시 예에 따른 델타-시그마 변조기를 보여주는 회로도이다. 도 1 및 도 2를 참조하면, 델타-시그마 변조기(200)는 합산기(210), 제 1 적분기(220), 제 2 적분기(230), 비교기(240), 및 DAC(250)를 포함한다. 본 발명의 설명에 있어서, 델타-시그마 변조기(200)는 3차 델타-시그마 변조기로 구현될 수 있으나, 이는 이에 국한되지 않으며 다양한 차수로서 구현될 수 있다.
도 1에 도시된 델타-시그마 변조기(100)와 비교하여, 본 발명에 따른 델타-시그마 변조기(200)는 SISO(Single Input ? Single Output) 구조를 갖는 제 2 적분기(230)를 포함할 수 있다. 제 2 적분기(230)는 N차의 전달 함수를 기반으로, 이득 변환부(130), 제 2 및 제 3 합산기들(150, 170), 그리고 제 2 및 제 3 적분기들(140, 160)을 대체할 수 있다. 즉, 제 2 적분기(230)는 상기 도 1의 구성 요소들의 계수 변환을 통해, N차의 전달 함수를 가질 수 있다.
예시적으로, 제 2 적분기(230)의 전달 함수를 살펴보면, 제 2 적분기(230)는 도 1에 도시된 제 2 및 제 3 적분기들(140, 160)의 전달 함수에 기초한, 2차 전달 함수로서 구현될 수 있다. 도 1에 도시된, 이득 변환부(130)에 포함된 제 1 이득부(131)의 제 1 포워드 계수를 C1이라 가정하고, 제 2 이득부(132)의 제 2 포워드 계수를 C2라 가정한다. 또한, 제 2 적분기(140)에 따른 전달 함수는 A/s 라 가정하고, 제 3 적분기(160)에 따른 전달 함수는 B/s 라 가정한다.
Figure 112014003396044-pat00001
본 발명에 따른 제 2 적분기(230)는 계수 변환을 통해, 상기 수학식 1에 기초한 2차 전달 함수를 가질 수 있다. 여기서, K1 계수는 제 2 포워드 계수인 C2일 수 있다. K2 계수는 제 3 적분기(160)의 전달 함수 계수인 B와 제 1 포워드 계수인 C1의 곱일 수 있다. 또한, K3 계수는 제 2 적분기(140)의 전달 함수 계수인 A와 제 3 적분기(160)의 전달 함수인 B의 곱일 수 있다.
상술된 변환 과정을 통해, 본 발명에 따른 델타-시그마 변조기(200)는, 3 개의 적분기들이 필요하던 기존의 3차 델타-시그마 변조기 방식과 달리, 두 개의 적분기들을 통해 동작될 수 있다. 또한, 적분기의 개수가 적어짐에 따라, 전체 회로의 전력 소모가 줄어들 수 있으며, 회로도가 간단해질 수 있다.
본 발명의 설명에 있어서, 3차 델타-시그마 변조기를 예로 들었으나, 이는 이에 국한되지 않는다. 즉, 4차 델타-시그마 변조기도 2 개의 적분기들을 통해 동작할 수 있다. 이 때, 제 2 적분기의 전달 함수는 3 개의 적분기들에 따른 3차 전달 함수로서 구현될 수 있다.
델타-시그마 변조기(200)의 동작을 살펴보면, 합산기(210)는 입력 신호(Vin)에서 DAC(250)의 출력 신호를 뺀, 합산 신호를 제 1 적분기(220)에 전달한다.
제 1 적분기(220)는 제 1 합산기(210)로부터 제 1 합산 신호를 수신하고, 수신된 제 1 합산 신호를 적분하여 제 1 적분 신호를 생성한다. 제 1 적분기(220)는 적분 동작을 통해, 비교기(180)로부터 출력된 디지털 신호의 양자화 오차를 줄일 수 있다.
제 2 적분기(230)는 제 1 적분 신호를 적분하여 제 2 적분 신호를 생성하고, 생성된 제 2 적분 신호를 비교기(250)로 전달한다. 즉, 제 2 적분기(230)는 제 1 적분 신호를 추가 적분함으로써, 비교기(250)로부터 출력된 디지털 신호의 양자화 오차를 더욱 줄일 수 있다.
비교기(240)는 수신된 제 2 적분 신호와 해상도에 따른 기준 전압을 비교하여, N 비트의 디지털 신호(Vout)를 출력한다.
DAC(250)는 디지털 신호(Vout)를 수신하며, 외부의 클럭 신호에 응답하여 수신된 디지털 신호(Vout)를 아날로그 신호로서 변환한다. DAC(250) 변환된 아날로그 신호를 합산기(210)로 전달한다. 도 1에 도시된 델타-시그마 변조기(100)와 마찬가지로, 델타-시그마 변조기(200)는 합산기(210)를 통해, 입력 신호(Vin)에서 DAC(250)로부터 출력된 신호를 빼주는 네거티브 피드백 구조일 수 있다.
상술된 바와 같이, 델타-시그마 변조기(200)는 SISO 구조를 갖는 단일 적분기를 포함함으로써, 회로의 구조가 간단해 질 수 있으며 전력 소모가 줄어들 수 있다.
도 3은 도 2에 도시된 제 2 적분기를 보여주는 회로도이다. 도 2에서 상술된 바와 같이, SISO 구조를 갖는 적분기를 구현하기 위해서는, 2차 전달 함수에 따른 2차 적분기가 구현되어야 한다.
도 3을 참조하면, 제 2 적분기(230)는 제 1 적분기(220, 도2 참조)로부터 출력되는 제 1 적분 신호의 포지티브 및 네거티브 신호들(Vi, -Vi)에 응답하여, 2 차 전달 함수를 기반으로 하는 제 2 적분 신호(Vo)를 출력할 수 있다. 예시적으로, 제 1 및 제 2 적분 신호들은 차동 증폭 구조에 따른, 포지티브 및 네거티브 신호들을 각각 출력할 수 있다.
자세하게, 제 2 적분기(230)는 제 1 내지 제 3 저항들(R1, R2, R3), 제 1 및 제 2 커패시터들(C1, C2) 및 증폭기(231)를 포함한다.
제 1 저항(R1)은 제 1 적분 신호의 포지티브 신호 단자와 제 1 노드(T1) 사이에 위치한다. 제 2 저항(R2) 및 제 1 커패시터(C1)는 서로 직렬 연결되며, 제 1 및 제 2 노드들(T1, T2) 사이에 위치한다. 제 3 저항(R3)은 제 1 적분 신호의 네거티브 신호 단자 및 제 2 노드(T2) 사이에 위치한다. 또한, 제 2 커패시터(C2)는 증폭기(231)의 출력 단자와 제 2 노드(T2) 사이에 위치한다.
증폭기(231)는 제 1 노드(T1)의 전압 신호 및 접지 단자로부터 수신된 접지 전압의 크기를 서로 비교하고, 비교 결과를 증폭한 제 2 적분 신호(Vo)를 출력할 수 있다. 실시 예에 있어서, 증폭기(231)는 차동 증폭기(Differential Amplifier)로서 구현될 수 있다.
Figure 112014003396044-pat00002
제 2 적분기(230)의 2 차 전달 함수 특성은 상기 수학식 2를 기반으로 결정될 수 있다. 상술된 바와 같이, 델타-시그마 변조기(200)는 제 2 적분기(230)가 2차 전달 함수를 기반으로 동작함으로써, 3차 델타-시그마 변조기에 따른 적분기 수를 줄일 수 있다. 또한, 2 차 전달 함수에 기반하는 제 2 적분기(230)가 설명되었으나, 이는 이에 국한되지 않으며, 제 2 적분기(230)의 차수에 따라, 전달 함수는 변경될 수 있다.
도 4는 도 2에 도시된 델타-시그마 변조기의 SNR 출력 특성을 보여주는 그래프이다. 가로축은 주파수(Frequency)를 나타내며, 세로축은 데시벨(dB)을 나타낸다. 도 4를 참조하면, 델타-시그마 변조기(200, 도2 참조)의 출력 특성에 따른 신호대 잡음비(SNR)는 약 62 dB정도로, 도 1에 도시된 델타-시그마 변조기(100, 도1 참조)와 비교하여, 소정 범위 내의 신호대 잡음비(SNR)가 얻어짐을 알 수 있다.
상술된 바에 따라, 델타-시그마 변조기(200)는 N차 전달 함수에 따른 적분기를 포함함으로써, 저전력화 동작에 따른 신호대 잡음비(SNR) 특성을 얻을 수 있다.
도 5는 본 발명의 다른 실시 예에 다른 델타-시그마 변조기를 보여주는 블록도이다. 도 5를 참조하면, 델타-시그마 변조기(300)는 제 1 합산기(310), 제 1 및 제 2 적분기들(320, 340), 제 2 합산기(330), 제로-최적화기(350), 비교기(360), 및 DAC(370)를 포함한다.
즉, 델타-시그마 변조기(300)는 도 2에 도시된 델타-시그마 변조기(200)와 비교하여, 제로-최적화기(350)를 추가적으로 포함한다. 제로-최적화기(350)를 제외한 델타-시그마 변조기(200) 및 델타-시그마 변조기(300)의 동작 특성은 서로 동일할 수 있다.
실시 예에 있어서, 제 2 적분기(340)가 2차 전달 함수로서 구현됨에 따라, 델타-시그마 변조기(300)는 제로-최적화기(350)를 추가하여 신호대 잡음비(SNR)의 특성을 높일 수 있다. 제로-최적화기(350)는 제 2 적분기(330)로부터 출력된 제 2 적분 신호에 응답하여, 제로(Zero) 및 폴(Pole)의 배치를 고정된 값 또는 가변적인 값으로 각각 조절할 수 있다.
예시적으로, 제로-최적화기(350)는 2차 전달 함수에 기초하여, 2 개의 제로(Zero)들을 포함할 수 있다. 제로-최적화기(350)는 하나의 제로를 원점에 위치시키며, 다른 하나의 제로 위치를 설정함으로써, 신호대 잡음비(SNR)의 출력 특성에 따른 노이즈를 감소시킬 수 있다. 적분기의 차수에 따른 전달 함수의 차수가 증가함에 따라, 제로(Zero)의 수도 증가될 수 있다. 일반적으로, 제로(Zero)의 수가 증가함에 따라 신호대 잡음(SNR)의 출력 특성에 따른 노이즈는 더욱 감소될 수 있다.
도 6은 도 5에 도시된 제로-최적화기가 연결된 제 2 적분기를 보여주는 회로도이다. 도 5 및 도 6을 참조하면, 제 2 적분기(330)는 제 1 적분기(320)로부터 출력되는 제 1 적분 신호의 포지티브 및 네거티브 신호들(Vi, -Vi)에 응답하여, 2 차 전달 함수를 기반으로 하는 제 2 적분 신호(Vo)를 출력할 수 있다. 마찬가지로, 제 2 적분 신호(Vo)는 포지티브 및 네거티브 신호들(Vo, -Vo)로서 출력될 수 있다.
자세하게, 제 2 적분기(330)는 도 3에 도시된 제 2 적분기(230)과 비교하여, 제로-최적화기(350)의 연결 구조를 갖는 제 4 및 제 5 저항들 및 인버터(332)를 더 포함한다.
제 1 저항(R1)은 제 1 적분 신호의 포지티브 신호(Vi)의 단자와 제 1 노드(T1) 사이에 위치한다. 제 2 저항(R2) 및 제 1 커패시터(C1)는 서로 직렬 연결되며, 제 2 및 제 3 노드들(T2, T3) 사이에 위치한다. 제 3 저항(R3)은 제 1 적분 신호의 네거티브 신호(-Vi)의 단자 및 제 3 노드(T3) 사이에 위치한다. 제 2 커패시터(C2)는 제 3 노드(T3) 및 제 4 노드(T4) 사이에 위치한다.
증폭기(331)는 제 1 노드(T1)의 전압 신호를 수신하고, 수시된 제 1 노드(T1)의 전압 신호와 접지 전압의 크기 차이를 증폭할 수 있다. 실시 예에 있어서, 증폭기(331)는 차동 증폭기(Differential Amplifier)로서 구현될 수 있다.
신호대 잡음비(SNR)의 특성을 향상시키기 위한 제로-최적화기(350)는 제 4 및 제 5 저항들을 포함할 수 있다. 제로-최적화기(350)는 제 2 적분기(330)에 전기적으로 연결될 수 있다. 자세하게, 제 4 저항(R4)은 제 2 노드(T2) 및 제 4 노드 사이에 위치하며, 제 4 노드는 증폭기(331)의 출력 단자와 전기적으로 연결될 수 잇따. 제 5 저항(R5)은 인버터(332)와 직렬 연결되어, 제 3 노드(T3) 및 증폭기(331)의 출력 단자 사이에 위치한다. 예시적으로, 인버터(332)는 증폭기(331)로부터 출력되는 제 2 적분 신호의 네거티브 신호(-Vo)에 응답하여 동작될 수 있다.
Figure 112014003396044-pat00003
상기 수학식 3을 참조하면, 제 2 적분기(330)의 전달 함수(Vo/Vi)가 얻어질 수 있다. 또한, 수학식 3에 도시된 제 1 내지 제 5 계수들(K1, K2, K3, K4, K5)은 수학식 4 내지 수학식 7을 통해 얻어질 수 있다.
Figure 112014003396044-pat00004
먼저, 상기 수학식 4를 통해 상기 수학식 3에 개시된 제 1 계수(K1)가 얻어질 수 있다.
Figure 112014003396044-pat00005
또한, 상기 수학식 5를 통해 상기 수학식 3에 개시된 제 2 계수(K2)가 얻어질 수 있다.
Figure 112014003396044-pat00006
또한, 상기 수학식 6을 통해 상기 수학식 3에 개시된 제 3 계수(K3)가 얻어질 수 있다.
Figure 112014003396044-pat00007
또한, 상기 수학식 7를 통해 상기 수학식 3에 개시된 제 4 계수(K4)가 얻어질 수 있다.
Figure 112014003396044-pat00008
마지막으로, 상기 수학식 8을 통해 상기 수학식 3에 개시된 제 5 계수(K5)가 얻어질 수 있다.
상술된 바와 같이, 제 2 적분기(330)의 동작에 따른 전달 함수 특성은 상기 수학식 2를 기반으로 얻어질 수 있다. 특히, 제 2 적분기(330)에 전기적으로 연결된 제로-최적화기(350)의 구조, 즉 제 4 및 제 5 저항들로 인해, 제 2 적분기(330)의 출력에 따른 노이즈가 개선될 수 있다.
도 7은 도 5에 도시된 델타-시그마 변조기의 SNR 출력 특성을 보여주는 그래프이다. 가로축은 주파수(Frequency)를 나타내며, 세로축은 데시벨(dB)을 나타낸다.
도 5 및 도 7을 참조하면, 델타-시그마 변조기(300)는 3차 델타-시그마 변조기로서 구현되며, 제 2 적분기(330)에 연결된 제로-최적화기(350, 도 5 참조)를 포함한다. 델타-시그마 변조기(300)는 제로-최적화기(350)의 동작 특성에 따라, 도 2에 도시된 델타-시그마 변조기(200)보다 신호대 잡음비(SNR)의 특성을 높일 수 있다.
예시적으로, 델타-시그마 변조기(300)는 제로-최적화기(350)를 포함함에 따라, 3 개의 제로(Zero)들 및 3 개의 폴(pole)들을 포함할 수 있다. 특히, 2 개의 제로(Zero)들은 원점에 위치되며, 나머지 하나의 제로(Zero)는 A 포인터에 위치될 수 있다. 제로-최적화기(350)에 응답하여, 하나의 제로(Zero)가 A점에 위치함으로써, 신호대 잡음비(SNR)의 노이즈 특성이 감소될 수 있다. 여기서, 제로-최적화기(350)에 따른 제로(Zero)의 위치가 A 포인터로서 설명되었으나, 이는 이에 국한되지 않는다.
상술된 바와 같이, 제로-최적화기(350)에 따른 제로(Zero)점의 위치 변화를 통해, 델타-시그마 변조기(300)는 신호대 잡음비(SNR)의 노이즈 특성을 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 제 1 합산기 210: 합산기
120: 제 1 적분기 220: 제 1 적분기
130: 이득 변환부 230: 제 2 적분기
140: 제 2 적분기 240: 비교기
150: 제 2 합산기 250: DAC
160: 제 3 적분기
170: 제 3 합산기
180: 비교기
190: DAC

Claims (10)

  1. 입력 신호 및 아날로그 신호를 합산하는 합산기;
    상기 합산기의 출력 신호를 적분하여, 제 1 적분 신호를 출력하는 제 1 적분기;
    상기 제 1 적분 신호를 적분하여, 제 2 적분 신호를 출력하는 제 2 적분기;
    상기 제 2 적분 신호와 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력하는 비교기; 및
    클럭 신호에 응답하여 상기 디지털 신호를 아날로그의 형태로 변환한 상기 아날로그 신호를 출력하는 디지털-아날로그 변환기를 포함하되,
    상기 제 2 적분기는 N차(여기서 N은 1이상의 자연수) 전달 함수를 기반으로 동작하고, 상기 제 2 적분기가 2차 전달 함수를 기반으로 동작시,
    상기 제 1 적분 신호의 포지티브 신호 단자와 제 1 노드 사이에 위치한 제 1 저항;
    상기 제 1 노드와 제 2 노드 사이에 직렬 연결된 제 2 저항 및 제 1 커패시터;
    상기 제 1 적분 신호의 네거티브 신호 단자와 상기 제 2 노드 사이에 위치한 제 3 저항;
    상기 제 1 노드로부터의 전압 신호 및 접지 신호의 크기 차이를 비교하여 출력하는 증폭기; 및
    상기 제 2 노드 및 상기 증폭기의 출력 단자 사이에 위치한 제 2 커패시터를 포함하는 델타-시그마 변조기.
  2. 제 1 항에 있어서,
    상기 비교기로부터 출력되는 상기 디지털 신호는 네거티브 피드백 구조로서, 상기 디지털-아날로그 변환기를 통해 상기 합산기에 전달되는 델타-시그마 변조기.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 적분 신호는 네거티브 및 포지티브 신호를 각각 포함하는 델타-시그마 변조기.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 증폭기는 차동형 연산 증폭기인 델타-시그마 변조기.
  6. 제 1 항에 있어서,
    상기 합산기, 상기 제 1 및 제 2 적분기들, 상기 비교기, 및 상기 디지털-아날로그 변환기는 연속 시간 시스템으로 구현되는 델타-시그마 변조기.
  7. 입력 신호 및 아날로그 신호를 합산하는 합산기;
    상기 합산기의 출력 신호를 적분하여, 제 1 적분 신호를 출력하는 제 1 적분기;
    상기 제 1 적분 신호를 적분하여, 제 2 적분 신호를 출력하는 제 2 적분기;
    복수의 제로 위치들에 기반하여 상기 제 2 적분기의 전달 함수를 조절하는 제로 최적화기;
    상기 제 2 적분 신호와 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력하는 비교기; 및
    클럭 신호에 응답하여 상기 디지털 신호를 아날로그의 형태로 변환한 상기 아날로그 신호를 출력하는 디지털-아날로그 변환기를 포함하되,
    상기 제 2 적분기는 N차(여기서 N은 1이상의 자연수) 전달 함수를 기반으로 동작하며, 상기 제로 최적화기는 상기 제 2 적분기의 차수에 대응하는 상기 복수의 제로들을 포함하는 델타-시그마 변조기.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 적분 신호는 네거티브 및 포지티브 신호를 각각 포함하는 델타-시그마 변조기.
  9. 제 8 항에 있어서,
    상기 제 2 적분기가 2차 전달 함수를 기반으로 동작시,
    상기 제 1 적분 신호의 포지티브 신호 단자와 제 1 노드 사이에 위치한 제 1 저항;
    상기 제 1 노드와 제 2 노드는 전기적으로 연결되며, 상기 제 2 노드와 제 3 노드 사이에 직렬 연결된 제 2 저항 및 제 1 커패시터;
    상기 제 1 적분 신호의 네거티브 신호 단자와 상기 제 3 노드 사이에 위치한 제 3 저항;
    상기 제 1 노드의 전압 신호 및 접지 신호의 크기 차이를 비교하여 출력하는 증폭기; 및
    상기 제 3 노드 및 제 4 노드 사이에 위치한 제 2 커패시터를 포함하되,
    상기 제 4 노드 및 상기 증폭기의 출력 단자는 전기적으로 연결되며, 상기 복수의 제로들에 기반하여, 상기 제 2 및 제 4 노드 사이에 위치한 제 4 저항, 그리고 상기 제 3 노드 및 상기 증폭기의 출력 단자 사이에 위치한 제 5 저항을 포함하는 델타-시그마 변조기.
  10. 제 9 항에 있어서,
    상기 2 적분 신호의 네거티브 신호에 기반하여, 상기 제 5 저항과 직렬 연결된 인버터를 더 포함하는 델타-시그마 변조기.



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