KR101865133B1 - 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법 - Google Patents

재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법 Download PDF

Info

Publication number
KR101865133B1
KR101865133B1 KR1020170049675A KR20170049675A KR101865133B1 KR 101865133 B1 KR101865133 B1 KR 101865133B1 KR 1020170049675 A KR1020170049675 A KR 1020170049675A KR 20170049675 A KR20170049675 A KR 20170049675A KR 101865133 B1 KR101865133 B1 KR 101865133B1
Authority
KR
South Korea
Prior art keywords
integrator
sigma modulator
delta
signal
capacitor
Prior art date
Application number
KR1020170049675A
Other languages
English (en)
Inventor
윤광섭
성재현
Original Assignee
인하대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인하대학교 산학협력단 filed Critical 인하대학교 산학협력단
Priority to KR1020170049675A priority Critical patent/KR101865133B1/ko
Application granted granted Critical
Publication of KR101865133B1 publication Critical patent/KR101865133B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/32—Delta-sigma modulation with special provisions or arrangements for power saving, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains, by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
    • H03M3/488—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication using automatic control
    • H03M3/49—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication using automatic control in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Amplifiers (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법에 관한 것으로서, 더욱 상세하게는 단이 가변되는 재구성가능 연산증폭기를 사용하여 4차 델타-시그마 변조기를 동작시킴으로써 전력소모를 감소시키고, 고조파 왜곡을 최소화시키는 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법에 관한 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 특징에 따른 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기는 결합부, 적분기, 비교기, 적분커패시터부 및 변조제어부를 포함할 수 있다.
상기 결합부는 아날로그 입력 신호와 피드백 신호를 결합하여 결합된 신호를 생성할 수 있다. 또한, 상기 적분기는 상기 결합된 신호를 적분할 수 있다.
또한, 상기 비교기는 적분기에서 적분된 신호와 기 설정된 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력할 수 있다.
또한, 상기 적분커패시터부는 적분기를 이용하여 순차적으로 적분된 각 단(Phase)의 결과를 저장할 수 있다.
또한, 상기 변조제어부는 기 설정된 델타-시그마 변조기의 차수에 따라 선택적으로 상기 적분커패시터부를 연결하고, 상기 설정된 차수 만큼 상기 적분기를 동작시키며, 적분된 각 단(Phase)의 결과를 상기 적분커패시터부에 저장하고 상기 결합부로 피드백 동작을 수행할 수 있다.
이를 통해, 델타-시그마 변조기에서 가장 전력소모가 큰 연산증폭기의 개수를 줄이고 증폭기의 단을 가변시키는 구조를 구현함으로써 전력소모를 감소시키고, 안정성을 향상시킬 수 있는 효과가 있다.

Description

재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법{Low power 4th order delta-sigma modulator using reconfigurable operational amplifiers and modulation method thereof}
본 발명은 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법에 관한 것으로서, 더욱 상세하게는 단이 가변되는 재구성가능 연산증폭기를 사용하여 4차 델타-시그마 변조기를 동작시킴으로써 전력소모를 감소시키고, 고조파 왜곡을 최소화시키는 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법에 관한 것이다.
대부분의 디지털-아날로그 복합 장치는 디지털 신호와 아날로그 신호를 상호 변환하기 위한 아날로그-디지털, 디지털-아날로그 변조기를 구비하고 있다. 그 중에서 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변조기(AD modulator)는 아날로그 신호를 고속으로 샘플링하고, 이렇게 샘플링 된 값을 다시 적분하는 구조를 갖추고 있다. 또한 외부 잡음의 영향을 최소화 하기 위하여 대부분의 아날로그-디지털 변조기는 차동 증폭 회로를 사용하고 있다.
최근 디지탈 통신망과 고품질 디지탈 오디오시스템의 수요가 폭발적으로 확대되면서, 아날로그 신호를 대응하는 디지탈 신호로 변환시키는 아날로그-디지털 변조기의 적용영역이 확대되고 있으며, 사용자의 요구에 대응하기 위해서 소형화, 저전력화, 주파수 광역화, 고정밀화를 만족하는 아날로그-디지털 변조기를 요구하게 되었다. 따라서, 이러한 요구에 부응하기 위하여 델타 시그마 변조기를 사용하는 아날로그-디지털 변환기의 사용이 증가하게 되었다.
디지털 델타-시그마 변조기(Delta-Sigma Modulator)는 고해상도의 입력 신호를 낮은 해상도의 출력 신호로 변환하고, 그 대신 과표본화(Oversampling)를 이용하여 출력 신호에 고해상도의 정보를 포함시켜 출력한다.
이와 같은 디지털 델타-시그마 변조기는 전체 칩 면적에 있어 디지털 회로의 비중이 아날로그 회로에 비해 상당히 크고, 아날로그 회로의 낮은 정밀도 요구 특성으로 인하여 저전압/저전력 응용분야에서 널리 이용되고 있다.
또한, 델타-시그마 변조기를 이용한 아날로그 디지털 변환기는 스위치-커패시터 회로와 연산증폭기를 이용한 적분기, 비교기 및 디지털 필터를 사용하여 아날로그 신호를 디지털 신호로 변환해 주는 장치로서, 고해상도가 가능하여 생체신호, 음성신호 등의 처리를 위한 장치에 포함되어 사용된다.
도 1은 종래의 피드백 구조 4차 델타-시그마 변조기를 나타내는 구성도이다.
도 1을 참조하면, 종래의 4차 델타-시그마 변조기는 8개의 계수곱셈기, 4개의 덧셈기, 4개의 적분기 및 1개의 비교기로 구성된다.
즉, 델타-시그마 변조기는 적분단의 개수에 따라 차수가 결정되기 때문에 4차 델타-시그마 변조기의 경우에는 4개의 적분단이 필요하다.
그러나 해상도를 높이기 위해 델타-시그마 변조기의 차수를 높이는 방법을 사용하게 되면 차수만큼 증폭기의 수가 늘어나 전력소모가 크게 높아지는 단점이 있다.
대한민국 공개특허 제10-2015-0084267호(2015년 07월 22일 공개)
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 단점을 해결한 것으로서, 시간분할 기법을 이용하여 증폭기의 수를 줄임으로써 전력소모를 감소시키고, 단이 가변되는 증폭기 구조를 사용함으로써 변조기의 안정성을 향상시키고자 하는데 그 목적이 있다.
이러한 기술적 과제를 이루기 위한 본 발명의 특징에 따른 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기는 결합부, 적분기, 비교기, 적분커패시터부 및 변조제어부를 포함할 수 있다.
상기 결합부는 아날로그 입력 신호와 피드백 신호를 결합하여 결합된 신호를 생성할 수 있다. 또한, 상기 적분기는 상기 결합된 신호를 적분할 수 있다.
또한, 상기 비교기는 적분기에서 적분된 신호와 기 설정된 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력할 수 있다.
또한, 상기 적분커패시터부는 적분기를 이용하여 순차적으로 적분된 각 단(Phase)의 결과를 저장할 수 있다.
또한, 상기 변조제어부는 기 설정된 델타-시그마 변조기의 차수에 따라 선택적으로 상기 적분커패시터부를 연결하고, 상기 설정된 차수 만큼 상기 적분기를 동작시키며, 적분된 각 단(Phase)의 결과를 상기 적분커패시터부에 저장하고 상기 결합부로 피드백 동작을 수행할 수 있다.
본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 변조방법은 델타-시그마 변조기의 적분 차수를 결정하는 단계(S1), 상기 결정된 적분 차수에 따라서 스위칭(Switching)을 선택적으로 연결하여 대응되는 회로를 구성하는 단계(S2)를 포함할 수 있다.
또한, 아날로그 신호를 입력받아 상기 결합부에서 신호를 결합하는 단계(S3), 첫번째 단을 상기 적분기에서 적분하는 단계(S4), 상기 적분된 결과를 상기 적분커패시터부에 저장하고 결합부로 피드백 동작을 수행하는 단계(S5)를 포함할 수 있다.
또한, 상기 단계 (S3) 내지 단계 (S5)를 반복적으로 수행하고, 상기 결정된 적분 차수인지를 판단하는 단계(S6)를 포함할 수 있다.
또한, 상기 판단 결과가 기 설정된 판단 기준을 만족하면 상기 비교기를 이용하여 상기 적분된 결과를 기준신호와 비교하고, 비교결과에 따라 디지털 신호를 출력하는 단계(S7)를 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법은 델타-시그마 변조기에서 가장 전력소모가 큰 연산증폭기의 개수를 줄이고 증폭기의 단을 가변시키는 구조를 구현함으로써 전력소모를 감소시키고, 안정성을 향상시킬 수 있는 효과가 있다.
도 1은 종래의 피드백 구조 4차 델타-시그마 변조기를 나타내는 구성도이다.
도 2는 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기를 나타내는 구성도이다.
도 3은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)1을 나타내는 구성도이다.
도 4는 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)2를 나타내는 구성도이다.
도 5는 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)3을 나타내는 구성도이다.
도 6은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)4를 나타내는 구성도이다.
도 7은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기를 나타내는 상세 회로도이다.
도 8은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기에서 연산증폭기를 나타내는 상세 회로도이다.
도 9는 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 변조방법을 나타내는 순서도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 또는 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기(1)를 나타내는 구성도이다.
도 2에서 도시된 바와 같이 본 발명은 결합부(10), 적분기(20), 비교기(30), 적분커패시터부(40) 및 변조제어부(50)를 포함할 수 있다.
결합부(10)는 계수곱셈기(11) 및 덧셈기(12)를 포함할 수 있다. 또한, 결합부(10)는 아날로그 입력 신호와 피드백 신호를 결합하여 결합된 신호를 생성할 수 있다.
또한, 적분기(20)는 결합부(10)에서 결합된 신호를 입력받아 적분할 수 있다. 적분기(20)는 연산증폭기(21)를 포함할 수 있다.
또한, 비교기(30)는 적분기(20)에서 적분된 신호와 기 설정된 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력할 수 있다.
또한, 적분커패시터부(40)는 적분기(20)를 이용하여 순차적으로 적분된 각 단(Phase)의 결과를 저장할 수 있다.
또한, 변조제어부(50)는 기 설정된 델타-시그마 변조기(1)의 차수에 따라 선택적으로 적분커패시터부(40)를 연결하고, 상기 설정된 차수 만큼 적분기(20)를 동작시키며, 적분된 각 단(Phase)의 결과를 적분커패시터부(40)에 저장하고 결합부(10)로 피드백 동작을 수행할 수 있다.
도 10은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 변조방법을 나타내는 순서도이다.
도 10에서 도시된 바와 같이 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 변조방법은 델타-시그마 변조기(1)의 적분 차수를 결정하는 단계(S1), 상기 결정된 적분 차수에 따라서 회로 스위치(Switch)를 선택적으로 연결하여 대응되는 회로를 구성하는 단계(S2)를 포함할 수 있다.
또한, 아날로그 신호를 입력받아 결합부(10)에서 신호를 결합하는 단계(S3), 첫번째 단을 적분기(20)에서 적분하는 단계(S4), 상기 적분된 결과를 적분커패시터부(40)에 저장하고 결합부(10)로 피드백 동작을 수행하는 단계(S5)를 포함할 수 있다.
또한, 상기 단계 (S3) 내지 단계 (S5)를 반복적으로 수행하고, 상기 결정된 적분 차수인지를 판단하는 단계(S6)를 포함할 수 있다.
또한, 상기 판단 결과가 기 설정된 판단 기준을 만족하면 비교기(30)를 이용하여 상기 적분된 결과를 기준신호와 비교하고, 비교결과에 따라 디지털 신호를 출력하는 단계(S7)를 포함할 수 있다.
여기에서, 상기 판단 결과가 기 설정된 판단 기준을 만족하지 않는 경우에는 다음단에 대하여 상기 단계 (S3) 내지 단계 (S5)를 반복적으로 수행할 수 있다.
이에 대해 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)1을 나타내는 구성도이고, 도 4는 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)2를 나타내는 구성도이다.
또한, 도 5는 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)3을 나타내는 구성도이고, 도 6은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기의 페이즈(Phase)4를 나타내는 구성도이다.
도 3 내지 도 6에서 도시된 바와 같이 본 발명은 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법에 관한 것으로서, 시간분할 방식을 이용하여 1개의 연산증폭기(21)로 4개의 적분기(20) 동작을 수행하고, 4개의 적분캐패시터(41)를 이용하여 각 단(Phase)의 결과를 저장하며, 플립플롭을 이용하여 출력 디지털 코드를 저장하고 각 단(Phase)에 맞게 피드백 동작을 수행할 수 있도록 하는 것이다.
종래의 델타-시그마 변조기(1)는 한 차수 당 한개의 적분기(20)가 필수적으로 사용되는데 각 적분기(20)마다 한개의 연산증폭기(21)를 사용하기 때문에 차수가 증가할수록 연산증폭기(21)의 개수가 동일하게 증가하게 된다.
이로 인하여, 델타-시그마 변조기(1)의 차수가 높아질수록 전력 소모도 비례하여 증가하게 되는 단점이 있다.
본 발명은 시간 분할 방법을 이용하여 연산증폭기(21) 한개로 4개의 적분기(20)를 동작시켜 4차 델타-시그마 변조기(1)를 구성할 수 있다.
도 3에서 도시된 바와 같이 본 발명의 일실시예에 따른 델타-시그마 변조기(1)의 페이즈(Phase)1은 종래의 델타-시그마 변조기(1)의 첫번째 단을 처리하는 동작을 수행할 수 있다.
또한, 도 4에서 도시된 바와 같이 본 발명의 일실시예에 따른 델타-시그마 변조기(1)의 페이즈(Phase)2는 종래의 델타-시그마 변조기(1)의 두번째 단을 처리하는 동작을 수행할 수 있다.
또한, 도 5에서 도시된 바와 같이 본 발명의 일실시예에 따른 델타-시그마 변조기(1)의 페이즈(Phase)3은 종래의 델타-시그마 변조기(1)의 세번째 단을 처리하는 동작을 수행할 수 있다.
또한, 본 발명의 일실시예에 따른 델타-시그마 변조기(1)의 페이즈(Phase)4는 종래의 델타-시그마 변조기(1)의 네번째 단을 처리하며 회로 스위치의 스위칭(Switching)을 통해 도 6에서 도시된 것과 같이 구성되는 동작을 수행할 수 있다.
도 7은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기를 나타내는 상세 회로도이다.
도 7의 전체 회로는 시간분할 방식을 가능하게 하는 스위치와 커패시터, 1개의 연산증폭기(21), 1비트 비교기(30) 및 3개의 디지털 출력 신호 저장용 플립플롭으로 구성될 수 있다.
도 8은 본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기에서 사용되는 단이 가변되는 연산증폭기(21)를 나타내는 상세 회로도이다.
델타-시그마 변조기(1)에서 입력단에서만 kT/C 잡음의 영향이 나타나고 뒷단으로 갈수록 kT/C 잡음의 영향이 미미해 진다.
(여기에서, k는 볼츠만 상수, T는 절대온도, C는 부하 커패시턴스이다.)
이로 인하여, 입력단에서는 kT/C 잡음의 영향을 최소화 하기 위하여 충분히 큰 커패시터를 사용하고, 뒷 단으로 갈수록 칩 사이즈를 줄이기 위하여 작은 커패시터를 사용한다.
본 발명의 일실시예에 따른 저 전력 4차 델타-시그마 변조기(1)는 연산증폭기(21)를 한개만 사용하기 때문에 두가지 크기의 커패시터를 구동할 때 위상 여유와 안정성을 보장하기 어렵다.
위상 여유가 60~90deg의 영역을 벗어나게 되면 3차 고주파가 크게 발생하여 SNR(Signal to Noise Ratio)이 저하되고, 이는 ENOB(Effective Number of Bit)까지 줄어드는 결과가 발생할 수 있다.
이를 방지하기 위해 도 8에서 도시된 바와 같이 본 발명에 따른 연산증폭기(21)는 입력 단에서 큰 커패시터를 구동할때는 2단(Two-Stage) 증폭기가 되고, 뒷단에서 작은 커패시터를 구동할 때는 1단(One-Stage) 증폭기가 되어서 위상 여유를 안정적으로 확보할 수 있다.
또한, 델타-시그마 변조기(1)의 페이즈(Phase)1 및 페이즈(Phase)2를 동작할 때는 sel12(211)의 스위치가 도통되어 2단(Two-Stage) 증폭기로 동작하고, 페이즈(Phase)3 및 페이즈(Phase)4에서 동작할 때는 sel34(212)의 스위치가 도통되어 1단(One-Stage) 증폭기로 동작할 수 있다.
이상으로 본 발명에 관한 바람직한 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되지 아니하며, 본 발명의 실시예로부터 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의한 용이하게 변경되어 균등하다고 인정되는 범위의 모든 변경을 포함한다.
1 : 델타-시그마 변조기 10 : 결합부
11 : 계수곱셈기 12 : 덧셈기
20 : 적분기 21 : 연산증폭기
211 : sel12 212 : sel34
30 : 비교기 40 : 적분커패시터부
41 : 적분커패시터 50 : 변조제어부

Claims (6)

  1. 시간분할 방식을 이용하여 한 개의 적분기로 회로 스위치의 스위칭(Switching)을 통해 적분 차수에 따라 4개의 적분기 동작을 수행하는 델타-시그마 변조기에 있어서,
    아날로그 입력 신호와 피드백 신호를 결합하여 결합된 신호를 생성하는 결합부;
    상기 결합된 신호를 적분하는 적분기;
    상기 적분기에서 적분된 신호와 기 설정된 기준 신호를 비교하고, 비교 결과에 따라 디지털 신호를 출력하는 비교기;
    상기 적분기를 이용하여 순차적으로 적분된 각 단(Phase)의 결과를 저장하는 적분커패시터부;
    기 설정된 델타-시그마 변조기의 차수에 따라 선택적으로 상기 적분커패시터부를 연결하고, 상기 설정된 차수 만큼 상기 적분기를 동작시키며, 적분된 각 단(Phase)의 결과를 상기 적분커패시터부에 저장하고 상기 결합부로 피드백 동작을 수행하는 변조제어부; 및
    시간분할 방식을 가능하게 하는 스위치와 커패시터를 포함하며,
    상기 적분기는 적분기가 구동하는 커패시터의 변동에 따른 위상 여유를 안정적으로 확보하기 위해 상대적으로 큰 커패시터를 구동할때는 2단(Two-Stage) 증폭기가 되고, 상대적으로 작은 커패시터를 구동할 때는 1단(One-Stage) 증폭기가 되도록 단이 가변되는 연산증폭기를 포함하고,
    상기 변조제어부는 시간분할 방식을 토대로 상기 적분기를 이용하여 각 단(Phase)의 신호를 적분하는 것을 특징으로 하는 저 전력 4차 델타-시그마 변조기.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 델타-시그마 변조기의 칩사이즈를 줄이기 위해 상기 델타-시그마 변조기의 입력단에서 뒷단으로 갈수록 상대적으로 작은 커패시터가 구성되는 것을 특징으로 하는 저 전력 4차 델타-시그마 변조기.
  5. 시간분할 방식을 이용하여 한 개의 적분기로 회로 스위치의 스위칭(Switching)을 통해 적분 차수에 따라 4개의 적분기 동작을 수행하는 델타-시그마 변조기의 변조방법에 있어서,
    델타-시그마 변조기의 적분 차수를 결정하는 단계(S1);
    상기 결정된 적분 차수에 따라서 상기 회로 스위치(Switch)를 선택적으로 연결하여 상기 적분 차수에 대응되도록 적분커패시터부를 연결하는 단계(S2);
    아날로그 신호를 입력받아 결합부에서 피드백 신호와 결합하는 단계(S3);
    첫번째 단(Stage)을 적분기에서 적분하는 단계(S4);
    상기 적분된 결과를 상기 적분커패시터부에 저장하고 상기 결합부로 피드백 동작을 수행하는 단계(S5);
    상기 단계 (S3) 내지 단계 (S5)를 반복적으로 수행하고, 상기 결정된 적분 차수인지를 판단하는 단계(S6); 및
    상기 판단 결과가 기 설정된 판단 기준을 만족하면 비교기를 이용하여 상기 적분된 결과를 기준신호와 비교하고, 비교결과에 따라 디지털 신호를 출력하는 단계(S7);를 포함하되,
    상기 적분기는 적분기가 구동하는 커패시터의 변동에 따른 위상 여유를 안정적으로 확보하기 위해 상대적으로 큰 커패시터를 구동할때는 2단(Two-Stage) 증폭기가 되고, 상대적으로 작은 커패시터를 구동할 때는 1단(One-Stage) 증폭기가 되도록 단이 가변되는 연산증폭기를 포함하는 저 전력 4차 델타-시그마 변조기의 변조방법.
  6. 제 5항에 있어서,
    상기 단계 (S6)에서
    상기 판단 결과가 기 설정된 판단 기준을 만족하지 않는 경우에는 단(Stage)을 증가시키고, 상기 단계 (S3) 내지 단계 (S5)를 반복적으로 수행하는 단계(S8)를
    더 포함하는 저 전력 4차 델타-시그마 변조기의 변조방법.
KR1020170049675A 2017-04-18 2017-04-18 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법 KR101865133B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170049675A KR101865133B1 (ko) 2017-04-18 2017-04-18 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170049675A KR101865133B1 (ko) 2017-04-18 2017-04-18 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법

Publications (1)

Publication Number Publication Date
KR101865133B1 true KR101865133B1 (ko) 2018-06-08

Family

ID=62600282

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170049675A KR101865133B1 (ko) 2017-04-18 2017-04-18 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법

Country Status (1)

Country Link
KR (1) KR101865133B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150084267A (ko) 2014-01-13 2015-07-22 한국전자통신연구원 델타-시그마 변조기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150084267A (ko) 2014-01-13 2015-07-22 한국전자통신연구원 델타-시그마 변조기

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
2개의 증폭기를 이용한 가변 구조 형의 4차 델타 시그마 변조기 (전자공학회논문지, 2015년 5월) *

Similar Documents

Publication Publication Date Title
US9654135B2 (en) AD converter including a capacitive DAC
JP4890503B2 (ja) デルタシグマ変調器
US7515079B2 (en) Method of controlling delta-sigma modulator and delta-sigma modulator
JPH04225624A (ja) シグマデルタアナログ−デジタル変換器
EP3293884B1 (en) Analog-to-digital converter with noise shaping
US9467163B1 (en) Power reduction in delta sigma modulator
US7365668B2 (en) Continuous-time delta-sigma analog digital converter having operational amplifiers
US7902916B2 (en) Switched capacitor resonator and sigma-delta modulator using the same
US20170019122A1 (en) Digital-to-analog converter
JP5811153B2 (ja) Ａ／ｄ変換装置
US6137431A (en) Oversampled pipeline A/D converter with mismatch shaping
JP2017147712A (ja) Ａｄ変換器
US9793908B2 (en) Protection circuits for tunable resistor at continuous-time ADC input
US9100041B1 (en) Flash converter capacitance reduction method
US6741197B1 (en) Digital-to-analog converter (DAC) output stage
CN115801003B (zh) 一种多步模数转换器及其实现方法
KR101865133B1 (ko) 재구성가능 연산증폭기를 사용하는 저 전력 4차 델타-시그마 변조기 및 그 변조방법
JP5538381B2 (ja) Δσａｄｃ
US10897232B2 (en) Multi-level capacitive digital-to-analog converter for use in a sigma-delta modulator
US7245247B1 (en) Analog to digital signal converter having sampling circuit with divided integrating capacitance
EP1164702A2 (en) Method of performing A/D conversion, and an A/D converter
JP4181180B2 (ja) Ａｄ変換器、無線受信機
US11139820B1 (en) Efficient digital gain implementation in digital microphones
US8736474B1 (en) Delta-sigma modulator for converting an analog input signal to a digital output signal using delta-sigma modulation
US7145491B2 (en) Time-interleaved band-pass delta-sigma modulator

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant