JP6085252B2 - 多数のフィードバックパスを備えるシグマデルタ二乗差rms−dcコンバータ - Google Patents
多数のフィードバックパスを備えるシグマデルタ二乗差rms−dcコンバータ Download PDFInfo
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- 238000001914 filtration Methods 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000012545 processing Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 238000011144 upstream manufacturing Methods 0.000 claims 2
- 238000012546 transfer Methods 0.000 description 42
- 238000013139 quantization Methods 0.000 description 33
- 101100383807 Mus musculus Chpf gene Proteins 0.000 description 15
- 230000003068 static effect Effects 0.000 description 11
- 230000001419 dependent effect Effects 0.000 description 10
- 238000001228 spectrum Methods 0.000 description 8
- 229920005994 diacetyl cellulose Polymers 0.000 description 7
- 238000013459 approach Methods 0.000 description 6
- 238000004088 simulation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000003542 behavioural effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/44—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with provisions for rendering the modulator inherently stable
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/02—Measuring effective values, i.e. root-mean-square values
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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Description
Claims (17)
- シグマデルタ二乗差RMS−DCコンバータを含む装置であって、
アナログ信号乗算及び組み合わせ回路要素であって、結果のアナログ信号を提供することによってアナログ入力信号と少なくとも第1及び第2のアナログフィードバック信号とに応答し、前記結果のアナログ信号が、前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗と前記第2のアナログフィードバック信号との間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、
前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する、アナログ信号フィルタ回路要素と、
前記アナログ信号フィルタ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィルタリングされたアナログ信号に応答する、アナログデジタル変換(ADC)回路要素と、
前記ADC回路要素に結合され、アナログ信号を提供することによって前記デジタル出力信号に応答する、デジタルアナログ変換(DAC)回路要素と、
前記DAC回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、前記第1のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第1のフィードバック回路要素と、
前記DAC回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、前記第2のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第2のフィードバック回路要素と、
を含む、装置。 - 請求項1に記載の装置であって、
前記アナログ信号乗算及び組み合わせ回路要素が、
第1のアナログ積信号を提供することによって前記アナログ入力信号に応答する第1のアナログ信号乗算回路要素と、
第2のアナログ積信号を提供することによって前記第1のアナログフィードバック信号に応答する第2のアナログ信号乗算回路要素と、
前記第1及び第2のアナログ信号乗算回路要素に結合され、前記結果のアナログ信号を提供することによって前記第1及び第2のアナログ積信号と前記第2のアナログフィードバック信号とに応答する、アナログ信号組み合わせ回路要素と、
を含む、装置。 - 請求項1に記載の装置であって、
前記アナログ信号乗算及び組み合わせ回路要素が、
前記アナログ入力信号に関連する第1及び第2のルーティングされたアナログ入力信号を提供することによって、アナログ入力信号に応答するアナログ入力信号ルータ回路要素と、
前記第1のアナログフィードバック信号に関連する第1及び第2のルーティングされたアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答するアナログフィードバック信号ルータ回路要素と、
前記アナログ入力信号ルータ回路要素と前記アナログフィードバック信号ルータ回路要素とに結合される第1のアナログ信号組み合わせ回路要素であって、それぞれ、前記第1のルーティングされたアナログ入力とフィードバック信号、及び前記第2のルーティングされたアナログ入力とフィードバック信号、の組み合わせに関連する第1及び第2の組み合わされたアナログ信号を提供することによって前記第1及び第2のルーティングされたアナログ入力信号と前記第1及び第2のルーティングされたアナログフィードバック信号とに応答する、前記第1のアナログ信号組み合わせ回路要素と、
前記第1のアナログ信号組み合わせ回路要素に結合されるアナログ信号乗算回路要素であって、前記第1及び第2のルーティングされたアナログ入力信号の積と、前記第1及び第2のルーティングされたアナログフィードバック信号の積との間の差に対応する少なくとも1つの信号成分を含むアナログ積信号を提供することによって前記第1及び第2の組み合わされたアナログ信号に応答する、アナログ信号乗算回路要素と、
前記アナログ信号乗算回路要素に結合され、前記結果のアナログ信号を提供することによって前記アナログ積信号と前記第2のアナログフィードバック信号とに応答する、前記第2のアナログ信号組み合わせ回路要素と、
を含む、装置。 - 請求項1に記載の装置であって、
前記アナログ信号フィルタ回路要素が、
第1の中間信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素と、
前記第1のフィルタ回路要素に結合され、第2の中間信号を提供することによって前記第1のフィルタリングされた信号に応答する第2のフィルタ回路要素と、
前記第1のフィルタ回路要素に結合され、第3の中間信号を提供することによって前記第1の中間信号に応答するスケーリング回路要素と、
前記第2のフィルタ回路要素と前記スケーリング回路要素とに結合され、前記フィルタリングされたアナログ信号を提供することによって前記第2及び第3の中間信号に応答するアナログ信号組み合わせ回路要素と、
を含む、装置。 - 請求項1に記載の装置であって、
前記DAC回路要素と前記アナログ信号フィルタ回路要素との間に結合され、第3のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第3のフィードバック回路要素を更に含み、
前記アナログ信号フィルタ回路要素が、
中間のフィルタリングされた信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素と、
前記第1のフィルタ回路要素と前記第3のフィードバック回路要素とに結合され、組み合わされたアナログ信号を提供することによって前記中間のフィルタリングされた信号と前記第3のアナログフィードバック信号とに応答するアナログ信号組み合わせ回路要素と、
前記アナログ信号組み合わせ回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記組み合わされたアナログ信号に応答する第2のフィルタ回路要素と、
を含む、装置。 - 請求項1に記載の装置であって、
前記第1のフィードバック回路要素が信号フィルタリング回路要素を含む、装置。 - 請求項1に記載の装置であって、
前記第2のフィードバック回路要素が信号スケーリング回路要素を含む、装置。 - 請求項7に記載の装置であって、
前記第2のフィードバック回路要素が前記信号スケーリング回路要素に直列に結合される信号フィルタリング回路要素を更に含む、装置。 - 請求項8に記載の装置であって、
前記アナログ信号フィルタ回路要素が、
第1の中間信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素と、
前記第1のフィルタ回路要素に結合され、第2の中間信号を提供することによって前記第1のフィルタリングされた信号に応答する第2のフィルタ回路要素と、
前記第1のフィルタ回路要素に結合され、第3の中間信号を提供することによって前記第1の中間信号に応答するスケーリング回路要素と、
前記第2のフィルタ回路要素と前記スケーリング回路要素とに結合され、前記フィルタリングされたアナログ信号を提供することによって前記第2及び第3の中間信号に応答するアナログ信号組み合わせ回路要素と、
を含む、装置。 - 請求項8に記載の装置であって、
前記DAC回路要素と前記アナログ信号フィルタ回路要素との間に結合され、第3のアナログフィードバック信号を提供することによって前記アナログ信号に応答する第3のフィードバック回路要素を更に含み、
前記アナログ信号フィルタ回路要素が、
中間のフィルタリングされた信号を提供することによって前記結果のアナログ信号に応答する第1のフィルタ回路要素と、
前記第1のフィルタ回路要素と前記第3のフィードバック回路要素とに結合され、組み合わされたアナログ信号を提供することによって前記中間のフィルタリングされた信号と前記第3のアナログフィードバック信号とに応答するアナログ信号組み合わせ回路要素と、
前記アナログ信号組み合わせ回路要素に結合され、前記フィルタリングされたアナログ信号を提供することによって前記組み合わされたアナログ信号に応答する第2のフィルタ回路要素と、
を含む、装置。 - シグマデルタ二乗差RMS−DCコンバータを含む装置であって、
結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第2のアナログフィードバック信号とを乗算及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段であって、前記結果のアナログ信号が、前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗と前記第2のアナログフィードバック信号との間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算器及び組み合わせ器手段と、
フィルタリングされたアナログ信号を提供するように前記結果のアナログ信号をフィルタリングするためのアナログ信号フィルタ手段と、
前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータ(ADC)手段と、
前記デジタル出力信号をアナログ信号に変換するためのデジタルアナログコンバータ(DAC)手段と、
前記第1のアナログフィードバック信号を提供するように前記アナログ信号を処理するための第1のフィードバック手段と、
前記第2のアナログフィードバック信号を提供するように前記アナログ信号を処理するための第2のフィードバック手段と、
を含む、装置。 - シグマデルタ二乗差RMS−DC変換を実行するための方法であって、
結果のアナログ信号を提供するように、アナログ入力信号と少なくとも第1及び第2のアナログフィードバック信号とを乗算及び組み合わせることであって、前記結果のアナログ信号が前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗と前記第2のアナログフィードバック信号との間の差に対応する少なくとも1つの信号成分を含む、前記乗算及び組み合わせることと、
フィルタリングされたアナログ信号を提供するように前記結果のアナログ信号をフィルタリングすることと、
前記フィルタリングされたアナログ信号を関連するデジタル出力信号に変換することと、
前記デジタル出力信号をアナログ信号に変換することと、
前記第1のアナログフィードバック信号を提供するように前記アナログ信号を処理することと、
前記第2のアナログフィードバック信号を提供するように前記アナログ信号を処理することと、
を含む、方法。 - シグマデルタ二乗差RMS−DCコンバータを含む装置であって、
結果のアナログ信号を提供することによって、アナログ入力信号と第1のアナログフィードバック信号とに応答するアナログ信号乗算及び組み合わせ回路要素であって、前記結果のアナログ信号が前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗との間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、
前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィードフォワード信号を提供することによって前記結果のアナログ信号と少なくとも第2のアナログフィードバック信号とに応答するアナログ信号フィルタ及び組み合わせ回路要素と、
前記アナログ信号フィルタ及び組み合わせ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィードフォワード信号に応答するアナログデジタル変換(ADC)回路要素と、
デジタルアナログ変換(DAC)回路要素を含むフィードバック回路要素であって、前記ADC回路要素と前記アナログ信号乗算及び組み合わせ回路要素と前記アナログ信号フィルタ及び組み合わせ回路要素との間に結合され、前記第1のアナログフィードバック信号と前記少なくとも第2のアナログフィードバック信号とを提供することによって前記デジタル出力信号に応答する、前記フィードバック回路要素と、
を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素が、
フィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答するフォワード信号フィルタ回路要素と、
前記フォワード信号フィルタ回路要素に結合され、組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって前記フィルタリングされたアナログ信号と前記第2のアナログフィードバック信号とに応答する、アナログ信号組み合わせ回路要素と、
を含み、
前記フィードバック回路要素が、
アナログ信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素と、
前記DAC回路要素に結合され、フィルタリングされたアナログ信号を前記第1のアナログフィードバック信号として提供することによって前記アナログ信号に応答するフィードバック信号フィルタ回路要素と、
前記フィードバック信号フィルタ回路要素に結合され、前記第2のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、フィードバック信号スケーリング回路要素と、
を含む、装置。 - シグマデルタ二乗差RMS−DCコンバータを含む装置であって、
結果のアナログ信号を提供することによって、アナログ入力信号と第1のアナログフィードバック信号とに応答するアナログ信号乗算及び組み合わせ回路要素であって、前記結果のアナログ信号が前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗との間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、
前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィードフォワード信号を提供することによって前記結果のアナログ信号と少なくとも第2のアナログフィードバック信号とに応答するアナログ信号フィルタ及び組み合わせ回路要素と、
前記アナログ信号フィルタ及び組み合わせ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィードフォワード信号に応答するアナログデジタル変換(ADC)回路要素と、
デジタルアナログ変換(DAC)回路要素を含むフィードバック回路要素であって、前記ADC回路要素と前記アナログ信号乗算及び組み合わせ回路要素と前記アナログ信号フィルタ及び組み合わせ回路要素との間に結合され、前記第1のアナログフィードバック信号と前記少なくとも第2のアナログフィードバック信号とを提供することによって前記デジタル出力信号に応答する、前記フィードバック回路要素と、
を含み、
前記少なくとも第2のアナログフィードバック信号が少なくとも第2及び第3のアナログフィードバック信号を含み、
前記フィードバック回路要素が、
アナログ信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素と、
前記DAC回路要素に結合され、複数の連続的にフィルタリングされたアナログ信号を提供することによって前記アナログ信号に応答するフィードバック信号フィルタ回路要素であって、前記連続的にフィルタリングされたアナログ信号の1つが前記第1のアナログフィードバック信号として提供される、前記フィードバック信号フィルタ回路要素と、
前記フィードバック信号フィルタ回路要素に結合され、前記少なくとも第2及び第3のアナログフィードバック信号を提供することによって前記複数の連続的にフィルタリングされたアナログ信号の少なくとも一部に応答する、フィードバック信号スケーリング回路要素と、
を含む、装置。 - 請求項14に記載の装置であって、
前記アナログ信号フィルタ及び組み合わせ回路要素の第1の部分が、第1のフィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する第1のアナログ信号フィルタ回路を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第2の部分が、前記第1のアナログ信号フィルタ回路に結合され、且つ、第1の組み合わされたアナログ信号を提供することによって前記第1のフィルタリングされたアナログ信号と前記少なくとも第2のアナログフィードバック信号とに応答する、第1のアナログ信号組み合わせ回路を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第3の部分が、前記第1のアナログ信号組み合わせ回路に結合され、且つ、第2のフィルタリングされたアナログ信号を提供することによって前記第1の組み合わされたアナログ信号に応答する、第2のアナログ信号フィルタ回路を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第4の部分が、前記第1のアナログ信号組み合わせ回路に結合され、且つ、フォワードスケーリングされた信号を提供することによって前記第1の組み合わされたアナログ信号に応答する、フォワード信号スケーリング回路要素を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第5の部分が、前記第2のアナログ信号フィルタ回路及び前記フォワード信号スケーリング回路要素に結合され、第2の組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって、前記第2のフィルタリングされたアナログ信号と前記フォワードスケーリングされた信号とに応答する、第2のアナログ信号組み合わせ回路を含む、装置。 - シグマデルタ二乗差RMS−DCコンバータを含む装置であって、
結果のアナログ信号を提供することによって、アナログ入力信号と第1のアナログフィードバック信号とに応答するアナログ信号乗算及び組み合わせ回路要素であって、前記結果のアナログ信号が前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗との間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、
前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィードフォワード信号を提供することによって前記結果のアナログ信号と少なくとも第2のアナログフィードバック信号とに応答するアナログ信号フィルタ及び組み合わせ回路要素と、
前記アナログ信号フィルタ及び組み合わせ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィードフォワード信号に応答するアナログデジタル変換(ADC)回路要素と、
デジタルアナログ変換(DAC)回路要素を含むフィードバック回路要素であって、前記ADC回路要素と前記アナログ信号乗算及び組み合わせ回路要素と前記アナログ信号フィルタ及び組み合わせ回路要素との間に結合され、前記第1のアナログフィードバック信号と前記少なくとも第2のアナログフィードバック信号とを提供することによって前記デジタル出力信号に応答する、前記フィードバック回路要素と、
を含み、
前記少なくとも第2のアナログフィードバック信号が複数のアナログフィードバック信号を含み、
前記フィードバック回路要素が、
前記第1のアナログフィードバック信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素と、
前記DAC回路要素に結合され、前記複数のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、フィードバック信号スケーリング回路要素と、
を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素が、交互の様式で相互に結合される、複数のアナログ信号フィルタ回路と複数のアナログ信号組み合わせ回路とを含み、前記複数のアナログ信号フィルタ回路と複数のアナログ信号組み合わせ回路が、前記フィードフォワード信号を提供するように、上流の信号を連続的にフィルタリングすることと、前記フィルタリングされた上流の信号のそれぞれを、前記複数のアナログフィードバック信号のそれぞれと組み合わせることによって、前記結果のアナログ信号及び前記複数のアナログフィードバック信号に応答する、装置。 - シグマデルタ二乗差RMS−DCコンバータを含む装置であって、
結果のアナログ信号を提供することによって、アナログ入力信号と第1のアナログフィードバック信号とに応答するアナログ信号乗算及び組み合わせ回路要素であって、前記結果のアナログ信号が前記アナログ入力信号の二乗と前記第1のアナログフィードバック信号の二乗との間の差に対応する少なくとも1つの信号成分を含む、前記アナログ信号乗算及び組み合わせ回路要素と、
前記アナログ信号乗算及び組み合わせ回路要素に結合され、フィードフォワード信号を提供することによって前記結果のアナログ信号と少なくとも第2のアナログフィードバック信号とに応答するアナログ信号フィルタ及び組み合わせ回路要素と、
前記アナログ信号フィルタ及び組み合わせ回路要素に結合され、関連するデジタル出力信号を提供することによって前記フィードフォワード信号に応答するアナログデジタル変換(ADC)回路要素と、
デジタルアナログ変換(DAC)回路要素を含むフィードバック回路要素であって、前記ADC回路要素と前記アナログ信号乗算及び組み合わせ回路要素と前記アナログ信号フィルタ及び組み合わせ回路要素との間に結合され、前記第1のアナログフィードバック信号と前記少なくとも第2のアナログフィードバック信号とを提供することによって前記デジタル出力信号に応答する、前記フィードバック回路要素と、
を含み、
前記少なくとも第2のアナログフィードバック信号が第2、第3、及び第4のアナログフィードバック信号を含み、
前記フィードバック回路要素が、
アナログ信号を提供することによって前記デジタル出力信号に応答する前記DAC回路要素と、
前記DAC回路要素に結合され、フィルタリングされたアナログ信号を前記第1のアナログフィードバック信号として提供することによって前記アナログ信号に応答する、フィードバック信号フィルタ回路要素と、
前記DAC回路要素に結合され、前記第2のアナログフィードバック信号を提供することによって前記アナログ信号に応答する、第1のフィードバック信号スケーリング回路要素と、
前記フィードバック信号フィルタ回路要素に結合され、前記第3のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、第2のフィードバック信号スケーリング回路要素と、
前記フィードバック信号フィルタ回路要素に結合され、前記第4のアナログフィードバック信号を提供することによって前記第1のアナログフィードバック信号に応答する、第3のフィードバック信号スケーリング回路要素と、
を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第1の部分が、第1のフィルタリングされたアナログ信号を提供することによって前記結果のアナログ信号に応答する第1のアナログ信号フィルタ回路を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第2の部分が、前記第1のアナログ信号フィルタ回路に結合され、且つ、第1の組み合わされたアナログ信号を提供することによって前記第1のフィルタリングされたアナログ信号と前記第2及び第3のアナログフィードバック信号とに応答する、第1のアナログ信号組み合わせ回路を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第3の部分が、前記第1のアナログ信号組み合わせ回路に結合され、且つ、第2のフィルタリングされたアナログ信号を提供することによって前記第1の組み合わされたアナログ信号に応答する、第2のアナログ信号フィルタ回路を含み、
前記アナログ信号フィルタ及び組み合わせ回路要素の第4の部分が、前記第2のアナログ信号フィルタ回路に結合され、且つ、第2の組み合わされたアナログ信号を前記フィードフォワード信号として提供することによって前記第2のフィルタリングされたアナログ信号と前記第4のアナログフィードバック信号とに応答する、第2のアナログ信号組み合わせ回路を含む、装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/962,932 US8665127B2 (en) | 2010-12-08 | 2010-12-08 | Σ-Δ difference-of-squares RMS to DC converter with multiple feedback paths |
US12/962,932 | 2010-12-08 | ||
PCT/US2011/063980 WO2012078895A2 (en) | 2010-12-08 | 2011-12-08 | Sigma-delta difference-of-squares rms-to-dc converter with multiple feedback paths |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014502801A JP2014502801A (ja) | 2014-02-03 |
JP6085252B2 true JP6085252B2 (ja) | 2017-02-22 |
Family
ID=46198808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013543347A Active JP6085252B2 (ja) | 2010-12-08 | 2011-12-08 | 多数のフィードバックパスを備えるシグマデルタ二乗差rms−dcコンバータ |
Country Status (4)
Country | Link |
---|---|
US (1) | US8665127B2 (ja) |
JP (1) | JP6085252B2 (ja) |
CN (1) | CN103404033B (ja) |
WO (1) | WO2012078895A2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8665126B2 (en) * | 2010-12-08 | 2014-03-04 | National Semiconductor Corporation | ΣΔ difference-of-squares LOG-RMS to DC converter with forward and feedback paths signal squaring |
EP2709279A4 (en) * | 2011-05-10 | 2015-06-03 | Nec Corp | DIGITAL MODULATOR |
US9231606B2 (en) * | 2013-08-20 | 2016-01-05 | Skyworks Solutions, Inc. | Dither-less error feedback fractional-N frequency synthesizer systems and methods |
US11185940B2 (en) * | 2014-03-12 | 2021-11-30 | Illinois Tool Works Inc. | Systems and methods for controlling an output power of a welding power supply |
GB2531532B (en) | 2014-10-20 | 2020-12-30 | Cambridge Consultants | Radio frequency amplifier |
TWI525974B (zh) * | 2014-12-08 | 2016-03-11 | Nat Univ Tsing Hua | 基於分切合整之直流/直流轉換器電流補償控制方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3562552A (en) | 1968-02-16 | 1971-02-09 | Honeywell Inc | Rms to log converter circuit |
US3657528A (en) | 1970-07-10 | 1972-04-18 | Lawrence M Plante | Rms voltmeter and log converter |
JPH05505287A (ja) * | 1990-01-31 | 1993-08-05 | アナログ・ディバイセス・インコーポレーテッド | シグマデルタ変調器 |
US5198817A (en) * | 1990-04-26 | 1993-03-30 | Hughes Aircraft Company | High-order sigma-delta analog-to-digital converter |
JPH0537381A (ja) * | 1991-07-18 | 1993-02-12 | Nec Corp | ノイズシエーピング回路 |
US5585757A (en) | 1995-06-06 | 1996-12-17 | Analog Devices, Inc. | Explicit log domain root-mean-square detector |
US5896056A (en) | 1997-12-01 | 1999-04-20 | Texmate, Inc. | Root-mean-square converter method and circuit |
JP4233761B2 (ja) | 1998-06-30 | 2009-03-04 | エヌエックスピー ビー ヴィ | 統合された混合器及びシグマデルタa/d変換器を備える受信機 |
US6204719B1 (en) | 1999-02-04 | 2001-03-20 | Analog Devices, Inc. | RMS-to-DC converter with balanced multi-tanh triplet squaring cells |
US6172549B1 (en) | 1999-02-24 | 2001-01-09 | Analog Devices, Inc. | Low supply current RMS-to-DC converter |
US6359576B1 (en) | 1999-10-01 | 2002-03-19 | Linear Technology Corporation | Apparatus and methods for performing RMS-to-DC conversion with bipolar input signal range |
US6437630B1 (en) | 1999-12-28 | 2002-08-20 | Analog Devices, Inc. | RMS-DC converter having gain stages with variable weighting coefficients |
US6429720B1 (en) | 2000-05-12 | 2002-08-06 | Analog Devices, Inc. | RMS-DC converter using a variable gain amplifier to drive a squaring cell |
US6348829B1 (en) | 2000-02-28 | 2002-02-19 | Analog Devices, Inc. | RMS-DC converter having detector cell with dynamically adjustable scaling factor |
DE602004010237T2 (de) | 2003-02-14 | 2008-10-02 | Analog Devices Inc., Norwood | System und verfahren zur verringerung der übertragungsfunktionswelligkeit in einem logarithmischen rms-zu-gleichstrom-wandler |
US7333567B2 (en) | 2003-12-23 | 2008-02-19 | Lucent Technologies Inc. | Digital detector utilizable in providing closed-loop gain control in a transmitter |
US7197292B1 (en) | 2004-09-01 | 2007-03-27 | National Semiconductor Corporation | Chopper stabilized analog multiplier |
US7697909B2 (en) * | 2004-09-01 | 2010-04-13 | National Semiconductor Corporation | Extended range RMS-DC converter |
US8159380B2 (en) * | 2004-11-16 | 2012-04-17 | St-Ericsson Sa | Continuous-time sigma-delta analog-to-digital converter with non-invasive filter(s) for immunity preservation against interferers |
WO2007066273A2 (en) * | 2005-12-05 | 2007-06-14 | Nxp B.V. | Feedforward sigma-delta ad converter with an optimized built-in filter function |
ATE435527T1 (de) | 2005-12-22 | 2009-07-15 | Ericsson Telefon Ab L M | Einstellung des filters eines zeitkontinuerlichen sigma-delta wandlers |
JP4660444B2 (ja) * | 2006-09-08 | 2011-03-30 | パナソニック株式会社 | デルタシグマ変調器の制御方法およびデルタシグマ変調器 |
US7545302B1 (en) * | 2008-03-14 | 2009-06-09 | National Semiconductor Corporation | Sigma-delta difference-of-squares RMS-to-DC converter with forward path multiplier |
US7545303B1 (en) * | 2008-03-14 | 2009-06-09 | National Semiconductor Corporation | Sigma-delta difference-of-squares RMS-to-DC converter with forward and feedback paths signal squaring |
-
2010
- 2010-12-08 US US12/962,932 patent/US8665127B2/en active Active
-
2011
- 2011-12-08 WO PCT/US2011/063980 patent/WO2012078895A2/en active Application Filing
- 2011-12-08 JP JP2013543347A patent/JP6085252B2/ja active Active
- 2011-12-08 CN CN201180059602.9A patent/CN103404033B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
WO2012078895A2 (en) | 2012-06-14 |
US8665127B2 (en) | 2014-03-04 |
CN103404033A (zh) | 2013-11-20 |
WO2012078895A3 (en) | 2012-10-04 |
JP2014502801A (ja) | 2014-02-03 |
CN103404033B (zh) | 2017-06-13 |
US20120146823A1 (en) | 2012-06-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160302 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20160608 |
|
A601 | Written request for extension of time |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160908 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170110 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170127 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |