JP2014504087A - フォワード及びフィードバックパス信号二乗化を備えたシグマ−デルタ二乗差対数ｒｍｓ／ｄｃコンバータ - Google Patents

Abstract

二乗差概念に基づいて従来のシグマデルタ変調器をアナログ対数ＲＭＳ／ＤＣコンバータと統合することによるシグマ−デルタ（ΣΔ）二乗差対数ＲＭＳ／デジタルコンバータ。２つの基本的なアーキテクチャは、フィードフォワード及びフィードバックパスにおける２つの二乗化セルに基づくもの、及び、フォワードパスにおける単一の二乗化セルに基づくものを含む。高次シグマデルタ対数ＲＭＳは、複数の積分器及び周波数補償のためのフィードフォワード及び／又はフィードバックパスを含むループフィルタを備えて実装され得る。記載されるような実施例は、自然なデジタル出力及び対数圧縮されたダイナミックレンジを有するシグマデルタ二乗差対数ＲＭＳ／ＤＣコンバータの実装を可能にする。

Description

本願は、シグマ−デルタ変調器に関し、特定していえば、ＲＭＳ（root-mean-square）信号値を直流（ＤＣ）信号に変換するために用いられるシグマ−デルタ変調器に関する。

シグマ−デルタ（ΣΔ）変調器は、狭帯域幅内で極めて高い分解能のデジタル出力を生成する電子システムである。アナログ入力が、必要とされるナイキストレート（ｆ_Ｎ）よりもはるかに高いサンプリングレート（ｆ_Ｓ）でオーバーサンプリングされ、低減された数（Ｍ）のビットを有するビットストリームとして符号化される。図１に示すように、この変調器は、フィードフォワードパス（量子化器）にローパスループフィルタ（ＬＰＦ）及び粗いＭビットアナログ−デジタルコンバータ（ＡＤＣ）を含み、フィードバックパスにデジタル−アナログコンバータ（ＤＡＣ）を含む。ナイキストレート出力を生成するために、この変調器の後には、概して、デジタルデシメータが置かれる。また、このデシメータは、高周波数ノイズをフィルタリングし、出力デジタルワードの長さを長くする。ΣΔ変調器とデジタルデシメータフィルタの組合せはΣΔ ＡＤＣと呼ばれる。ΣΔ ＡＤＣは、限られた帯域幅内で高分解能を必要とする広範囲なアプリケーション、例えば、センサインターフェース、デジタル遠隔通信レシーバ、高精度アプリケーション、及び直流測定、に用いられる。

ΣΔ変調器の動作原理は、図２に示す線形化モデルを用いてよりよく理解される。このラプラスドメインモデルでは、Ｌ（ｓ）はループフィルタ伝達関数であり、フィードバック率ｂはＡＤＣ基準電圧とＤＡＣ基準電圧の比を表す。ループフィルタ出力Ｕ（ｓ）のアナログ−デジタル変換は、量子化誤差Ｑ（ｓ）の加算としてモデル化される。マルチビット量子化器を用いると、量子化誤差は、平坦なパワースペクトル密度（ＰＳＤ）を有するホワイトノイズ源と仮定され得る。総量子化ノイズパワー（ｑ_ＲＭＳ ^２）は、ｆ_Ｓに無関係であり、下記によって与えられる。
ここで、Δは量子化ステップであり、Ｖ_ＲＥＦはＡＤＣ基準電圧である。

変調器出力Ｙ（ｓ）は、
と表現され得る。ここで、Ｑ（ｓ）の乗数項はノイズ伝達関数（ＮＴＦ）であり、Ｘ（ｓ）の乗数項は信号伝達関数（ＳＴＦ）である。Ｌ（ｓ）が極めて高いＤＣ利得を有するローパス伝達関数の場合、ＳＴＦは低周波数で利得１／ｂを有するローパス伝達関数であり、ＮＴＦはハイパス伝達関数である。図３は、アナログ入力Ｘ（ｓ）が帯域制限（ｆ_Ｂ＝ｆ_Ｎ／２）低周波数信号である場合のΣΔ変調器の典型的なデジタル出力スペクトルを示す。

低周波数では、変調器出力はアナログ入力の無歪複製を含み、量子化ノイズは大きく減衰される。整形された量子化ノイズパワー（ｎ_ＲＭＳ ^２）の大部分を含む変調器出力のスペクトルの中身がデジタルドメインにおいてフィルタリングされて除去される場合、極めて高い分解能のアナログ−デジタル変換が実現される。デジタルフィルタリング後の整形された量子化ノイズパワーは、下記によって与えられる。

ｆ_Ｓ＞ｆ_Ｎ＝２ｆ_Ｂである、すなわち、アナログ入力がオーバーサンプリングされるため、量子化誤差のノイズ整形及び帯域外ノイズのデジタルフィルタリングが可能である。オーバーサンプリング比（ＯＳＲ）は、
ＯＳＲ＝ｆ_ｓ／２ｆ_Ｂ （４）
と定義される。

ΣΔ変調器の最も簡単な実装例は、ループフィルタが単一の積分器であり、コンパレータが量子化器として用いられる場合に実現される（図４）。この場合、ΣΔ変調器は単一ビット１次ΣΔ変調器と呼ばれ、デジタル出力はビットストリームである。

マルチビットΣΔ変調器は、マルチビットＡＤＣが量子化器として用いられ、マルチビットＤＡＣがフィードバックパスで用いられる場合に実装される。高次ノイズ整形は、ループフィルタが２つ以上の積分器を含む場合に実現される。バンドパスΣΔ変調器のループフィルタは、積分器の代わりに高周波共振器段を含む。Ｐ個のカスケード積分器を用いて実装されるＭビットΣΔ変調器の帯域内整形量子化ノイズパワーは、一般に、下記で表される。

対数ＲＭＳ−ＤＣコンバータは、入力信号のＲＭＳ（root-mean-square）値（パワーの二乗根）の対数に比例するＤＣ出力信号（電流又は電圧）を生成する電子回路である。このようなデバイスは、試験及び測定並びに通信など、信号強度の測定が重要である、様々なアプリケーションで用いられる。一般に、ＲＭＳ測定デバイスの応答は、入力信号の精確な形状には左右されない。すなわち、この応答は、波高率の変動に左右されない。このことは、コンバータ入力信号が複数の異なる形式（変調パラメータ、可変長符号化など）を達成し得るアプリケーションでは特に重要である。対数ＲＭＳ−ＤＣコンバータの特定の特性は、出力ダイナミックレンジの圧縮が対数関数によって可能であることである。対数ＲＭＳ検出器は、入力ＲＭＳレベルの明示的計算に基づいて、又は暗示的計算に基づいて実装され得る。

明示的計算は、対数ＲＭＳ−ＤＣコンバータを実装する最も直裁的な方法であり、これを図５に示す。

入力信号は二乗され、ローパスフィルタリングされ、二乗根演算が計算される。最後に、対数関数が適用される。このコンバータの全体的な伝達は、
と表現することができ、そのため、入力から出力（Ｋ_ｓｑ、Ｋ_ｓｑｒｔ、及びＫ_ｌｏｇ）へのすべての変換利得に依存する。したがって、全体的な伝達は、温度ドリフト、周波数依存性、及びコンバータの各アナログ構成ブロックに起因する他の不正確さの原因、に左右される。明示的な対数ＲＭＳ−ＤＣコンバータの例は当技術分野では周知である。出力（ｙ）において注目する信号が直流であるため、内部ノード電圧に付加されるオフセットにより、小さな入力信号に対するコンバータの感度が著しく制限される。明示的な対数ＲＭＳ変換のための改善されたアーキテクチャは、対数ドメイン信号演算に基づくものである。この場合、内部ノードのダイナミックレンジ要件も対数圧縮によって緩和される。

対数ＲＭＳ−ＤＣコンバータは、フィードバックループによって暗示的に実装され得る。この方法の主な利点は、入力換算ダイナミックレンジが拡大されることである。これは、内部ノードのダイナミックレンジ要件が明示的なＲＭＳ計算の場合と比較して大きく緩和されるために可能となる。図６は、対数ドメイン演算に基づく暗示的な対数ＲＭＳ検出器の例の説明図である。

入力信号のＲＭＳレベル及び対数ＲＭＳレベルはいずれも下記のこのシステムによって測定される。
この実装例の主な欠点は、信号処理の大部分が対数ドメインで行われるので、広い入力帯域幅の実現が難しいことである。

図７は、「二乗差」技術に基づく対数ＲＭＳ−ＤＣコンバータを示す。このアーキテクチャは、線形ＲＭＳ−ＤＣ変換の文脈で述べられたのが最初であり、その後、フィードバックパスにおける付加的な指数変換利得による対数ＲＭＳ計算に拡張された。この構成では、線形アナログ乗算器が、入力信号の二乗とフィードバック信号の二乗の差、すなわち、Ｋ_ｍ［β_ｘ ^２ｘ^２−β_ｙ ^２ｗ^２］を生成するために用いられる。これは、１つの乗算器入力に入力信号と出力信号の和を供給し、他の入力にこれらの信号の差を供給することによって実現される。次いで、得られる二乗差が積分され、それによって、定常状態の状況で、入力信号の真のＲＭＳ値の対数に比例する直流レベルが生成される。積分器はローパスフィルタとして働き、その後に高利得Ａを有する増幅器が置かれる。ローパスフィルタにより、入力信号の二乗の高調波が除去され、高利得により乗算器の出力がゼロにされる。

コンバータのＤＣ出力ｙとＲＦ入力信号ｘ（ｔ）の関係は、図７に示すブロック図の解析に基づいて下記のように計算され得る。
ここで、Ｋ_ｍは乗算器変換利得である。二乗差対数ＲＭＳ−ＤＣコンバータの静的伝達関数は、積分器の直流利得Ａが無限に近づくと仮定して（９）を解くことによって下記のように得られる。

フィードフォワード利得ＡＫ_ｍがかなり大きい低周波数では、二乗差対数ＲＭＳ−ＤＣコンバータの静的伝達は、乗算器変換利得と無関係である。この静的伝達は、スケーリングファクタβ_ｘ、β_ｙ、Ｖ_ｏ、及びＶ_ｉのみによって決まる。

二乗差原理に基づくＲＭＳ−ＤＣコンバータは、２つの整合する二乗化回路を用いても実装され得る。フィードバックパスにおける指数変換利得の加算（図８）により、このシステムは対数ＲＭＳ−ＤＣコンバータに変換される。

コンバータのＤＣ出力ｙとＲＦ入力信号ｘ（ｔ）の関係は、図８に示すブロック図の解析に基づいて下記のように計算され得る。
ここで、Ｋ_ｘ及びＫ_ｙは二乗化セルの変換利得である。ここでも、二乗差ＲＭＳ−ＤＣコンバータの静的伝達関数は、積分器の直流利得Ａが無限に近づくと仮定して（１１）を解くことによって下記のように得られる。

図７及び図８に示す二乗差対数ＲＭＳ−ＤＣコンバータは広い動作帯域幅を示しており、そのため、ＲＦ入力のＲＭＳ検出が可能になり、対数ＲＭＳレベルの暗示的計算により入力換算ダイナミックレンジが大きくなる。

暗示的対数ＲＭＳ−ＤＣコンバータは、図９に示すように、二乗化セルが可変利得増幅器（ＶＧＡ）によって駆動される場合に実装され得る。ＶＧＡ利得は、検出器のＤＣ出力ｙに反比例する。指数関数がフィードバックパスに置かれるので、全体的なコンバータ伝達関数は入力ＲＭＳレベルの対数に比例することになる。フォワードパスにおける検出器セルの出力は、入力ＲＦ信号ｘ（ｔ）の二乗をフィードバック信号ｗの二乗で除したものに比例する。ローパスフィルタ（ＬＰＦ）は、二乗化セル出力からＤＣを上回る周波数成分を除去する。積分器入力ｅは、ローパスフィルタ出力から基準レベルＫ_ｒＲ^２の二乗を減じたものからなる。

積分器が別のローパスフィルタとして働き、その後に高ＤＣ利得Ａが続くと仮定して、コンバータのＤＣ出力ｙとＲＦ入力信号ｘ（ｔ）の関係が下記のように計算され得る。
ここで、Ｋ_ｘ及びＫ_ｒは二乗化セルの変換利得である。フィードバック信号ｗの定常状態値は、Ａが無限であると仮定して（１４）を解くことによって下記のように計算される。

ｗとｙの間の指数関係（ｗ＝Ｅｘｐ（ｙ／Ｖ_ｉ））を考慮に入れると、検出器出力は、下記を用いて計算され得る。

このΣΔ変調器は、本質的なデジタル出力を有するＲＭＳ−ＤＣコンバータを得るために、二乗差ＲＭＳ−ＤＣコンバータと組み合わせることができる。このミックスドシグナルシステムは、米国特許第７，５４５，３０２号及び第７，５４５，３０３号に記載されているように、ΣΔ二乗差ＲＭＳ−ＤＣコンバータと呼ばれる。このアーキテクチャでは、ＲＦ入力の測定されたＲＭＳレベルが、変調器デジタル出力ビットストリームｙ「ｋ」のＤＣレベルとして符号化される。ΣΔＲＭＳ−ＤＣコンバータは、図１０に示すようにフォワードパス乗算器を中心として、又は、フィードフォワード及びフィードバック信号二乗演算に基づいて実装され得る。
米国特許第７，５４５，３０２号 米国特許第７，５４５，３０３号

ΣΔＲＭＳ−ＤＣコンバータの大信号演算は、それらのアナログバージョンの演算に極めて類似している。図１０では、誤差信号ｅ（ｔ）は、入力信号の二乗ｘ（ｔ）^２とアナログフィードバック信号の二乗ｙ（ｔ）^２との差にも比例する。ｙ（ｔ）、アナログ入力ｘ（ｔ）、及び積分器出力ｕ（ｔ）の間の関係は、下記を用いて計算され得る。
ここで、ｙ（ｔ）＝ｙ_ＤＣ＋ｑ（ｔ）はデジタル出力ｙ［ｋ］のアナログバージョンであり、ｑ（ｔ）は積分器出力ｕ（ｔ）の内部アナログ−デジタル変換中に付加される量子化誤差である。積分器ＤＣ利得Ａが無限に近づくと仮定して、ΣΔ二乗差ＲＭＳ−ＤＣコンバータ（図１０）の大信号の静的伝達は、式（１７）を解くことによって下記のように得られる。

図１０に示すΣΔＲＭＳ−ＤＣコンバータについての定常状態ＤＣ解は、アナログＲＭＳ−ＤＣコンバータについて得られる解に極めて類似している。主要な差異は、量子化誤差の二乗平均値ｑ_ＲＭＳ ^２に相当する付加的な項である。この項は、ＤＣでの測定されたＲＭＳレベル及び高周波数での付加された量子化誤差両方を含んで、フィードバックビットストリームが二乗されることに起因するものである。実際には、ｑ_ＲＭＳ ^２の値は、入力パワーレベルが小さい場合の法令適合誤差に影響を及ぼし、入力換算ダイナミックレンジの下限を規定する。

開示される例示の一実施例に従って、シグマ−デルタ（ΣΔ）二乗差対数ＲＭＳ／デジタルコンバータが、二乗差概念に基づいて従来のシグマデルタ変調器をアナログ対数ＲＭＳ／ＤＣコンバータと統合することにより確立される。２つの基本的アーキテクチャは、フィードフォワード及びフィードバックパスにおける２つの二乗化セルに基づくもの、及び、フォワードパスにおける単一の二乗化セルに基づくものを含む。高次シグマデルタ対数ＲＭＳは、複数の積分器及び周波数補償のためのフィードフォワード及び／又はフィードバックパスを含むループフィルタを備えて実装され得る。記載されるような実施例は、自然なデジタル出力及び対数圧縮されたダイナミックレンジを有するシグマデルタ二乗差対数ＲＭＳ／ＤＣコンバータの実装を可能にする。

一実施例に従って、シグマ−デルタ二乗差ＲＭＳ／ＤＣコンバータが、アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも１つの信号構成要素を含む結果のアナログ信号を提供することにより前記アナログ入力信号及び前記アナログフィードバック信号に応答するアナログ信号乗算及び組み合わせ回路要素と、前記アナログ信号乗算及び組み合わせ回路要素に結合され、且つフィルタされたアナログ信号を提供することにより前記結果のアナログ信号に応答するアナログ信号フィルタ回路要素と、前記アナログ信号フィルタ回路要素に結合され、且つ関連するデジタル出力信号を提供することにより前記フィルタされたアナログ信号に応答するアナログデジタル変換（ＡＤＣ）回路要素と、前記ＡＤＣ回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、且つ前記アナログフィードバック信号を提供することにより前記デジタル出力信号に応答するフィードバック信号変換回路要素とを含む。前記アナログフィードバック信号は、少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連する。

別の実施例に従った、シグマ−デルタ二乗差ＲＭＳ／ＤＣコンバータが、アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも１つの信号構成要素を含む結果のアナログ信号を提供するため前記アナログ入力信号及び前記アナログフィードバック信号を乗算するため及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段と、フィルタされたアナログ信号を提供するため前記結果のアナログ信号をフィルタするためのアナログ信号フィルタ手段、前記フィルタされたアナログ信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータ（ＡＤＣ）手段と、前記デジタル出力信号を前記アナログフィードバック信号に変換するための信号コンバータ手段とを含む。前記アナログフィードバック信号は少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連する。

別の実施例に従って、シグマ−デルタ二乗差ＲＭＳ／ＤＣ変換を実行するための方法が、アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも１つの信号構成要素を含む結果のアナログ信号を提供するため前記アナログ入力信号及び前記アナログフィードバック信号を乗算及び組み合わせること、フィルタされたを提供するためアナログ信号前記結果のアナログ信号をフィルタすること、前記フィルタされたアナログ信号を関連するデジタル出力信号に変換すること、及び前記デジタル出力信号を前記アナログフィードバック信号に変換することを含む。前記アナログフィードバック信号は少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連する。

ΣΔ変調器及びデジタルデシメータを示す。

ΣΔ変調器の線形モデルを示す。

ΣΔ変調器の典型的な出力スペクトルを示す。

単一ビット１次ΣΔ変調器を示す。

明示的な対数ＲＭＳ−ＤＣコンバータを示す。

対数ドメイン演算に基づく暗示的な対数ＲＭＳ−ＤＣコンバータを示す。

フィードフォワード乗算を用いて実装される二乗差対数ＲＭＳ−ＤＣ変換を示す。

２つの二乗化セルを用いて実装される二乗差対数ＲＭＳ−ＤＣ変換を示す。

指数可変利得関数によって駆動されるフィードフォワード二乗化セルを用いる暗示的な対数ＲＭＳ−ＤＣ変換を示す。

２つの二乗化回路を用いるΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

フィードバックパスに（アナログ）指数関数を有するΣΔ二乗差ＲＭＳ−ＤＣコンバータを示す。

２つの二乗化セル及びデジタルデシメータを備えて実装されるΣΔ二乗差対数ＲＭＳ−ＤＣコンバータを示す。

（ａ）では２ビットＡＤＣを示す。（ｂ）では底をＢとした２ビット指数ＤＡＣを示す。

ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ伝達曲線を時間ドメインシミュレーション設定時間Ｔの関数として示す。

ΣΔ二乗差対数ＲＭＳ−ＤＣの法令適合誤差を時間ドメインシミュレーション時間Ｔの関数として示す。

ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ伝達曲線を内部ＡＤＣ量子化ステップΔの関数として示す。

ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの法令適合誤差を内部ＡＤＣ量子化ステップΔの関数として示す。

単一二乗化セルに基づくΣΔ二乗差対数ＲＭＳ−ＤＣコンバータを示す。

２つの二乗化セル（図１２）を備え、フォワードパスに単一二乗化セル（図１８）を備えた１次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータを示す。

１次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの線形化小信号モデルを示す。

１次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ（Ｋ_ｘ＝Ｋ_ｙ＝１、Ｖｏ＝Ｖｉ＝１、Ｂ＝ｅ、ω_１＝１０^６）についての小信号ＳＴＦ及びＮＴＦ周波数応答を示す。

Δ＝１Ｖ、Ｐ_ｉｎ＝−２ｄＢｍ、及びｆ_ＩＮ＝５５０ＭＨｚについての１次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ（Ｋ_ｘ＝Ｋ_ｙ、Ｖｏ＝Ｖｉ＝１Ｖ、Ｂ＝２）の出力スペクトルを示す。

Ｐ_ｉｎ＝−２ｄＢｍ、−２２ｄＢｍ、−３２ｄＢｍについての１次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ（Ｋ_ｘ＝Ｋ_ｙ、Ｖｏ＝Ｖｉ＝１Ｖ、Ｂ＝２、Δ＝１Ｖ、ｆ_ＩＮ＝５５０ＭＨｚ）の出力スペクトルを示す。

２つの二乗化セル及び周波数補償用の２つのフィードフォワードパスを用いて実装される２次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータを示す。

２次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの線形化された小信号モデルを示す。

２次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ（Ｋ_ｘ＝Ｋ_ｙ、Ｖｏ＝Ｖｉ＝１、Ｂ＝ｅ、ａ_２＝ａ_１／４、ω_１＝１０^６、ω_２＝１０^５）についての小信号ＳＴＦ及びＮＴＦ周波数応答を示す。

対数ＲＭＳ−デジタル変換用の新たなミックスドシグナルシステムを採用する例示実施例を説明する。本明細書では、この変換を「ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ」と称する。下記に、２つのマッチド二乗化回路を有するΣΔ二乗差対数ＲＭＳ−ＤＣコンバータを説明する。下記では更に、フォワードパスにある単一の二乗化回路を備えたΣΔ二乗差対数ＲＭＳ−ＤＣコンバータも説明する。ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの小信号解析を下記に説明する。高次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータも下記で論じる。

ΣΔ二乗差ＲＭＳ−ＤＣコンバータ（図１０）のアナログフィードバックパスに指数関数を含めると、このミックスドシグナルシステムがΣΔ二乗差対数ＲＭＳ−ＤＣコンバータ（図１１）に変換される。このようなシステムの最も簡単で最も堅固な実装例では、図１２に示すように、フィードバックＤＡＣとアナログ指数関数が統合されて指数ＤＡＣと呼ばれる単一の構成ブロックになる。

図１３は、図１２に示すΣΔ二乗差対数ＲＭＳ−ＤＣコンバータのアーキテクチャで用いられるＡＤＣ及びＤＡＣの一般的な伝達特性を示す。この例では、２ビット量子化が用いられる。（ａ）におけるＡＤＣでは、従来の線形アナログ−デジタル変換が等間隔量子化レベルで実施される。（正の入力範囲を有するものとして示すが、負の入力範囲も使用し得る。）（ｂ）におけるフィードバックＤＡＣでは、指数関数ｗ（ｔ）＝Ｖｏ・Ｂ^ｙ［ｋ］が実施される。ここで、ＤＡＣの底Ｂはｅ^{−Δ／Ｖｉ}に等しく、ｙ［ｋ］はデジタル的に符号化された整数であり、ｅは自然対数の底、ΔはＡＤＣ量子化ステップ、Ｖｉは図１１のアナログ指数利得の変数における正規化係数である。底Ｂが整数の場合、各指数間隔出力ＤＡＣレベルは、最良一致要素の整数比を用いて実装され得る。

完全な対数ＲＭＳ−デジタルコンバータの例示実装例が図１２に示されている。図１２では、二乗差ΣΔ変調器の後にデジタルデシメーションフィルタが置かれ、フィードフォワード積分器は極めて高いＤＣ利得を有する一般的なローパスループフィルタで表されている。変調器出力は、オーバーサンプリングされたＭビットのビットストリームであり、そのＤＣレベルは入力ＲＭＳレベルの対数に比例する。デジタルデシメータは、高周波量子化ノイズをフィルタリングして除去し、サンプリングレートを下げ、同時にコンバータの最小公称分解能でデジタルＮビットワードを生成する。

図示したΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの動作を下記に説明する。誤差信号ｅ（ｔ）は、入力の二乗ｘ（ｔ）^２とアナログフィードバック信号の二乗ｗ（ｔ）^２の差に比例する。ループフィルタの高ＤＣ利得Ａにより、低周波数で誤差信号ｅ（ｔ）がゼロにされ、誤差信号の高周波高調波がフィルタリングされて除去される。積分器出力ｕ（ｔ）は、その平均も入力信号の対数ＲＭＳレベルに比例するが、量子化器（ＭビットＡＤＣ）によってデジタル化され、指数ＭビットＤＡＣによってフィードバックされる。数学的には、コンバータの動作の説明は、
に言い換えられる。Ａが無限に近づくと、式（１９）は、
と書き換えられ得る。

対数ＲＭＳコンバータ伝達特性は、フィードバック信号の二乗ｗ（ｔ）^２がデジタル出力のＤＣレベルｙ_ＤＣの関数として表現されるとき、下記のように得ることができる。
指数関数の二乗は底の変更と等価であるので、対数ＲＭＳデジタル出力ｙ［ｋ］＝ｙ_ＤＣ＋ｑ（ｔ）は、フィードバック二乗演算の影響を受けない。したがって、１次までは、コンバータＤＣ出力は量子化誤差の二乗平均値ｑ_ＲＭＳ ^２と無関係である。ΣΔ二乗差線形ＲＭＳ−ＤＣコンバータの場合、ｑ_ＲＭＳ ^２の値はコンバータの入力換算ダイナミックレンジの理想的な下限を規定する。

ΣΔ二乗差対数ＲＭＳ−ＤＣ変換の場合、フィードバック指数関数をテイラー級数近似で置き換えると、コンバータの性能に対する量子化誤差の影響がよりよく洞察される。デジタル出力ｙ［ｋ］＝ｙ_ＤＣ＋ｑ（ｔ）が大信号優勢成分ｙ_ＤＣ及び小信号量子化誤差成分ｑ（ｔ）からなると仮定して、この指数関数の級数展開はｙ［ｋ］＝ｙ_ＤＣを中心として下記のように計算され得る。

量子化誤差ｑ（ｔ）が二乗平均値ｑ_ＲＭＳ ^２を用いるゼロ平均確率プロセスとしてモデル化される場合、（２２）を（２０）に代入すると下記となる。

入力のＲＭＳレベルＸ_ＲＭＳとデジタル出力ＤＣレベルｙ_ＤＣとを関連付ける式が、（２３）を解くことによって下記のように得られる。
式（２４）は、ｙ_ＤＣが、入力ＲＭＳレベルに量子化誤差ＲＭＳレベルｑ_ＲＭＳに反比例する係数を乗じたもののＢを底とする対数に比例していることを示す。法令適合誤差は、理想的に測定されたＲＭＳレベルとｙ_ＤＣの比によって定義される。図１２に示す対数ＲＭＳコンバータのアーキテクチャでは、ΣΔ変調器内の量子化誤差の加算による法令適合誤差（Ｌ．Ｃ．Ｅ）は下記のように与えられる。

図１４は、図１２に示すΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの伝達曲線のシミュレーション結果を示す。伝達曲線中の各出力データ点ｙ_ＲＭＳ＝Ｂ^ｙＤＣは、時間ドメインシミュレーションから得られる。ここで、シミュレーション時間Ｔは５００μｓ又は１０ｍｓである。理想的な入力ＲＭＳレベルが破線でプロットされており、ＡＤＣ／ＤＡＣパラメータは、ｆ_Ｓ＝２５ＭＨｚ、Ｂ＝２、及びΔ＝０．５Ｖである。計算されたＲＭＳデジタル出力は、対数ＲＭＳコンバータの内部設定時間がシミュレーション時間よりも短いすべての入力パワーレベルに対し、理想的な入力ＲＭＳレベルによくならっている。

図１４に基づいて、法令適合誤差は、理想的なＲＭＳ曲線をＴ＝５００μｓ及びＴ＝１０ｍｓについてシミュレーションされた伝達曲線で除算することによって計算され得る。その結果の法令適合誤差が図１５にプロットされている。比較のために、同じ内部時定数及び対数の底を有するアナログ対数ＲＭＳ二乗差コンバータ（図８）の時間ドメインシミュレーション（Ｔ＝５００μｓ及びＴ＝１０ｍｓ）から得られる法令適合誤差のプロットも示されている。定常状態の状況を実現するために必要とされる設定時間がシミュレーション時間よりも短い場合、法令適合誤差は±０．２ｄＢ未満である。

アナログ及びΣΔ対数ＲＭＳ二乗差コンバータから得られる法令適合誤差のプロットの比較から、ΣΔループ内で行われる内部量子化はコンバータの設定時間に影響を及ぼさないこともわかる。したがって、コンバータの最小ＤＣ出力、ひいてはその有用な入力換算ダイナミックレンジは、対数ＲＭＳコンバータの内部時定数及びフィードバック指数利得によって決まる。また、定常状態の状況を実現するために必要とされる最小設定時間は入力パワーレベルに反比例する。入力パワーレベルが小さすぎると、シミュレーション時間は必要とされる設定時間よりも短くなる。この場合、式（２４）は有効でなくなり、コンバータのＤＣ出力はその最小値に留まる。

ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの挙動は、異なる値の量子化ステップΔについてコンバータ伝達曲線がシミュレーションされると、よりよく洞察される。これらのシミュレーション結果が図１６にプロットされている。

量子化ステップがコンバータ出力ＤＲと比較してかなり大きくなると（例えばΔ＝１又は２ボルト）、シミュレーションされたコンバータ伝達曲線が、実際、有用な入力換算ＤＲ内で理想的な対数ＲＭＳプロットの区分的近似になることを指摘し得る。量子化ステップが小さいほど、シミュレーションされた伝達曲線が理想的な対数ＲＭＳプロットに近づく。図１７に示す法令適合誤差プロットにおいては、ΣΔ対数ＲＭＳ伝達特性の区分的特性にも留意されたい。最小ＤＣ出力レベルは、必要とされる／許容される設定時間のみによって決まる。最大ＤＣ出力レベルは、ΣΔ対数ＲＭＳコンバータの内部構成要素の飽和の関数である。

図１７に示す法令適合誤差プロットは明確な周期性を示している。シミュレーションされる各Δについての法令適合誤差のピーク値は式（２５）によって（近似的に）予測される。ただし、法令適合誤差プロットの切れ込みは、上述の数学的モデルでは予測され得ない。これらの切れ込みは、区分的対数ＲＭＳ検出器の伝達曲線が図１６に示す理想的な対数ＲＭＳプロットに等しい点に対応する。法令適合誤差は、出力対数ＲＭＳレベルがＭビット量子化器の各可能出力レベルに精確に等しい場合は常に０ｄＢ（すなわちｑ_ＲＭＳ＝０）になる。言い換えると、法令適合誤差は、あらゆる入力ＲＭＳレベルＸ_ＲＭＳ＝Ｂ^ｎΔ（ｎは整数）について０ｄＢになる。これは、図１７に見られるように、Δ＝２Ｖのとき、Ｐ_ｉｎが１３ｄＢｍ、１ｄＢｍ、−１１ｄＢｍ、−２３ｄＢｍ、又は−３５ｄＢｍになる場合である。

しかし、実際には、低入力パワーレベルでは、法令適合誤差は、ＲＭＳ−ＤＣコンバータのいかなる物理的な実装例にも存在するＤＣオフセットにも強く依存する。

ΣΔ二乗差対数ＲＭＳ／ＤＣコンバータは更に、同じ発明者らに代わって本願と同時に出願された特許出願に記載されるように、単一のフィードフォワード乗算器に基づいて実装され得る。

指数関数の二乗化は底の変更と等価であるので、「ΣΔ二乗差対数ＲＭＳ／ＤＣコンバータ」は、フォワードパスにおける単一の二乗化セル及びフィードバックパスにおける（明示的又は暗示的）指数関数を備えて実装され得る。デジタル対数ＲＭＳ検出のためのこのアーキテクチャを図１８に示す。

図１８に示されるシグマデルタ二乗差対数ＲＭＳ／ＤＣコンバータの動作は、図１２に示されるアーキテクチャに非常に類似する。ここでも、積分器出力ｕ（ｔ）は、入力信号ｘ（ｔ）及びフィードバック信号ｗ（ｔ）の関数として下記のように表現することができる。
積分器ＤＣ利得Ａが無限に近づく場合、式（２６）は下記のように書き換えられ得る。

デジタル出力ｙ［ｋ］＝ｙ_ＤＣ＋ｑ（ｔ）が大信号優勢成分ｙ_ＤＣ及び小信号量子化誤差成分ｑ（ｔ）からなると仮定すると、この指数関数の級数展開はｙ［ｋ］＝ｙ_ＤＣを中心としてそのテイラー級数近似で置き換えられ得る。

量子化誤差ｑ（ｔ）が二乗平均値ｑ_ＲＭＳ ^２を用いるゼロ平均確率プロセスとしてモデル化される場合、（２８）を（２７）に代入すると、下記となる。
式（２９）は下記のように書き換えることができる。

入力ＲＭＳレベルＸ_ＲＭＳとデジタル出力ＤＣレベルｙ_ＤＣとを関連付ける式が、（３０）を解くことによって下記のように得られる。
式（３１）は、ｙ_ＤＣが、入力ＲＭＳレベルに量子化誤差ＲＭＳレベルｑ_ＲＭＳに反比例する係数を乗じたものの√Ｂを底とする対数に比例していることを示す。図１８に示す対数ＲＭＳコンバータのアーキテクチャでは、ΣΔ変調器内の量子化誤差の加算による法令適合誤差（Ｌ．Ｃ．Ｅ）は下記のように与えられる。

ここで説明する数学的導出は、図１２及び図１８に示したシグマデルタ二乗差対数ＲＭＳ／ＤＣコンバータアーキテクチャの伝達特性が、出力ＤＲの対数圧縮に用いられる底がＢから√Ｂに変更されることを除き、同一であることを示す。

両方のアーキテクチャ間の類似性は、図１９に示す時間ドメイン（Τ＝５００μｓ）シミュレーション結果により立証される。２つの二乗化セル及び対数底Ｂ_１＝２に基づくアーキテクチャで得られる法令適合誤差プロットと、単一の二乗化セル及び対数底Ｂ_２＝４に基づくアーキテクチャで得られる法令適合誤差プロットとは、ほぼ同一である。条件Ｂ_２＝（Ｂ_１）^２及びＶ_ｏ２＝（Ｖ_ｏ１）^２が満たされる場合、この状況は常に真である。しかし、実際には、フィードフォワードＫ_ｘ（．）^２二乗化セル及びフィードバックＫ_ｙ線形利得はもはやマッチド利得セルとして実装されない可能性があるため、図１８に示したアーキテクチャは、ＤＣオフセット誤差及び温度変動の影響を一層受けやすい可能性がある。

代替実施例に従って、上記で説明しさらに下記で指数関数として説明する、フィードバックパスにおける付加的な関数は、例えば、デジタル出力信号のデジタル−アナログ変換から得られるアナログ信号の線形スケーリング以外の、事実上あらゆる線形又は非線形の数学的関数の形式とすることもできる。

常に内部量子化器の分解能の関数である、総量子化誤差二乗平均値ｑ_ＲＭＳ ^２は、ΣΔ対数ＲＭＳ−ＤＣコンバータの有用な入力換算ＤＲ内のピーク法令適合誤差を決める支配的な因子である。周波数ドメインでは、付加された量子化誤差はΣΔ変調器のＮＴＦによって整形される。ΣΔ対数ＲＭＳ−ＤＣコンバータのＳＴＦ及びＮＴＦは、二乗差ΣΔ変調器の小信号モデルに基づいて計算され得る。このような小信号モデルは、変調器の内部状態が定常状態の状況に達した後得ることができる。この状況では、非線形構成ブロック（二乗化セル及び指数フィードバック関数）は、それらの等価な小信号利得で置き換えられ得る。二乗化セル小信号利得ｋ_ｘ及びｋ_ｙは下記のように与えられる。
指数関数小信号利得ｂは、下記のように（Ｋ_ｘ＝Ｋ_ｙ）により与えられる。

図２０は、図１１及び図１２の１次ΣΔ対数ＲＭＳ−ＤＣコンバータ用の得られた線形化されたラプラスドメイン小信号モデルを示す。このモデルは、異なる入力ＲＭＳレベルｘ_ＲＭＳのそれぞれに有効である。ここで、ω_１はループフィルタ積分器のラジアン単位利得周波数であり、Ｑ（ｓ）は付加的な量子化誤差源である。フィードフォワード及びフィードバックループフィルタの伝達関数Ｌ_０（ｓ）及びＬ_１（ｓ）はそれぞれ、下記である。
フィードバックループフィルタＬ_１（ｓ）が単一極伝達関数なので、１次ΣΔ対数ＲＭＳ二乗差変調器は常に安定であり、入力パワーレベルの変動とは無関係である。変調器の定常状態のＳＴＦ及びＮＴＦは、ループフィルタの伝達関数の関数として下記のように表現され得る。

１次対数ＲＭＳ二乗差ΣΔ変調器の場合、ＮＴＦ及びＳＴＦ両方のコーナ周波数は入力パワーレベルに比例する。図２１は、幾つかの入力パワーレベル及びω_１＝１ＭＨｚについてのＳＴＦ及びＮＴＦの大きさ−周波数応答を示す。

ΣΔ線形ＲＭＳ−ＤＣコンバータと比較すると、２つの主要な差異がある。第１に、ＮＴＦコーナ周波数は、単にｘ_ＲＭＳではなくｘ_ＲＭＳ ^２に比例して変化する。第２に、ＳＴＦのＤＣ利得はｘ_ＲＭＳに反比例する。したがって、低周波ノイズ及びＤＣオフセット源の増幅を防ぐために、ΣΔ対数ＲＭＳコンバータの入力及びフロントエンド回路要素でＡＣ結合が必要とされる。

図２２は、量子化ステップΔ＝１Ｖ及び対数の底Ｂ＝２を用いる１次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの出力スペクトルを示す。６２５００点のデジタル出力が、２５ＭＨｚのサンプリング周波数（ｆ_Ｓ）及び入力パワーレベルＰ_ｉｎ＝−２ｄＢｍで、時間ドメインシミュレーションから得られた。１次ΣΔ変調器のビットストリームＦＦＴで典型的に見られる２０ｄＢ／ｄｅｃの傾きのノイズ整形及び強い音声パターンが図２２で容易に認識され得る。高周波量子化ノイズがフィルタリングされて除去された後、高分解能ナイキストレートデジタル出力が得られる。

図２３は、３つの異なる入力パワーレベル（Ｐ_ｉｎ＝−２ｄＢｍ、−２２ｄＢｍ、及び−３２ｄＢｍ）について、同じ１次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータの出力スペクトルを示す。これらのシミュレーションでは、ＮＴＦ低周波利得を低減したことの影響がより容易に判別されるように、ホワイトノイズ源を量子化器の入力に付加した。極めて低い入力パワーレベルでは、フィードバックパスの利得はほとんど何のノイズ整形もないほど小さく、出力スペクトルは平坦なパワースペクトル密度（ＰＳＤ）を示す。

単一のフィードフォワード二乗化セル（図１８）を備えて実装される１次シグマデルタ対数ＲＭＳ／ＤＣコンバータのための小信号分析は、ここに示す分析に類似する。しかし、この場合、指数関数の小信号利得は、ｂ＝ｌｎ（Ｂ）．ｘ_ＲＭＳ／２Ｖｉである。

従来のΣΔ変調器と同様に、ループフィルタの次数が増やされる場合、ΣΔ対数ＲＭＳ−ＤＣコンバータでは低周波数での量子化ノイズの減衰が大きくなり得る。一般に、Ｎ次のΣΔ二乗差対数ＲＭＳ−ＤＣコンバータは、ループフィルタ内にＮ個の積分器を含む。図２４は、２つの乗算器及び周波数補償用の２つのフィードフォワードパスを用いて実装される２次ΣΔ二乗差対数ＲＭＳ−ＤＣコンバータを示す。安定な２次ΣΔ対数ＲＭＳコンバータが、周波数補償用の、複数のフィードバックパス、又はフィードフォワードパスとフィードバックパスの組合せを用いても実装され得る。

各入力ＲＭＳレベルＸ_ＲＭＳに対し、変調器のすべての内部状態がそれらの定常状態レベルに達した後、上述した２次アーキテクチャの、ラプラスドメインにおける線形化された小信号モデル（図２５）が導出され得る。ここで、ω_１及びω_２はループフィルタ積分器のラジアン単位利得周波数であり、Ｑ（ｓ）は付加的な量子化誤差源である。ｋ＝２Ｋ_ｍβ_Ｘ ^２Ｘ_ＲＭＳ及びｂ＝ｌｎ（Ｂ）Ｘ_ＲＭＳ／Ｖ_ｉと定義される信号依存性ＡＣ利得の場合、フィードフォワード及びフィードバックループフィルタの伝達関数Ｌ_０（ｓ）及びＬ_１（ｓ）はそれぞれ、下記となる。
フィードバックループフィルタＬ_１（ｓ）は２極システムなので、２次ΣΔ対数ＲＭＳ二乗差変調器は条件付きで安定である。一般に、任意Ｎ次ΣΔ対数ＲＭＳコンバータ（Ｎ＞１）の安定な動作は、或る範囲の可能なサンプリング周波数に対して適切な、パラメータａ_ｉ及びω_ｉの大きさによって決まる。変調器の定常状態小信号ＳＴＦ及びＮＴＦは、ループフィルタ伝達関数の関数として下記のように表現され得る。

図２６は、幾つかの入力パワーレベルについてのＳＴＦ及びＮＴＦの大きさ−周波数応答を示す。

式（４２）中の２次ＮＴＦは、ＤＣにおいて追加のゼロを含む。Ｎ次ΣΔ対数ＲＭＳコンバータの主な利点は、実装されるＮＴＦがＤＣにおいてＮ個のゼロを含むことであり、これにより、ＮＴＦの低周波減衰がかなり大きくなる。ループフィルタの次数に無関係に、ＳＴＦのＤＣ利得はｘ_ＲＭＳに反比例し、低周波ノイズ及びＤＣオフセット源の増幅を防ぐために、ΣΔ対数ＲＭＳコンバータ入力及びフロントエンド回路要素でＡＣ結合が必要とされる。

Ｎ次シグマデルタ二乗差対数ＲＭＳ／ＤＣコンバータは更に、フォワードパスにおいて単一の二乗化セル（図１８）を含み、図２４に示したアーキテクチャの同じダイナミック特性を備えた、本明細書に記載のアーキテクチャに基づいて実装され得る。

シグマデルタ二乗差対数ＲＭＳ／ＤＣコンバータについての好ましい実施例を図１１、１２、１８及び２４に示した。しかし、本発明の開示に示す概念は、精密な電子的実装とは無関係であると考えられる。

上記の説明に基づいて、本願で特許請求される発明の実施例により多くの有利な特徴が得られることがわかる。これらの特徴には、内部量子化及びデジタル出力を用い、マッチド二乗化回路及び線形フィードバックＤＡＣ並びにその後に続くアナログ指数変換利得を用いて実施されるΣΔ二乗差対数ＲＭＳ−デジタルコンバータ（例えば、図１１に示すもの）、内部量子化及びデジタル出力を用い、マッチド二乗化回路及び指数フィードバックＤＡＣ（例えば、図１２に示すもの）、内部量子化及びデジタル出力を用い、フォワードパスにおける単一の二乗化回路及び指数フィードバックＤＡＣを備えて実装されるシグマデルタ二乗差対数ＲＭＳ／デジタルコンバータ（例えば、図１８に示すもの）、内部量子化及びデジタル出力を用い、フォワードパスにおける単一の二乗化回路及び線形フィードバックＤＡＣ並びにその後に続くアナログ指数変換利得を備えて実装されるシグマデルタ二乗差対数ＲＭＳ／デジタルコンバータ、及びＮ個の積分器を有するループフィルタを中心に構築され、複数のフィードフォワード及び／又はフィードバックパスによって安定化されるＮ次ΣΔ二乗差ＲＭＳ−デジタルコンバータ（例えば、図２４に示すもの）が含まれるが、これらに限定されるものではない。

当業者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。

Claims (20)

1. シグマ−デルタ二乗差ＲＭＳ／ＤＣコンバータを含む装置であって、
   アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも１つの信号構成要素を含む結果のアナログ信号を提供することにより前記アナログ入力信号及び前記アナログフィードバック信号に応答するアナログ信号乗算及び組み合わせ回路要素、
   前記アナログ信号乗算及び組み合わせ回路要素に結合され、且つフィルタされたアナログ信号を提供することにより前記結果のアナログ信号に応答するアナログ信号フィルタ回路要素、
   前記アナログ信号フィルタ回路要素に結合され、且つ関連するデジタル出力信号を提供することにより前記フィルタされたアナログ信号に応答するアナログデジタル変換（ＡＤＣ）回路要素、及び
   前記ＡＤＣ回路要素と前記アナログ信号乗算及び組み合わせ回路要素との間に結合され、且つ前記アナログフィードバック信号を提供することにより前記デジタル出力信号に応答するフィードバック信号変換回路要素であって、前記アナログフィードバック信号が、少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連する、前記フィードバック信号変換回路要素、
   を含む、装置。
2. 請求項１に記載の装置であって、前記少なくとも一つの定義された非線形関数が二乗関数及び指数関数を含む、装置。
3. 請求項１に記載の装置であって、前記少なくとも一つの定義された非線形関数が指数関数を含む、装置。
4. 請求項１に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、
   アナログ積信号を提供することにより前記アナログ入力信号に応答するアナログ信号乗算回路要素、及び
   前記アナログ信号乗算回路要素に結合され、且つ前記結果のアナログ信号を提供することにより前記アナログ積信号及び前記アナログフィードバック信号に応答するアナログ信号組み合わせ回路要素、
   を含む、装置。
5. 請求項４に記載の装置であって、前記アナログ信号乗算回路要素が信号二乗化回路要素を含む、装置。
6. 請求項１に記載の装置であって、前記フィードバック信号変換回路要素が、
   前記ＡＤＣ回路要素に結合され、且つ中間アナログ信号を提供することにより前記デジタル出力信号に応答するデジタルアナログ変換（ＤＡＣ）回路要素、及び
   前記ＤＡＣ回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素、
   を含む、装置。
7. 請求項６に記載の装置であって、前記非線形信号変換回路要素が、
   前記ＤＡＣ回路要素に結合され、且つ第１の定義された非線形関数に従って前記デジタル出力信号に関連する変換された信号を提供することにより前記中間アナログ信号に応答する第１の非線形信号変換回路、及び
   前記第１の非線形信号変換回路に結合され、且つ前記アナログフィードバック信号を提供することにより前記変換された信号に応答する第２の非線形信号変換回路であって、前記アナログフィードバック信号が、第２の定義された非線形関数に従って前記中間アナログ信号に関連する、前記第２の非線形信号変換回路、
   を含む、装置。
8. 請求項７に記載の装置であって、前記第２の非線形信号変換回路が信号二乗化回路要素を含む、装置。
9. 請求項１に記載の装置であって、前記フィードバック信号変換回路要素が、
   前記ＡＤＣ回路要素に結合され、且つ第１の定義された非線形関数に従って前記デジタル出力信号に関連する中間アナログ信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換（ＤＡＣ）回路要素、及び
   前記非線形ＤＡＣ回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素であって、前記アナログフィードバック信号が、第２の定義された非線形関数に従って前記中間アナログ信号に関連する、前記非線形信号変換回路要素、
   を含む、装置。
10. 請求項１に記載の装置であって、前記フィードバック信号変換回路要素が、前記ＡＤＣ回路要素に結合され、前記アナログフィードバック信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換（ＤＡＣ）回路要素を含む、装置。
11. 請求項１に記載の装置であって、前記アナログ信号フィルタ回路要素が、
    前記アナログ信号乗算回路要素に結合され、且つ第１の中間信号を提供することにより前記アナログ積信号に応答する第１のフィルタ回路要素、
    前記第１のフィルタ回路要素に結合され、且つ第２の中間信号を提供することにより前記第１の中間信号に応答する第２のフィルタ回路要素、
    前記第１のフィルタ回路要素に結合され、且つ第３の中間信号を提供することにより前記第１の中間信号に応答する増幅器回路要素、及び
    前記第２のフィルタ回路要素及び前記増幅器回路要素に結合され、且つ前記フィルタされたアナログ信号を提供することにより前記第２及び第３の中間信号に応答する第２のアナログ信号組み合わせ回路要素、
    を含む、装置。
12. 請求項１１に記載の装置であって、前記少なくとも一つの定義された非線形関数が二乗関数及び指数関数を含む、装置。
13. 請求項１１に記載の装置であって、前記少なくとも一つの定義された非線形関数が指数関数を含む、装置。
14. 請求項１１に記載の装置であって、前記アナログ信号乗算及び組み合わせ回路要素が、
    アナログ積信号を提供することにより前記アナログ入力信号に応答するアナログ信号乗算回路要素、及び
    前記アナログ信号乗算回路要素に結合され、且つ前記結果のアナログ信号を提供することによりに応答するアナログ信号組み合わせ回路要素、
    を含む、装置。
15. 請求項１１に記載の装置であって、前記フィードバック信号変換回路要素が、
    前記ＡＤＣ回路要素に結合され、且つ中間アナログ信号を提供することにより前記デジタル出力信号に応答するデジタルアナログ変換（ＤＡＣ）回路要素、及び
    前記ＤＡＣ回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素、
    を含む、装置。
16. 請求項１５に記載の装置であって、前記非線形信号変換回路要素が、
    前記ＤＡＣ回路要素に結合され、且つ第１の定義された非線形関数に従って前記デジタル出力信号に関連する変換された信号を提供することにより前記中間アナログ信号に応答する第１の非線形信号変換回路、及び
    前記第１の非線形信号変換回路に結合され、且つ前記アナログフィードバック信号を提供することにより前記変換された信号に応答する第２の非線形信号変換回路であって、前記アナログフィードバック信号が、第２の定義された非線形関数に従って前記中間アナログ信号に関連する、前記第２の非線形信号変換回路、
    を含む、装置。
17. 請求項１１に記載の装置であって、前記フィードバック信号変換回路要素が、
    前記ＡＤＣ回路要素に結合され、且つ第１の定義された非線形関数に従って前記デジタル出力信号に関連する中間アナログ信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換（ＤＡＣ）回路要素、及び
    前記非線形ＤＡＣ回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記中間アナログ信号に応答する非線形信号変換回路要素であって、前記アナログフィードバック信号が、第２の定義された非線形関数に従って前記中間アナログ信号に関連する、前記非線形信号変換回路要素、
    を含む、装置。
18. 請求項１１に記載の装置であって、前記フィードバック信号変換回路要素が、前記ＡＤＣ回路要素に結合され、且つ前記アナログフィードバック信号を提供することにより前記デジタル出力信号に応答する非線形デジタルアナログ変換（ＤＡＣ）回路要素を含む、装置。
19. シグマ−デルタ二乗差ＲＭＳ／ＤＣコンバータを含む装置であって、
    アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも１つの信号構成要素を含む結果のアナログ信号を提供するため前記アナログ入力信号及び前記アナログフィードバック信号を乗算するため及び組み合わせるためのアナログ信号乗算器及び組み合わせ器手段、
    フィルタされたアナログ信号を提供するため前記結果のアナログ信号をフィルタするためのアナログ信号フィルタ手段、
    前記フィルタされたアナログ信号を関連するデジタル出力信号に変換するためのアナログデジタルコンバータ（ＡＤＣ）手段、及び
    前記デジタル出力信号を前記アナログフィードバック信号に変換するための信号コンバータ手段であって、前記アナログフィードバック信号が少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連する、前記信号コンバータ手段、
    を含む、装置。
20. シグマ−デルタ二乗差ＲＭＳ／ＤＣ変換を実行するための方法であって、
    アナログ入力信号及びアナログフィードバック信号の二乗の間の差に対応する少なくとも１つの信号構成要素を含む結果のアナログ信号を提供するため前記アナログ入力信号及び前記アナログフィードバック信号を乗算及び組み合わせること、
    フィルタされたを提供するためアナログ信号前記結果のアナログ信号をフィルタすること、
    前記フィルタされたアナログ信号を関連するデジタル出力信号に変換すること、及び
    前記デジタル出力信号を前記アナログフィードバック信号に変換することであって、前記アナログフィードバック信号が少なくとも一つの定義された非線形関数に従って前記デジタル出力信号に関連すること、
    を含む、方法。