JP2001505038A - 利得精度を改善したシグマ―デルタ変調器 - Google Patents

Abstract

(57)【要約】 シグマ−デルタ変調器では、入力回路網の利得段（２０）と、帰還回路網の利得段（２２）とを規則的に入れ替える（“チョッパする”）。これにより２つの利得段間の差異を平均化して、システムの利得を正確に規定する。２つの利得段間の利得の差をチョッピング周波数で変調させる。このチョッピング周波数は関連する重要な周波数帯域以外の周波数とすることができる。さらに、完全に差動式の回路を用いることによって、チョッピングは、２つの利得段のオフセット及びフリッカーノイズがチョッピング周波数に対して変調されるように行なうことができる。

Description

【発明の詳細な説明】 利得精度を改善したシグマ−デルタ変調器 本発明は、アナログ入力信号をディジタル出力信号に変換するシグマ−デルタ 変調器であって： − アナログ入力信号に応答して増幅入力信号を供給する第１利得段を具えてい る入力回路網と； − 前記増幅入力信号と増幅帰還信号との比較結果に応答して差信号を供給する 手段と； − 前記差信号をろ波し且つろ波した差信号を供給するフィルタリング手段と； − 前記ろ波した差信号をサンプリングすると共に量子化し、且つディジタル出 力信号を供給する出力端子を有している手段と； − 前記ディジタル出力信号をアナログ帰還信号に変換するディジタル−アナロ グ変換器及び前記アナログ帰還信号に応答して前記増幅帰還信号を供給する第２ 利得段を具えている帰還回路網と； を具えているシグマ−デルタ変調器に関するものである。 斯種のシグマ−デルタ変調器は既知であり、１９９４年にKluwer Academic出 版社により出版されたRudy van de Plasse著による“Integrated analog-to-dig ital and digital-to-analog converters”の第１１章に記載されている。シグ マ−デルタ変調技法は、アナログ入力信号を低分解能で高量子化ノイズを有する 量子化手段によってオーバサンプリングして高分解能で、しかも低量子化ノイズ のディジタル出力信号に変換する技法である。ディジタル信号は同じ低分解能の ディジタル−アナログ変換器によってアナログ帰還信号に再変換され、且つ減算 段にてアナログ入力信号から差し引かれる。これら２つの信号の差をアナログル ープフィルタにてろ波して、量子化手段へ供給する。アナログ信号のベースバン ド周波数に対して十分に高いループ利得を用いることによって、ディジタル出力 信号におけるベースバンド内の量子化ノイズを、このベースバンド以上の量子化 ノイズが高くなることは犠牲にして、低くするようにする。しかし、ディジタル フ ィルタ技法により、ベースバンド以上のノイズは、例えばオーバサンプリングし たＳＤＭディジタル出力信号を所望な低いサンプリング速度にて高い分解能の（ ビット数が多い）ディジタル信号に変換するデシメーティングフィルタによって 有効に抑圧することができる。 図１はＳＤＭのブロック図を示す。アナログ入力信号Ｘは入力回路網にて増幅 又はバッファされ、この入力回路網の利得を、利得がａの第１利得段によって示 してある。アナログ帰還信号が入力信号から差し引かれ、この差が低域ループフ ィルタＧ（ｆ）にてろ波されて、サンプリング速度ｆ_sにてサンプリングされ、 且つ量子化器Ｑによって量子化される。量子化器の分解能は１ビット又は多ビッ トとすることができる。帰還回路網では、ディジタル出力信号Ｙ_sが量子化器Ｑ と同じ分解能を有するディジタル−アナログ変換器ＤＡＣによってアナログ帰還 信号に再変換される。帰還回路網のアナログ利得を、利得がｄの第２利得段とし て示してある。後に示すように、低周波入力（即ち、サンプリング速度ｆ_sより も遥かに小さい周波数）の場合には、信号利得がａ／ｄとなる。量子化ノイズは ループフィルタ特性Ｇ（ｆ）の逆数によって“整形”される。 或る用途、例えば楽器のような用途にとっては、ＳＤＭの正確な利得ａ／ｄが 重要である。しかし、利得段ａとｄの利得の不整合により、総合利得が正確でな くなり、所望値からずれてしまい、これらの利得が互いに異なる或るオフセット を含むことになるため、差信号がオフセット及びひずみを有することになる。 本発明の目的は、精度を改善したＳＤＭを提供することにある。このために、 本発明は冒頭にて述べたようなシグマ−デルタ変調器において、当該シグマ−デ ルタ変調器がさらに： − 前記第１利得段と前記第２利得段とを規則的に入れ替える交換手段； を具えていることを特徴とする。 第１利得段ａと第２利得段ｄとを規則的に入れ換える（“チョッピング”）こ とにより、双方の利得段の差異及び不整合もチョッピング周波数で変調される。 双方の利得段の実効値がａとｄとの平均値となるため、ＳＤＭの利得が正確に単 位利得となる。チョッピング周波数で差信号に高周波のリプルが存在するが、チ ョッピング周波数は当面の関連する周波数帯域以外の周波数に選定することがで きるため、このようなリプルは無効なものとなる。 完全に差動式の回路を用いることにより、好ましくは第１及び第２利得段に差 動トランスコンダクタを用いることにより、さらに改善することができる。この 場合の入力信号と帰還信号との減算は、トランスコンダクタの互いに反対の差動 出力信号を相互接続することによって簡単に行なうことができる。 本発明の上述した特徴及び他の特徴及び利点を添付図面を参照して実施例につ き説明して明らかにするに、ここに： 図１は従来のシグマ−デルタ変調器の回路図であり； 図２は図１のシグマ−デルタ変調器のリニアモデルの回路図であり； 図３は入力回路網及び帰還回路網に完全に差動式のトランスコンダクタを用い る従来のシグマ−デルタ変調器の回路図であり； 図４は本発明によるシグマ−デルタ変調器の第１実施例の回路図であり； 図５は本発明によるシグマ−デルタ変調器の第２実施例の回路図であり； 図６は本発明によるシグマ−デルタ変調器の第３実施例の一部を示す回路図で ある。 図面及び好適実施例の説明では、同じか、又は極めて似ているものに同様な参 照記号を用いている。 図１は通常のシグマ−デルタ変調器（ＳＤＭ）の回路図を示す。アナログ入力 信号Ｘは入力回路網にて増幅されるか、又はバッファされ、この入力回路網の利 得を利得がａの第１利得段２によって示してある。減算器４では、増幅又はバッ ファされた入力信号からアナログ帰還信号が差し引かれ、その差が伝達特性Ｇ（ ｆ）を有する低域ループフィルタ６にてろ波されて、サンプリング回路８により サンプリング速度ｆ_sにてサンプリングされてから、１ビット又は多ビット分解 能を有する量子化器１０によって量子化されて、ディジタル出力信号Ｙ_sとして 出力される。帰還回路網では、ディジタル出力信号Ｙ_sが量子化器１０と同じ分 解能を有するディジタル−アナログ変換器（ＤＡＣ）１２によってアナログ帰還 信号に再変換される。帰還回路網のアナログ利得を、利得がｄの第２利得段１４ として示してある。 図１のＳＤＭは通常図２に示すようにモデル化される。１ビット又は多ビット の分解能を有することができる量子化器１０は、利得がｃの利得段１６と相加性 のホワイトノイズ源Ｎ_sとによってモデル化される。帰還ＤＡＣ１２はホールド 段１８及び利得がｄの利得段１４としてモデル化することができる。なお、図２ のシステムは混合連続‐時間／離散‐時間システムである。離散‐時間信号をデ ィジタル出力信号Ｙ_s及び相加性ノイズＮ_sのように指数Ｓにて示してある。サン プリング回路８は連続‐時間域からの入力信号を離散‐時間域の信号に変換する 。サンプリング回路の出力信号の周波数スペクトルはサンプリング周波数で繰り 返す。ホールド段１８の保持機能は、離散‐時間域からの入力信号を連続‐時間 域の信号に変換する。周波数域における保持機能をsincフィルタＧ_H（f）によっ て示してあり、このフィルタはサンプリング周波数ｆ_sの多数倍の個所にノッチ を有する低域通過特性を有する。図２のＳＤＭのディジタル出力信号Ｙ_sは次の ように表わすことができる。 低周波に対して、保持機能Ｇ_H（f）はほぼ単位利得を呈し、しかもループフィル タＧ（f）が低域フィルタであるため、ｃｄＧ(f)＞＞１であるから、式（１）は 次のように単純化される。 低周波入力、即ちサンプリング速度ｆ_sよりも遥かに小さい周波数に対しては、 信号利得がａ／ｄとなる。ノイズはループフィルタ特性Ｇ(f)の逆数によって「 整形」される。 幾つかの用途、例えば楽器の用途にとっては、ＳＤＭの正確な利得ａ／ｄが重 要である。実際上シリコンで実現するのに利得ａとｄの最適な整合を得るために は、ａをｄの整数倍としてか、又はその逆として選定するのが賢明である。 図３は、第１利得段２及び第２利得段１４を共に等しい相互コンダクタンスＧ_m を有する完全に差動式の入力トランスコンダクタ２０と、完全に差動式の帰還 トランスコンダクタ２２とで実現して、ＳＤＭの信号利得が単位利得となるよう にする具体例を示す。トランスコンダクタ２０は正の入力端子３６及び負の入力 端子３８と、正の出力端子２４及び負の出力端子２６とを有しており、トランス コンダクタ２２は正の入力端子４０、負の入力端子４２、正の出力端子２８及び 負の出力端子３０を有している。この場合のアナログ入力信号と帰還信号との減 算は、第１ノード３２にて、入力トランスコンダクタ２０の正の出力端子２４を 帰還トランスコンダクタ２２の負の出力端子３０に相互接続し、且つ第２ノード ３４にて、入力トランスコンダクタ２０の負の出力端子２６を帰還トランスコン ダクタ２２の正の出力端子２８に相互接続することにより簡単に行なうことがで きる。これにより得られる第１及び第２ノード３２及び３４を経て流れる差電流 がループフィルタ６の入力電流を成し、この入力電流は次のように表わされる。 ここに、Ｖ_inは入力トランスコンダクタ２０の差動入力端子３６と３８における 差分アナログ入力信号であり、Ｖ_DACは帰還トランスコンダクタ２２の差動入力 端子４０と４２における差分帰還信号である。 トランスコンダクタ２０と２２の不整合のために、利得が単位利得からずれた りする。これらの利得は互いに異なる所定のオフセットも含むため、差電流Ｉ_{in ,ftr} がオフセット及び偶数調波のひずみを有することになる。さらに、トランス コンダクタ２０と２２との非対称性は、入力トランスコンダクタ２０がシングル エンデッドの入力端子を有し（他方の入力端子は基準電圧に接続される）、これ に対し、帰還トランスコンダクタ２２がそれとは違った方法で用いられる場合に も導入される。これによってもオフセット及び偶数調波ひずみが生成される。 図４は図３と同じＳＤＭの構成を示すが、これにはスイッチング回路４４を拡 張させてある。このスイッチング回路４４は、差分入力電圧Ｖ_inを受電する正の 入力端子４６及び負の入力端子４８と、入力トランスコンダクタ２０の正の入力 端子３６及び負の入力端子３８にそれぞれ接続される出力端子５０及び５２とを 有している。スイッチング回路４４はさらに、差分帰還電圧Ｖ_DACを受電するた めの正の入力端子５４及び負の入力端子５６と、帰還トランスコンダクタ２２の 正の入力端子４０及び負の入力端子４２にそれぞれ接続される出力端子５８及び ６０とを有している。 トランスコンダクタ２０と２２をスイッチング回路又はチョッパ４４により規 則的に入れ替える（“チョッピング”）ことにより、両トランスコンダクタ間の 差をチョッピング周波数で変調させる。双方のトランスコンダクタの相互コンダ クタンスの実効値が平均値‐Ｇ_m,a及びＧ_m,bとなるため、ＳＤＭの利得が正確に 単位利得となる。差分電流Ｉ_in,ftrに（チョッピング周波数にて）高周波のリプ ルがあっても、チョッピング周波数を当面の関連する周波数帯域以外の周波数に 選定して、斯かるリプルを無効なものとすることができる。減算を行なう必要が あるから、トランスコンダクタ２０及び２２の出力端子は図３に示したと同じよ うに交差結合させる。 差分電流Ｉ_in,ftrの正しい位相を維持するために、チョッピングは次のように 行わなければならない。 − チョッピングクロック周期の第１半部の期間中は、正の入力端子４６が出力 端子５０に接続され、負の入力端子４８が出力端子５２に接続され、正の入力 端子５４が出力端子５８に接続され、且つ負の入力端子５６が出力端子６０に 接続されるようにする。 − チョッピングクロック周期の第２半部の期間中には、正の入力端子４６が出 力端子６０に接続され、負の入力端子４８が出力端子５８に接続され、正の入 力端子５４が出力端子５２に接続され、且つ負の入力端子５６が出力端子５０ に接続されるようにする。 オフセット及び偶数調波ひずみ並びにフリッカーノイズを低減させるために、 チョッピングプロセスはノード３２及び３４とループフィルタ６の入力端子６４ 及び６６との間に第２チョッパ６２を付加することによって拡張させることがで きる。これを図５に示してある。第２チョッパ６２はトランスコンダクタ２０及 び２２の減算出力信号を入れ替える。差分電流Ｉ_in,ftrの正しい位相を維持する ために、この場合には、チョッピングを次のように行わなければならない。 − チョッピングクロック周期の第１半部の期間中は、正の入力端子４６が出力 端子５０に接続され、負の入力端子４８が出力端子５２に接続され、正の入力 端子５４が出力端子５８に接続され、且つ負の入力端子５６が出力端子６０に 接続され、さらに、第２チョッパ６２によって、第１ノード３２が入力端子６ ４に接続され、且つ第２ノード３４が入力端子６６に接続されるようにする。 − チョッピングクロック周期の第２半部の期間中には、正の入力端子４６が出 力端子５８に接続され、負の入力端子４８が出力端子６０に接続され、正の入 力端子５４が出力端子５０に接続され、且つ負の入力端子５６が出力端子５２ に接続され、さらに、第２チョッパ６２によって、第１ノード３２が入力端子 ６６に接続され、且つ第２ノード３４が入力端子６４に接続されるようにする 。 帰還トランスコンダクタ２２に並列に、同じ相互コンダクタンスＧ_mを有する １個以上のトランスコンダクタをさらに付加することによって、単位利得以外の 総合利得を得ることができる。図６は第２の帰還トランスコンダクタ６８を付加 した例を示す。トランスコンダクタ２２と６８の対応する出力端子を相互接続す るため、帰還回路網での総合相互コンダクタンスは２Ｇ_mとなる。両トランスコ ンダクタ２２及び６８はＤＡＣ１２から差分帰還電圧Ｖ_DACを受電する。スイッ チング回路４４は差分帰還電圧Ｖ_DACに接続される別の組の正及び負の入力端子 と、第２帰還トランスコンダクタ６８の入力端子に接続される別の組の出力端子 とで拡張される。この際、チョッピング期間は、３つのトランスコンダクタ２０ ，２２及び６８が循環的に入れ替わる３つの期間に分けられる。入力トランスコ ンダクタ２０に並列に１個以上のトランスコンダクタを加えることができる。

Claims (1)

1. 【特許請求の範囲】 1. アナログ入力信号をディジタル出力信号に変換するシグマ−デルタ変調器で あって： − アナログ入力信号に応答して増幅入力信号を供給する第１利得段（２；２ ０）を具えている入力回路網と； − 前記増幅入力信号と増幅帰還信号との比較結果に応答して差信号を供給す る手段（４）と； − 前記差信号をろ波し且つろ波した差信号を供給するフィルタリング手段（ ６）と； − 前記ろ波した差信号をサンプリングすると共に量子化し、且つディジタル 出力信号を供給する出力端子を有している手段（８，１０）と； − 前記ディジタル出力信号をアナログ帰還信号に変換するディジタル−アナ ログ変換器（１２）及び前記アナログ帰還信号に応答して前記増幅帰還信号を 供給する第２利得段（１４；２２）を具えている帰還回路網と； を具えているシグマ−デルタ変調器において、当該シグマ−デルタ変調器がさ らに： − 前記第１利得段（２；２０）と前記第２利得段（１４；２２）とを規則的 に入れ替える交換手段（４４）； を具えていることを特徴とするシグマ−デルタ変調器。 2. 前記変換手段が、アナログ入力信号及び増幅帰還信号を受信する入力端子（ ４６，４８；５４，５６）を有すると共に前記第１（２０）及び第２利得段（ ２２）の各入力端子（３６，３８：４０，４２）に結合されて、これらの各入 力端子にアナログ入力信号及び増幅帰還信号を規則的に入れ替えて供給する出 力端子（５０，５２；５８，６０）を有している第１スイッチング手段（４４ ）を具えていることを特徴とする請求の範囲１に記載のシグマ−デルタ変調器 。 ３．前記第１及び第２利得段（２０，２２）が、反転出力端子及び非反転出力端 子を有する差動トランスコンダクタを具え、前記第１利得段（２０）の反転出 力端子（２６）と、前記第２利得段（２２）の非反転出力端子（２８）とを第 １ノード（３２）にて相互接続して、第１減算信号を前記フィルタリング手段 （６）に供給し、且つ前記第１利得段（２０）の非反転出力端子と、前記第２ 利得段（２２）の反転出力端子（３０）とを第２ノード（３４）にて相互接続 して、第２減算信号を前記フィルタリング手段（６）に供給するようにしたこ とを特徴とする請求の範囲１又は２に記載のシグマ−デルタ変調器。 4. 前記第１減算信号と、前記第２減算信号とを入れ替える第２スイッチング手 段（６２）も具えていることを特徴とする請求の範囲３に記載のシグマ−デル タ変調器。