JP2017153051A - インクリメンタル型デルタシグマ変調器、変調方法、およびインクリメンタル型デルタシグマａｄ変換器 - Google Patents

Abstract

【課題】インクリメンタル型デルタシグマ変調器のオフセット誤差を低減させる。【解決手段】アナログ積分器を有し、アナログ入力信号を積分するアナログ積分部と、アナログ積分部の積分結果に応じた変調信号を出力する変調処理部とを備え、アナログ積分器は、正側入力端子および負側入力端子に入力される信号を増幅して出力するアナログ増幅器と、アナログ積分器の第１入力端子を正側入力端子に接続しアナログ積分器の第２入力端子を負側入力端子に接続する第１接続状態とするか、第１入力端子を負側入力端子に接続し第２入力端子を正側入力端子に接続する第２接続状態とするかを、チョッパパターンに応じて切り換える入力切換スイッチとを有するインクリメンタル型デルタシグマ変調器、変調方法、およびインクリメンタル型デルタシグマＡＤ変換器を提供する。【選択図】図５

Description

本発明は、インクリメンタル型デルタシグマ変調器、変調方法、およびインクリメンタル型デルタシグマＡＤ変換器に関する。

従来、複数の積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１参照）。
特許文献１ 国際公開第２０１３／１３６６７６号

このようなインクリメンタル型デルタシグマ変調器およびＡＤ変換器に設けられる複数の積分回路をオペアンプ等の増幅器で構成すると、当該増幅器のオフセット誤差が出力信号に重畳されてしまうことがあった。

本発明の第１の態様においては、アナログ積分器を有し、アナログ入力信号を積分するアナログ積分部と、アナログ積分部の積分結果に応じた変調信号を出力する変調処理部とを備え、アナログ積分器は、正側入力端子および負側入力端子に入力される信号を増幅して出力するアナログ増幅器と、アナログ積分器の第１入力端子を正側入力端子に接続しアナログ積分器の第２入力端子を負側入力端子に接続する第１接続状態とするか、第１入力端子を負側入力端子に接続し第２入力端子を正側入力端子に接続する第２接続状態とするかを、チョッパパターンに応じて切り換える入力切換スイッチとを有するインクリメンタル型デルタシグマ変調器、変調方法、およびインクリメンタル型デルタシグマＡＤ変換器を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の構成例を示す。 本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１５０の構成例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の各部における信号波形の一例を示す。 本実施形態に係るチョッパパターンによる制御を実行するアナログ積分部１３０の構成例を示す。 本実施形態に係るチョッパパターン発生部３７０が発生するチョッパパターンの一例を示す。 本実施形態に係るアナログ積分部１３０が、第１接続状態および第２接続状態を交互に繰り返した場合の重みの合計値の一例を示す。 本実施形態に係るチョッパパターン発生部３７０が発生するチョッパパターンの第１例を示す。 本実施形態に係るチョッパパターン発生部３７０が発生するチョッパパターンの第２例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。インクリメンタル型デルタシグマＡＤ変換器１００は、デジタル信号を出力する前に内部をリセットしつつ、入力するアナログ信号をデジタル信号に変換する。インクリメンタル型デルタシグマＡＤ変換器１００は、サンプルホールド部１１０と、加算部１２０と、アナログ積分部１３０と、変調処理部１４０と、ＤＡ変換部１５０と、デジタル演算部１６０と、リセット部１７０と、を備える。

サンプルホールド部１１０は、入力するアナログ信号の振幅値をサンプリングして、サンプリングした値を保持（ホールド）する。サンプルホールド部１１０は、クロック信号等に同期したサンプリングクロック信号を用いて、サンプリングおよびホールドを繰り返す。ここで、サンプリングクロック信号の周波数は、入力信号の周波数と比較して数倍から数十倍程度以上の周波数であることが望ましく、この場合、サンプルホールド部１１０は、入力するアナログ信号をオーバーサンプリングすることになる。なお、サンプリングクロック信号は、クロック信号の分周信号でよく、この場合、分周比が数分の１から数百分の１程度でよい。なお、このようなクロック信号およびサンプリングクロック信号は、当該インクリメンタル型デルタシグマＡＤ変換器１００の内部または外部に設けられたクロック信号発生部等で発生し、当該インクリメンタル型デルタシグマＡＤ変換器１００の内部の各部に供給される。

図１は、サンプルホールド部１１０が入力するアナログ信号ＡＩＮをサンプリングし、ホールドした値ＡＩＮ'を出力する例を示す。サンプルホールド部１１０は、ホールドした値ＡＩＮ'を加算部１２０に出力する。

加算部１２０は、サンプルホールド部１１０の出力に、インクリメンタル型デルタシグマＡＤ変換器１００のフィードバック信号を加算する。加算部１２０は、例えば、サンプルホールド部１１０から差動信号を受け取り、当該差動信号の正側の信号および負側の信号に、それぞれ符号の異なるフィードバック信号を加算する。加算部１２０は、加算結果をアナログ積分部１３０に供給する。

アナログ積分部１３０は、アナログ積分器を有し、アナログ入力信号を積分する。アナログ積分部１３０は、複数のアナログ積分器を有してよい。アナログ積分部１３０は、積分した結果を変調処理部１４０に供給する。

変調処理部１４０は、アナログ積分部１３０の積分結果に応じた変調信号を出力する。変調処理部１４０は、アナログ積分部の積分結果を量子化する量子化器を有し、積分結果に応じたビットストリームを変調信号ＭＯＤ０として出力する。なお、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号の振幅値に比例または略一致するデジタル値となる。

即ち、インクリメンタル型デルタシグマＡＤ変換器１００は、アナログ入力信号を一定の変換サイクル毎にデジタル値へ変換し、変調処理部１４０は、１変換サイクル毎にアナログ入力信号に対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、アナログ信号はデジタル値へ変換され、１変換サイクルに対するサンプリング数をオーバーサンプリング比とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比に等しくなる。

例えば、インクリメンタル型デルタシグマＡＤ変換器１００のオーバーサンプリング比が６０の場合、変調処理部１４０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。変調処理部１４０は、クロック信号と同期して変調信号ＭＯＤ０を出力してよい。変調処理部１４０は、変調信号ＭＯＤ０をＤＡ変換部１５０およびデジタル演算部１６０に供給する。

ＤＡ変換部１５０は、変調処理部１４０が有する量子化器の出力をＤＡ変換し、アナログ積分部１３０にフィードバックする。ＤＡ変換部１５０は、変調処理部１４０が出力するデジタル信号であるビットストリームを、対応するアナログ信号に変換し、変換したアナログ信号をフィードバック信号として加算部１２０へと供給する。ＤＡ変換部１５０は、クロック信号と同期してアナログ信号に変換してよい。ＤＡ変換部１５０は、一例として、加算部１２０において基準電圧がサンプルホールド部１１０の出力に加算または減算されるように、デジタルコードに応じて正または負の基準電圧に対応するアナログ信号に変換する。

デジタル演算部１６０は、変調処理部１４０から変調信号を受け取り、変調信号を積算してデジタル値を出力する。デジタル演算部１６０は、一例として、デジタル積分部を有し、当該デジタル積分部がデジタルコードを積算して対応するデジタル値を演算してよい。また、デジタル演算部１６０は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。デジタル演算部１６０は、クロック信号と同期してデジタル値を演算してよい。

デジタル演算部１６０は、一例として、ローパスフィルタを有し、変調処理部１４０で発生する量子化ノイズを低減させる。また、デジタル演算部１６０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタル演算部１６０は、演算結果のデジタル値を当該インクリメンタル型デルタシグマＡＤ変換器１００の変換結果ＤＯＵＴとして出力する。

リセット部１７０は、アナログ積分部１３０が保持する積分値をリセットする。リセット部１７０は、デジタル演算部１６０のデジタル積分部を更にリセットしてもよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変換器１００がデジタル値へ変換する毎に、アナログ積分部１３０およびデジタル演算部１６０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル毎に、アナログ積分部１３０およびデジタル演算部１６０にリセット信号を供給してそれぞれリセットする。

以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、リセット部１７０によるアナログ積分部１３０およびデジタル演算部１６０のリセットと、入力するアナログ信号のデジタル値への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１００は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。

また、図１のインクリメンタル型デルタシグマＡＤ変換器１００において、デジタル演算部１６０を除く部分は、インクリメンタル型デルタシグマ変調器１０の一例である。なお、インクリメンタル型デルタシグマ変調器１０は、サンプルホールド部１１０およびデジタル演算部１６０を除く部分であってもよい。本実施形態において、インクリメンタル型デルタシグマ変調器１０は、サンプルホールド部１１０、加算部１２０、アナログ積分部１３０、変調処理部１４０、ＤＡ変換部１５０、およびリセット部１７０を備えるものとする。

以上のインクリメンタル型デルタシグマＡＤ変換器１００について、より詳細な構成例について次に説明する。図２は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の構成例を示す。図２は、インクリメンタル型デルタシグマＡＤ変換器１００が、入力するアナログ信号ＡＩＮをデジタル値ＤＯＵＴに変換する例を示す。なお、アナログ信号ＡＩＮは、正側信号ＡＩＮＰおよび負側信号ＡＩＮＮによる差動信号で入力する例を示す。

図２に示すインクリメンタル型デルタシグマＡＤ変換器１００は、図１に示されたアナログ積分部１３０のより詳細な構成例を示す。また、図２に示すインクリメンタル型デルタシグマＡＤ変換器１００は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０を更に備える。なお、サンプルホールド部１１０およびＤＡ変換部１５０については、後に述べるのでここでは省略する。

アナログ積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。図２に示すアナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を有する例を示す。また、アナログ積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。

また、図２は、３つのアナログ積分器が、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。

アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図２は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣ_ｉ１ｐ、負側帰還キャパシタＣ_ｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣ_ｉ２ｐ、負側帰還キャパシタＣ_ｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣ_ｉ３ｐ、負側帰還キャパシタＣ_ｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。

アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅して出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図２は、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図２において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。

帰還キャパシタは、サンプルホールド部１１０がホールドした電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、第１クロックにおいて正側帰還キャパシタＣ_ｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣ_ｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣ_ｉ３ｐで蓄積される。同様に、第１クロックにおいて負側帰還キャパシタＣ_ｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣ_ｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣ_ｉ３ｎで蓄積される。

リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図２の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がオン状態に切り換わり、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２をリセットする。

スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へと伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。

スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。

図２は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続され、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣ_ｉ１ｐに蓄積された電荷を、キャパシタＣ_ｓ２ｐが充電して、後段の正側帰還キャパシタＣ_ｉ２ｐへと放電して伝達する例を示す。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣ_ｉ１ｎに蓄積された電荷を、キャパシタＣ_ｓ２ｎが充電して、後段の負側帰還キャパシタＣ_ｉ２ｎへと放電して伝達する。

また、図２は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続され、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣ_ｉ２ｐに蓄積された電荷を、キャパシタＣ_ｓ３ｐが充電して、後段の正側帰還キャパシタＣ_ｉ３ｐへと放電して伝達する例を示す。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣ_ｉ２ｎに蓄積された電荷を、キャパシタＣ_ｓ３ｎが充電して、後段の負側帰還キャパシタＣ_ｉ３ｎへと放電して伝達する。

以上のように、アナログ積分部１３０は、複数のアナログ積分器が直列に接続され、サンプルホールド部１１０がホールドした電荷を、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、変調処理部１４０へと出力する。例えば、図２に示すアナログ積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されて変調処理部１４０へと出力される。

なお、図２は、アナログ積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部１３０に１または３以上設けられてよい。

第１フィードフォワード部２５０は、一または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器１００に入力するアナログ信号ＡＩＮＰおよびＡＩＮＮを、変調処理部１４０へと伝達する。図２は、第１フィードフォワード部２５０が、複数のスイッチトキャパシタを含む例を示す。第１フィードフォワード部２５０は、オーバーサンプリング比と同一の数のスイッチトキャパシタを含んでよい。第１フィードフォワード部２５０が含む一のスイッチトキャパシタは、一例として、第１ＦＦスイッチ２５２、キャパシタＣ_{０ｆｆｐｊ}、およびキャパシタＣ_{０ｆｆｎｊ}を含む。なお、ｊは、１からオーバーサンプリング比の数（一例として、６０）までの自然数とした。

第１ＦＦスイッチ２５２は、キャパシタＣ_{０ｆｆｐｊ}の一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_{０ｆｆｐｊ}の他方の端子は、変調処理部１４０に接続される。キャパシタＣ_{０ｆｆｐｊ}は、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ_{０ｆｆｐｊ}は、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を変調処理部１４０へと放電する。

第１ＦＦスイッチ２５２は、同様に、キャパシタＣ_{０ｆｆｎｊ}の一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。キャパシタＣ_{０ｆｆｎｊ}は、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ_{０ｆｆｎｊ}は、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を変調処理部１４０へと放電する。即ち、複数のスイッチトキャパシタは、第１クロックにおいてそれぞれアナログ入力信号を充電し、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号を変調処理部１４０へと順次放電する。

第２フィードフォワード部２６０は、スイッチトキャパシタを含み、第１アナログ積分器２１０が出力する信号（一例として、ＩＮＴ１０ＰおよびＩＮＴ１０Ｎ）を、変調処理部１４０へと伝達する。第２フィードフォワード部２６０は、スイッチトキャパシタを含んでよい。第２フィードフォワード部２６０は、一例として、第２ＦＦスイッチ２６２、キャパシタＣ_１ｆｆｐ、およびキャパシタＣ_１ｆｆｎを含む。

第２ＦＦスイッチ２６２は、正側のキャパシタＣ_１ｆｆｐの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_１ｆｆｐの他方の端子は、変調処理部１４０に接続される。例えば、キャパシタＣ_１ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｐを充電する。そして、キャパシタＣ_１ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を変調処理部１４０へと放電する。

第２ＦＦスイッチ２６２は、同様に、負側のキャパシタＣ_１ｆｆｎの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_１ｆｆｎの他方の端子は、変調処理部１４０に接続される。例えば、キャパシタＣ_１ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｎを充電する。そして、キャパシタＣ_１ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を変調処理部１４０へと放電する。

第３フィードフォワード部２７０は、スイッチトキャパシタを含み、第２アナログ積分器２２０が出力する信号（一例として、ＩＮＴ２０ＰおよびＩＮＴ２０Ｎ）を、変調処理部１４０へと伝達する。第３フィードフォワード部２７０は、スイッチトキャパシタを含んでよい。第３フィードフォワード部２７０は、一例として、第３ＦＦスイッチ２７２、キャパシタＣ_２ｆｆｐ、およびキャパシタＣ_２ｆｆｎを含む。

第３ＦＦスイッチ２７２は、キャパシタＣ_２ｆｆｐの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_２ｆｆｐの他方の端子は、変調処理部１４０に接続される。例えば、キャパシタＣ_２ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｐを充電する。そして、キャパシタＣ_２ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を変調処理部１４０へと放電する。

第３ＦＦスイッチ２７２は、同様に、キャパシタＣ_２ｆｆｎの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。例えば、キャパシタＣ_２ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｎを充電する。そして、キャパシタＣ_２ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を変調処理部１４０へと放電する。

第４フィードフォワード部２８０は、スイッチトキャパシタを含み、第３アナログ積分器２３０が出力する信号（一例として、ＩＮＴ３０ＰおよびＩＮＴ３０Ｎ）を、変調処理部１４０へと伝達する。第４フィードフォワード部２８０は、スイッチトキャパシタを含んでよい。第４フィードフォワード部２８０は、一例として、第４ＦＦスイッチ２８２、キャパシタＣ_３ｆｆｐ、およびキャパシタＣ_３ｆｆｎを含む。

第４ＦＦスイッチ２８２は、キャパシタＣ_３ｆｆｐの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_３ｆｆｐの他方の端子は、変調処理部１４０に接続される。例えば、キャパシタＣ_３ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｐを充電する。そして、キャパシタＣ_３ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を変調処理部１４０へと放電する。

第４ＦＦスイッチ２８２は、同様に、キャパシタＣ_３ｆｆｎの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。例えば、キャパシタＣ_３ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｎを充電する。そして、キャパシタＣ_３ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を変調処理部１４０へと放電する。

このように、第４フィードフォワード部２８０は、アナログ積分部１３０の出力を変調処理部１４０へと伝達する。また、第１フィードフォワード部２５０、第２フィードフォワード部２６０、および第３フィードフォワード部２７０は、アナログ積分部１３０に入力する信号と、アナログ積分部１３０が有するアナログ積分器がそれぞれ出力する信号とを、フィードフォワード信号として、変調処理部１４０へと伝達する。このようなフィードフォワード信号により、変調処理部１４０がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。

なお、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、このようなフィードフォワード動作に限定されることはない。即ち、第１フィードフォワード部２５０、第２フィードフォワード部２６０、および第３フィードフォワード部２７０は、無くてもよい。次に、サンプルホールド部１１０およびＤＡ変換部１５０について説明する。

図３は、本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１５０の構成例を示す。図２に示すサンプルホールド部１１０およびＤＡ変換部１５０は、図１および図２に示されたサンプルホールド部１１０およびＤＡ変換部１５０のより詳細な構成例を示す。

サンプルホールド部１１０は、一または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器１００に入力するアナログ信号ＡＩＮＰおよびＡＩＮＮを、アナログ積分部１３０へと伝達する。図３は、サンプルホールド部１１０が、複数のスイッチトキャパシタを含む例を示す。サンプルホールド部１１０は、オーバーサンプリング比と略同一の数のスイッチトキャパシタを含んでよい。複数のスイッチトキャパシタは、キャパシタＣ_ｓ１ｐｊと、キャパシタＣ_ｓ１ｎｊと、各キャパシタの前段および後段に切換スイッチをそれぞれ有する。なお、ｊは、１からｍまでの自然数とし、ｍは、オーバーサンプリング比の数（一例として、６０）とする。

キャパシタＣ_ｓ１ｐｊの前段のスイッチは、キャパシタＣ_ｓ１ｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_ｓ１ｐｊの後段のスイッチは、キャパシタＣ_ｓ１ｐｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。

キャパシタＣ_ｓ１ｐｊのそれぞれは、第１タイミング（一例として、信号φ_ｔがハイ電位）において、一方の端子が入力端子ＡＩＮＰに接続され、他方の端子が基準電位に接続されて、アナログ入力信号を充電する。そして、ｊ番目のキャパシタＣ_ｓ１ｐｊは、第１タイミングからｊ番目にずれたタイミング（一例として、信号φ_ｉｊがハイ電位）において、一方の端子が基準電位に接続され、他方の端子が加算部１２０に接続され、充電したアナログ入力信号をアナログ積分部１３０へと順次放電する。

同様に、キャパシタＣ_ｓ１ｎｊの前段のスイッチは、キャパシタＣ_ｓ１ｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_ｓ１ｎｊの後段のスイッチは、キャパシタＣ_ｓ１ｎｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。

キャパシタＣ_ｓ１ｎｊのそれぞれは、第１タイミング（信号φ_ｔがハイ電位）において、一方の端子が入力端子ＡＩＮＮに接続され、他方の端子が基準電位に接続されて、アナログ入力信号を充電する。そして、ｊ番目のキャパシタＣ_ｓ１ｎｊは、第１タイミングからｊ番目にずれたタイミング（信号φ_ｉｊがハイ電位）において、一方の端子が基準電位に接続され、他方の端子が加算部１２０に接続され、充電したアナログ入力信号をアナログ積分部１３０へと順次放電する。

即ち、複数のスイッチトキャパシタは、第１クロックにおいてそれぞれアナログ入力信号を充電し、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電する。これにより、サンプルホールド部１１０は、第１クロックにおいて複数のスイッチトキャパシタがサンプリングした略同一のアナログ値を、第１クロック以降においてアナログ積分部１３０へと順次供給することができる。即ち、サンプルホールド部１１０は、アナログ信号が高速に変化しても、一のタイミングの値を保持してデジタル値へと変換することができる。

これに代えて、サンプルホールド部１１０は、一のスイッチトキャパシタを有し、クロック毎にアナログ信号をサンプリングしてもよい。この場合、アナログ信号に雑音等の変動が重畳する場合、クロック信号に同期したタイミング毎にサンプリングすることで、当該雑音による変動を平均化して低減させることができる。なお、サンプルホールド部１１０が有するスイッチトキャパシタの数は、第１フィードフォワード部２５０が有するスイッチトキャパシタの数と略同一であってよい。

ＤＡ変換部１５０は、第１基準電圧ＲＥＦＰと、第２基準電圧ＲＥＦＮと、キャパシタＣ_ｆｂｐと、キャパシタＣ_ｆｂｎと、第１スイッチ部１５２と、第２スイッチ部１５４と、第３スイッチ部１５６と、を有する。第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第１基準電圧ＲＥＦＰは、正極性の電圧を出力し、第２基準電圧ＲＥＦＮは、負極性の電圧を出力する。

第１スイッチ部１５２は、キャパシタＣ_ｆｂｐの一方の端子を、第１基準電圧ＲＥＦＰおよび基準電位のいずれかに切り換える。また、第１スイッチ部１５２は、キャパシタＣ_ｆｂｎの一方の端子を、第２基準電圧ＲＥＦＮおよび基準電位のいずれかに切り換える。第１スイッチ部１５２は、例えば、信号φ_ｓがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐの一方の端子を第１基準電圧ＲＥＦＰに接続し、キャパシタＣ_ｆｂｎの一方の端子を第２基準電圧ＲＥＦＮに接続する。また、第１スイッチ部１５２は、信号φ_ｉがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐの一方の端子をおよびキャパシタＣ_ｆｂｎの一方の端子を基準電位に接続する。

第２スイッチ部１５４は、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子を、基準電位に接続するか否かを切り換える。第２スイッチ部１５４は、例えば、信号φ_ｓがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子を基準電位に接続し、信号φ_ｉがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。第１スイッチ部１５２および第２スイッチ部１５４により、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎは、信号φ_ｓがハイ電位のタイミングにおいて、対応する基準電圧とそれぞれ接続されて、基準電圧およびキャパシタの容量に応じた電荷が充電される。

第３スイッチ部１５６は、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子を、加算部１２０に接続するか否かを切り換える。第３スイッチ部１５６は、例えば、信号φ_ｉがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子を加算部１２０に接続し、信号φ_ｓがハイ電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。これにより、第３スイッチ部１５６は、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎに充電された電荷を加算部１２０に供給することができる。

また、第３スイッチ部１５６は、変調処理部１４０から供給される変調信号ＭＯＤ０に応じて、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子の接続先を切り換える。ここで、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの接続先である加算部１２０は、サンプルホールド部１１０から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。

第３スイッチ部１５６は、例えば、変調信号ＭＯＤ０のデジタルコードが「０」の場合、キャパシタＣ_ｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の正側信号に加算させ、キャパシタＣ_ｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。第３スイッチ部１５６は、一例として、デジタルコードが「０」に応じて信号φ_ｉｐがハイ電位とし、当該タイミングにおいて、キャパシタＣ_ｆｂｐの他方の端子を正側信号の伝送線路に接続し、キャパシタＣ_ｆｂｎの他方の端子を負側信号の伝送線路に接続する。

また、第３スイッチ部１５６は、例えば、変調信号ＭＯＤ０のデジタルコードが「１」の場合、キャパシタＣ_ｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の負側信号に加算させ、キャパシタＣ_ｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。第３スイッチ部１５６は、一例として、デジタルコードが「１」に応じて信号φ_ｉｎがハイ電位とし、当該タイミングにおいて、キャパシタＣ_ｆｂｐの他方の端子を負側信号の伝送線路に接続し、キャパシタＣ_ｆｂｎの他方の端子を正側信号の伝送線路に接続する。

このように、ＤＡ変換部１５０は、変調処理部１４０がアナログ積分部１３０の積分結果を量子化したデジタル信号「０」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。また、ＤＡ変換部１５０は、変調処理部１４０がアナログ積分部１３０の積分結果を量子化したデジタル信号「１」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。

即ち、インクリメンタル型デルタシグマＡＤ変換器１００は、入力するアナログ信号の積分結果の量子化結果に応じて、当該アナログ信号に基準電圧を加算または減算するフィードバック制御しつつ、シリアルデジタルコードを出力する。このようなインクリメンタル型デルタシグマＡＤ変換器１００のクロック信号に応じた各部の動作について、次に説明する。

図４は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の各部における信号波形の一例を示す。図４の横軸は時間を示し、縦軸は波高値（一例として、電圧値）を示す。図４は、入力するアナログ信号をサンプリングして保持する時間領域をトラッキングフェーズとして、「ｔｒａｃｋｉｎｇ」と示す。また、保持したアナログ信号をデジタル信号に変換する時間領域をコンバージョンフェーズとして、「ｃｏｎｖｅｒｓｉｏｎ」と示す。なお、入力するアナログ信号の一例を、信号ＡＩＮ（＝ＡＩＮＰ−ＡＩＮＮ）として示す。

リセット部１７０は、トラッキングフェーズにおいて、アナログ積分部１３０およびデジタル演算部１６０をリセットする。リセット部１７０が出力するリセット信号の一例を、図４の信号φｒに示す。信号φｒは、トラッキングフェーズにおいて、ハイ電位となる。

また、サンプルホールド部１１０は、トラッキングフェーズにおいて、アナログ信号ＡＩＮＰおよびＡＩＮＮをサンプリングする。即ち、サンプルホールド部１１０の複数のスイッチトキャパシタは、図４のトラッキングフェーズにおいてハイ電位となる信号φｔに応じて、アナログ入力信号を充電する。なお、第１フィードフォワード部２５０が含む複数のスイッチトキャパシタも、信号φｔに応じて、アナログ入力信号を充電してよい。

また、サンプルホールド部１１０は、コンバージョンフェーズにおいて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電する。即ち、サンプルホールド部１１０に含まれるキャパシタＣ_ｓ１ｐｊおよびキャパシタＣ_ｓ１ｎｊは、コンバージョンフェーズにおいて、互いに異なるタイミングで順次ハイ電位となる信号φｉｊ（ｊは１からｍの自然数とし、ｍはオーバーサンプリング比の数）に応じて、充電したアナログ入力信号を順次放電する。なお、第１フィードフォワード部２５０が含む複数のスイッチトキャパシタも、信号φｔに応じて、アナログ入力信号を順次放電してよい。

これにより、アナログ積分部１３０は、サンプルホールド部１１０から順次放電されるアナログ入力信号を積分し、変調処理部１４０は、積分結果を量子化して変調信号ＭＯＤ０として出力する。なお、図４は、変調処理部１４０が出力する変調信号の一例を、信号ＭＯＤ０として示す。

また、図４は、ＤＡ変換部１５０の第１スイッチ部１５２および第２スイッチ部１５４を制御する信号φｓおよび信号φｉの一例を示す。信号φｓおよび信号φｉによって第１スイッチ部１５２および第２スイッチ部１５４が制御されることにより、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎは、対応する基準電圧に応じた電荷が充電される。なお、図４は、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮの一例を示す。

また、図４は、信号ＭＯＤ０に応じて、ＤＡ変換部１５０の第３スイッチ部１５６を制御する信号φｉｐおよび信号φｉｎの一例を示す。信号φｉｐは、信号ＭＯＤ０のビット値が０であることに応じて、ハイ電位となる信号であり、信号φｉｎは、信号ＭＯＤ０のビット値が１であることに応じて、ロー電位となる信号である。信号φｉｐおよび信号φｉｎによって第３スイッチ部１５６が制御されることにより、加算部１２０は、フィードバック信号を差動信号に加算できる。

なお、アナログ積分部１３０のアナログ積分器の段数をＬとすると、コンバージョンフェーズの最初の（Ｌ−１）回の出力は、データ伝送遅延のため、アナログ積分部１３０は、積分結果を０とする。なお、アナログ積分部１３０へのアナログ入力信号は、１からｍ番目のクロック信号に応じてｍ個のスイッチトキャパシタから順次入力され、（ｍ＋１）から（ｍ＋Ｌ−１）番目のクロックに対しては出力に影響を与えないので不定または０でよい。

コンバージョンフェーズにおいて、サンプルホールド部１１０の全ての（即ち、ｍ個の）スイッチトキャパシタが放電を完了し、変調処理部１４０がｍ個のデジタルコードを順次出力した場合、インクリメンタル型デルタシグマＡＤ変換器１００は、１つの変換サイクルを終了させてよい。即ち、インクリメンタル型デルタシグマＡＤ変換器１００は、コンバージョンフェーズからトラッキングフェーズへと移行し、リセット部１７０は、アナログ積分部１３０およびデジタル演算部１６０をリセットする。

このように、インクリメンタル型デルタシグマＡＤ変換器１００は、トラッキングフェーズおよびコンバージョンフェーズを含む変換サイクルを繰り返して、アナログ入力信号をデジタル信号に変換する。インクリメンタル型デルタシグマＡＤ変換器１００は、デルタシグマＡＤ変換器とは異なり、トラッキングフェーズにおいてアナログ積分部１３０に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。

なお、インクリメンタル型デルタシグマＡＤ変換器１００は、変換サイクル毎にアナログ積分部１３０をリセットすることから、コンバージョンフェーズにおいて、先に蓄積された電荷は、後に蓄積された電荷と比較して、変換後のデジタル信号に対してより大きな影響を与えることになる。

例えば、図２に示すような、Ｌ＝３のアナログ積分部１３０は、コンバージョンフェーズとなってから１番目に入力されるアナログ入力信号を、３つの積分器に順次蓄積して、３番目のクロックに同期して積分結果として出力する。そして、１番目のアナログ入力信号は、第３アナログ積分器２３０に蓄積されるので、アナログ積分部１３０が３番目のクロックから（ｍ＋２）番目のクロックに同期して出力する積分結果の全てに含まれて影響を及ぼすことになる。一方、ｍ番目に入力されるアナログ入力信号は、アナログ積分部１３０が（ｍ＋２）番目のクロックに同期して出力する積分結果に含まれるだけである。

したがって、アナログ積分部１３０に入力するアナログ入力信号は、入力する順番に応じて、変調処理部１４０が出力するシリアルデジタルコードに対する重み（Ｗｅｉｇｈｔ値または寄与度）が異なることになる。ここで、アナログ入力信号の値を規格化して１とすると、ｉ番目に入力するアナログ入力信号の重みは、残りの（ｍ−ｉ＋１）回、（Ｌ−１）次積分されることになるので、次式のように算出できる。

なお、アナログ入力信号は、コンバージョンフェーズとなってから１からｍ番目のクロック信号に同期して順次入力され、それぞれ（Ｌ−１）次積分されるので、全体の重みは次式のように算出できる。

したがって、アナログ入力信号の伝達関数のゲインが１となるように、ｉ番目に入力するアナログ入力信号の重みを規格化すると、次式が得られる。

なお、（数３）式を整理することで、ｉ番目に入力するアナログ入力信号の重みとして、次式を得る。

以上のインクリメンタル型デルタシグマＡＤ変換器１００は、アナログ入力信号を差動信号として受け取り、アナログ積分部１３０が当該差動信号を積分するので、差動信号の正側信号および負側信号にオフセット誤差が含まれると、当該オフセット誤差が蓄積され、シリアルデジタルコードに誤差が生じてしまう。このような場合、差動信号の伝送ラインにチョッパ回路を設け、差動信号をチョッピングしてオフセット誤差を低減させてよい。

例えば、差動信号の正側信号に＋Ｖのオフセット信号が含まれても、チョッピングによって正側伝送ラインを負側伝送ラインに切り換えることで、負側信号に＋Ｖのオフセット信号を含めることができる。これにより、正側信号および負側信号の差分信号は、＋Ｖのオフセット信号を相殺して、理想的にはオフセット誤差がゼロとなる。このようなチョッピングによるオフセット誤差の低減は、デルタシグマＡＤ変換器のように、アナログ入力信号の入力する順番に関わらず、変換結果のシリアルデジタルコードに対する当該アナログ入力信号の重みが略同一の場合に有効である。

しかしながら、インクリメンタル型デルタシグマＡＤ変換器１００は、前述したように、変換結果のシリアルデジタルコードに対するアナログ入力信号の重みが、当該アナログ入力信号の入力する順番に応じて異なってしまう。したがって、例えば、チョッピング前の正側信号と、チョッピング後の負側信号では、アナログ入力信号の重みが異なるので、これらの差分信号は、オフセット誤差を相殺することができない場合がある。

例えば、（数４）式より、重みの奇数番目の合計から、重みの偶数番目の合計を差し引いた値は次式のように算出される。なお、（数５）式のＷｅｉｇｈｔ_{Δｓｕｍ＿ｅｖｅｎ}は、Ｌ＞２、ｍが偶数の場合の算出結果であり、（数６）式のＷｅｉｇｈｔ_{Δｓｕｍ＿ｏｄｄ}は、Ｌ＞２、ｍが奇数の場合の算出結果である。

また、Ｌ＝２、ｍが偶数の場合の算出結果を、（数７）式に、Ｌ＝２、ｍが奇数の場合の算出結果を（数８）式に示す。

（数７）式および（数８）式より、例えば、Ｌ＝２、ｍ＝６０の場合、チョッピングを実行しても、インクリメンタル型デルタシグマＡＤ変換器１００は、差動信号の正側信号および負側信号に含まれるチョッピング動作をさせない場合のオフセット誤差の１／６０程度のオフセット誤差が少なくとも発生することがわかる。そこで、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、チョッパパターンに応じたチョッピングを実行して、このようなオフセット誤差を低減させる。このようなチョッパパターンによる制御を実行するアナログ積分部１３０について、次に説明する。

図５は、本実施形態に係るチョッパパターンによる制御を実行するアナログ積分部１３０の構成例を示す。図５に示すアナログ積分部１３０において、図２に示された本実施形態に係るアナログ積分部１３０の動作と略同一のものには同一の符号を付け、説明を省略する。本実施形態に係るアナログ積分部１３０は、第１アナログ積分器２１０がＶ_０１、第２アナログ積分器２２０がＶ_０２、第３アナログ積分器２３０がＶ_０３のオフセット誤差を有する例を説明する。

本実施形態に係るアナログ積分部１３０は、入力切換スイッチと、出力切換スイッチと、チョッパパターン発生部３７０を更に備える。図５は、第１アナログ積分器２１０が第１入力切換スイッチ３１０および第１出力切換スイッチ３２０を有し、第２アナログ積分器２２０が第２入力切換スイッチ３３０および第２出力切換スイッチ３４０を有し、第３アナログ積分器２３０が第３入力切換スイッチ３５０および第３出力切換スイッチ３６０を有する例を示す。

ここで、差動信号の正側信号が入力する第１アナログ積分器２１０の第１入力端子が、第１アナログ増幅器２１２の正側入力端子に接続され、差動信号の負側信号が入力する第１アナログ積分器２１０の第２入力端子が、第１アナログ増幅器２１２の負側入力端子に接続された状態を第１接続状態とする。また、第１アナログ積分器２１０の第１入力端子が、第１アナログ増幅器２１２の負側入力端子に接続され、第１アナログ積分器２１０の第２入力端子が、第１アナログ増幅器２１２の正側入力端子に接続された状態を第２接続状態とする。第１入力切換スイッチ３１０は、第１接続状態とするか、第２接続状態とするかを、チョッパパターンに応じて切り換える。

同様に、第２アナログ積分器２２０の第１入力端子が、第２アナログ増幅器２２２の正側入力端子に接続され、第２アナログ積分器２２０の第２入力端子が、第２アナログ増幅器２２２の負側入力端子に接続された状態を第１接続状態とする。また、第２アナログ積分器２２０の第１入力端子が、第２アナログ増幅器２２２の負側入力端子に接続され、第２アナログ積分器２２０の第２入力端子が、第２アナログ増幅器２２２の正側入力端子に接続された状態を第２接続状態とする。第２入力切換スイッチ３３０は、第１接続状態とするか、第２接続状態とするかを、チョッパパターンに応じて切り換える。

同様に、第３入力切換スイッチ３５０は、第３アナログ積分器２３０を第１接続状態とするか、第２接続状態とするかを、チョッパパターンに応じて切り換える。なお、図５は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０が、第１接続状態の場合の例を示す。第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２は、正側入力端子および負側入力端子に入力される信号を増幅して、増幅した信号を正側出力端子および負側出力端子からそれぞれ出力する。

出力切換スイッチのそれぞれは、第１接続状態と第２接続状態でアナログ増幅器の出力の接続先を切り換える。第１出力切換スイッチ３２０は、第１接続状態において第１アナログ増幅器２１２の正側出力端子を当該第１アナログ積分器２１０の第１出力端子に接続し第１アナログ増幅器２１２の負側出力端子を当該第１アナログ積分器２１０の第２出力端子に接続する。また、第１出力切換スイッチ３２０は、第２接続状態において正側出力端子を第２出力端子に接続し負側出力端子を第１出力端子に接続する。

第１入力切換スイッチ３１０および第１出力切換スイッチ３２０は、複数のスイッチを有し、当該複数のスイッチの切り換えを指示する信号を含むチョッパパターンに応じて、接続状態を切り換える。図５は、第１入力切換スイッチ３１０が、スイッチ３１２、スイッチ３１４、スイッチ３１６、およびスイッチ３１８を有し、第１出力切換スイッチ３２０が、スイッチ３２２、スイッチ３２４、スイッチ３２６、およびスイッチ３２８を有する例を示す。第１入力切換スイッチ３１０および第１出力切換スイッチ３２０は、一例として、信号φｐ１および信号φｎ１の２つの信号を含むチョッパパターンに応じて、接続状態を切り換える。

図６は、本実施形態に係るチョッパパターン発生部３７０が発生するチョッパパターンの一例を示す。図６は、第１接続状態および第２接続状態を交互に切り換えるチョッパパターンの例を示す。即ち、スイッチ３１２、スイッチ３１４、スイッチ３２６、およびスイッチ３２８は、信号φｐ１がハイ電位のタイミングに応じてオン状態となり、ロー電位のタイミングに応じてオフ状態となる。また、スイッチ３１６、スイッチ３１８、スイッチ３２２、およびスイッチ３２４は、信号φｎ１がハイ電位のタイミングに応じてオン状態となり、ロー電位のタイミングに応じてオフ状態となる。

同様に、第２出力切換スイッチ３４０は、第１接続状態において第２アナログ増幅器２２２の正側出力端子を第２アナログ積分器２２０の第１出力端子に接続し第２アナログ増幅器２２２の負側出力端子を第２アナログ積分器２２０の第２出力端子に接続する。また、第２出力切換スイッチ３４０は、第２接続状態において正側出力端子を第２出力端子に接続し負側出力端子を第１出力端子に接続する。

同様に、第３出力切換スイッチ３６０は、第１接続状態において第３アナログ増幅器２３２の正側出力端子を第３アナログ積分器２３０の第１出力端子に接続し第３アナログ増幅器２３２の負側出力端子を第３アナログ積分器２３０の第２出力端子に接続する。また、第３出力切換スイッチ３６０は、第２接続状態において正側出力端子を第２出力端子に接続し負側出力端子を第１出力端子に接続する。

チョッパパターン発生部３７０は、連続する一部のサイクルにおいて、第１接続状態および第２接続状態の間の切換を含まないチョッパパターンを発生する。チョッパパターン発生部３７０は、第１接続状態および第２接続状態を交互に切り換えるチョッピング動作とは異なる切り換え動作のチョッパパターンを発生させる。即ち、チョッパパターン発生部３７０は、第１接続状態および第２接続状態を交互に切り換えた場合と比較して、アナログ増幅器のオフセット誤差により生じる変調信号の誤差を低減させるチョッパパターンを発生する。

チョッパパターン発生部３７０は、予め定められたチョッパパターンを記憶する記憶部を有してよい。これに代えて、チョッパパターン発生部３７０は、予め定められたチョッパパターンを演算等によって出力する演算回路を有してもよい。チョッパパターン発生部３７０は、当該チョッパパターンを第１入力切換スイッチ３１０、第１出力切換スイッチ３２０、第２入力切換スイッチ３３０、第２出力切換スイッチ３４０、第３入力切換スイッチ３５０、および第３出力切換スイッチ３６０に供給してよい。

なお、リセット部１７０は、予め定められた周期（即ち、コンバージョンフェーズ）毎にアナログ積分部１３０が保持する積分値をリセットする。ここで、リセット部１７０がリセットする周期内には、複数のサイクルを含む。そして、チョッパパターン発生部３７０は、周期内の第１接続状態の各サイクルにおいて、アナログ積分器への入力が変調信号ＭＯＤ０に与える重みの合計と、周期内の第２接続状態の各サイクルにおいてアナログ積分器への入力が変調信号ＭＯＤ０に与える重みの合計との差を、第１接続状態および第２接続状態を交互に切り換えた場合と比較して小さくするチョッパパターンを発生する。

即ち、チョッパパターン発生部３７０は、（数５）から（数８）式によって算出される、第１接続状態および第２接続状態を交互に切り換えた場合の重みの合計と比較して、重みの合計が小さくなるチョッパパターンを発生する。ここで、一例として、アナログ積分器の段数Ｌ＝３、オーバーサンプリング比ｍ＝８とし、アナログ増幅器のオフセットをＶ_０として、第１接続状態および第２接続状態を交互に切り換えた場合の重みの合計を算出する。

アナログ積分部１３０がリセットされ、ｊ＝１、３、５、７番目のアナログ入力信号に対して、第１アナログ積分器２１０は、第１接続状態で当該アナログ入力信号を積分することとする。そして、ｊ＝２、４、６、８番目のアナログ入力信号に対して、第１アナログ積分器２１０は、第２接続状態で当該アナログ入力信号を積分することとする。なお、ここでは、第１アナログ積分器２１０がチョッピング動作を実行し、第２アナログ積分器２２０および第３アナログ積分器２３０にはオフセット誤差が無く、チョッピング動作をしない例を考える。このようなアナログ積分部１３０によって、アナログ入力信号が積分された場合の変調信号ＭＯＤ０に与える重みの合計を、図７に示す。

図７は、本実施形態に係るアナログ積分部１３０が、第１接続状態および第２接続状態を交互に繰り返した場合の重みの合計値の一例を示す。図７において、第１接続状態をチョッパ極性「＋」とし、第２接続状態をチョッパ極性「−」とした。インクリメンタル型デルタシグマＡＤ変換器１００は、前述したように、変換結果のシリアルデジタルコードに対するアナログ入力信号の重みが、当該アナログ入力信号の入力する順番が遅いほど、小さくなる。したがって、当該重みの合計が、０．１６７Ｖ_０となり、差動信号のオフセット誤差Ｖ_０の１／８程度の値が、変換後のデジタル信号の誤差として残ってしまうことがわかる。

そこで、チョッパパターン発生部３７０は、第１接続状態および第２接続状態を交互に繰り返さないチョッパパターンを発生させる。チョッパパターン発生部３７０は、例えば、第１接続状態および第２接続状態のうち少なくとも一方の接続状態を、少なくとも１回、反転させずに連続させたチョッパパターンを生成させる。チョッパパターン発生部３７０は、一例として、第１番目と第２番目のチョッパ極性を反転させた後、第３番目のチョッパ極性を反転させない。また、チョッパパターン発生部３７０は、チョッパ極性を反転させない組を、交互に繰り返してよい。チョッパパターン発生部３７０は、一例として、第４番目のチョッパ極性を反転させ、第５番目のチョッパ極性を反転させない。また、チョッパパターン発生部３７０は、例えば、第６番目のチョッパ極性を反転させ、第７番目のチョッパ極性を反転させない。このようなチョッパパターンの例を、図８に示す。

図８は、本実施形態に係るチョッパパターン発生部３７０が発生するチョッパパターンの第１例を示す。チョッパパターン発生部３７０は、アナログ入力信号の入力する順番が早い段階（一例として、ｊ＝１および２）で、第１接続状態および第２接続状態を交互に切り換えてから、第１接続状態または第２接続状態を連続させる。これによって、図８に示すチョッパパターンの第１例は、図７に示す第１接続状態および第２接続状態を交互に繰り返すチョッピング動作と比較して、重みの合計を小さくすることができる。図８の例は、当該重みの合計を０．０３３Ｖ_０とすることができ、変換後のデジタル信号の誤差を低減できることがわかる。

また、チョッパパターン発生部３７０は、周期内の第１接続状態の各サイクルにおいてアナログ積分器への入力が変調信号に与える重みの合計と、周期内の第２接続状態の各サイクルにおいてアナログ積分器への入力が変調信号に与える重みの合計との差を最小とするチョッパパターンを発生してよい。チョッパパターン発生部３７０は、例えば、第１番目と第２番目のチョッパ極性を反転させた後、第３番目のチョッパ極性を反転させない。そして、チョッパパターン発生部３７０は、例えば、第４番目および第５番目のチョッパ極性を反転させ、第６番目のチョッパ極性を反転させない。また、チョッパパターン発生部３７０は、例えば、第７番目のチョッパ極性を反転させる。このようなチョッパパターンの例を、図９に示す。

図９は、本実施形態に係るチョッパパターン発生部３７０が発生するチョッパパターンの第２例を示す。チョッパパターンの第２例は、段数Ｌ＝３、オーバーサンプリング比ｍ＝７とした例を示す。図９に示すチョッパパターンの第２例は、図８に示す第１接続状態および第２接続状態を交互に繰り返すチョッピング動作と比較して、重みの合計をより小さくすることができる。図９の例は、当該重みの合計を略０Ｖ_０とすることができ、変換後のデジタル信号の誤差を最小にさせることがわかる。

チョッパパターン発生部３７０は、図８および図９の例で説明したチョッパパターン等を、第１アナログ積分器２１０に供給してよい。また、チョッパパターン発生部３７０は、チョッパパターンを第２アナログ積分器２２０および／または第３アナログ積分器２３０に供給してもよい。即ち、アナログ積分部１３０は、複数のアナログ積分器を有してよく、複数のアナログ積分器のうちの少なくとも１つのアナログ積分器は、第１接続状態および第２接続状態をチョッパパターンに応じて切り換えてよい。

この場合、チョッパパターン発生部３７０は、略同一のチョッパパターンを、複数のアナログ積分器に供給してよく、これに代えて、少なくとも一つのチョッパパターンを異なるチョッパパターンにして複数のアナログ積分器に供給してもよい。例えば、複数のアナログ積分器のうちの２以上のアナログ積分器のそれぞれが、互いに異なるチョッパパターンに応じて第１接続状態および第２接続状態を切り換える。これにより、より多くのチョッパパターンと、異なるチョッパパターンの組み合わせとを用いることができるので、チョッパパターンの設計自由度を向上させることができる。また、これにより、例えば図５に示すアナログ積分部１３０は、オフセット誤差Ｖ_０１、オフセット誤差Ｖ_０２、およびオフセット誤差Ｖ_０３を低減させることができる。

また、チョッパパターン発生部３７０は、互いに異なる複数のチョッパパターンのうち選択されたチョッパパターンを出力可能でよい。例えば、チョッパパターン発生部３７０は、図７で説明した、第１接続状態および第２接続状態を交互に切り換える交互切換チョッパパターンを出力可能でよい。また、チョッパパターン発生部３７０は、図９で説明したような、アナログ増幅器のオフセット誤差により生じる変調信号の誤差を最小化する最小誤差チョッパパターンを出力可能でよい。

また、チョッパパターン発生部３７０は、図８で説明したような、最小誤差チョッパパターンと比較し接続状態の切換回数が少なく交互切換チョッパパターンよりも変調信号の誤差が小さい切換低減チョッパパターンを出力可能でよい。また、チョッパパターン発生部３７０は、第１接続状態または第２接続状態のまま固定する無切換チョッパパターンを出力可能でよい。

また、チョッパパターン発生部３７０は、交互切換チョッパパターン、最小誤差チョッパパターン、切換低減チョッパパターン、および、無切換チョッパパターンのうちの少なくとも１つを含む複数のチョッパパターンのうち選択されたチョッパパターンを出力可能でよい。チョッパパターン発生部３７０は、インクリメンタル型デルタシグマＡＤ変換器の使用環境、要求仕様、および経時変化等に応じて、チョッパパターンを選択して出力してよい。

以上の本実施形態に係るアナログ積分部１３０は、差動信号を入力して、差動信号を出力するアナログ積分器を複数有する例を説明した。これに代えて、アナログ積分部１３０は、差動信号を入力して、シングルエンド信号を出力するアナログ積分器を有してもよい。この場合、アナログ積分器は、第１接続状態において正側入力端子および負側入力端子の入力に応じたアナログ増幅器の出力値を出力し、第２接続状態において正側入力端子および負側入力端子の入力に応じたアナログ増幅器の出力値の反転値を出力することになる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ インクリメンタル型デルタシグマ変調器、１００ インクリメンタル型デルタシグマＡＤ変換器、１１０ サンプルホールド部、１２０ 加算部、１３０ アナログ積分部、１４０ 変調処理部、１５０ ＤＡ変換部、１５２ 第１スイッチ部、１５４ 第２スイッチ部、１５６ 第３スイッチ部、１６０ デジタル演算部、１７０ リセット部、２１０ 第１アナログ積分器、２１２ 第１アナログ増幅器、２１４ 正側リセットスイッチ、２１６ 負側リセットスイッチ、２２０ 第２アナログ積分器、２２２ 第２アナログ増幅器、２２４ 正側リセットスイッチ、２２６ 負側リセットスイッチ、２３０ 第３アナログ積分器、２３２ 第３アナログ増幅器、２３４ 正側リセットスイッチ、２３６ 負側リセットスイッチ、２４０ 第１スイッチトキャパシタ、２４２ 前段スイッチ、２４４ 後段スイッチ、２４５ 第２スイッチトキャパシタ、２４６ 前段スイッチ、２４８ 後段スイッチ、２５０ 第１フィードフォワード部、２５２ 第１ＦＦスイッチ、２６０ 第２フィードフォワード部、２６２ 第２ＦＦスイッチ、２７０ 第３フィードフォワード部、２７２ 第３ＦＦスイッチ、２８０ 第４フィードフォワード部、２８２ 第４ＦＦスイッチ、３１０ 第１入力切換スイッチ、３１２ スイッチ、３１４ スイッチ、３１６ スイッチ、３１８ スイッチ、３２０ 第１出力切換スイッチ、３２２ スイッチ、３２４ スイッチ、３２６ スイッチ、３２８ スイッチ、３３０ 第２入力切換スイッチ、３４０ 第２出力切換スイッチ、３５０ 第３入力切換スイッチ、３６０ 第３出力切換スイッチ、３７０ チョッパパターン発生部

Claims (15)

1. アナログ積分器を有し、アナログ入力信号を積分するアナログ積分部と、
   前記アナログ積分部の積分結果に応じた変調信号を出力する変調処理部と、
   予め定められた周期毎に前記アナログ積分部が保持する積分値をリセットするリセット部と、
   を備え、
   前記アナログ積分器は、
   正側入力端子および負側入力端子に入力される信号を増幅して出力するアナログ増幅器と、
   前記アナログ積分器の第１入力端子を前記正側入力端子に接続し前記アナログ積分器の第２入力端子を前記負側入力端子に接続する第１接続状態とするか、前記第１入力端子を前記負側入力端子に接続し前記第２入力端子を前記正側入力端子に接続する第２接続状態とするかを、チョッパパターンに応じて切り換える入力切換スイッチと
   を有する
   インクリメンタル型デルタシグマ変調器。
2. 前記第１接続状態が連続するチョッパパターン又は前記第２接続状態が連続するチョッパパターンを発生させるチョッパパターン発生部を更に備える請求項１に記載のインクリメンタル型デルタシグマ変調器。
3. 前記チョッパパターン発生部は、前記第１接続状態および前記第２接続状態を交互に切り換えた場合と比較して、前記アナログ増幅器のオフセット誤差により生じる前記変調信号の誤差を低減させる前記チョッパパターンを発生する請求項２に記載のインクリメンタル型デルタシグマ変調器。
4. 前記リセット部がリセットする前記周期内には複数のサイクルを含み、
   前記チョッパパターン発生部は、前記周期内の前記第１接続状態の各サイクルにおいて前記アナログ積分器への入力が前記変調信号に与える重みの合計と、前記周期内の前記第２接続状態の各サイクルにおいて前記アナログ積分器への入力が前記変調信号に与える重みの合計との差を、前記第１接続状態および前記第２接続状態を交互に切り換えた場合と比較して小さくする前記チョッパパターンを発生する
   請求項３に記載のインクリメンタル型デルタシグマ変調器。
5. 前記チョッパパターン発生部は、前記周期内の前記第１接続状態の各サイクルにおいて前記アナログ積分器への入力が前記変調信号に与える重みの合計と、前記周期内の前記第２接続状態の各サイクルにおいて前記アナログ積分器への入力が前記変調信号に与える重みの合計との差を最小とする前記チョッパパターンを発生する請求項４に記載のインクリメンタル型デルタシグマ変調器。
6. 前記アナログ積分器は、前記第１接続状態と前記第２接続状態で前記アナログ増幅器の出力の接続先を切り換える出力切換スイッチを有する請求項１から５のいずれか一項に記載のインクリメンタル型デルタシグマ変調器。
7. 前記アナログ積分器は、前記出力切換スイッチの後段に接続され、前記出力切換スイッチの出力が入力される増幅手段を更に備える請求項６に記載のインクリメンタル型デルタシグマ変調器。
8. 前記アナログ増幅器は、前記正側入力端子および前記負側入力端子に入力される信号を増幅して正側出力端子および負側出力端子から出力し、
   前記出力切換スイッチは、前記第１接続状態において前記アナログ増幅器の正側出力端子を当該アナログ積分器の第１出力端子に接続し前記アナログ増幅器の負側出力端子を当該アナログ積分器の第２出力端子に接続し、前記第２接続状態において前記正側出力端子を前記第２出力端子に接続し前記負側出力端子を前記第１出力端子に接続する
   請求項６または７に記載のインクリメンタル型デルタシグマ変調器。
9. 前記アナログ積分部は、複数の前記アナログ積分器を有し、
   前記複数のアナログ積分器のうちの少なくとも１つのアナログ積分器は、前記第１接続状態および前記第２接続状態を前記チョッパパターンに応じて切り換える請求項１から８のいずれか一項に記載のインクリメンタル型デルタシグマ変調器。
10. 前記複数のアナログ積分器のうちの２以上のアナログ積分器のそれぞれが、互いに異なる前記チョッパパターンに応じて前記第１接続状態および前記第２接続状態を切り換える請求項９に記載のインクリメンタル型デルタシグマ変調器。
11. 前記チョッパパターン発生部は、互いに異なる複数の前記チョッパパターンのうち選択されたチョッパパターンを出力可能である、請求項２から５のいずれか一項に記載のインクリメンタル型デルタシグマ変調器。
12. 前記チョッパパターン発生部は、前記第１接続状態および前記第２接続状態を交互に切り換える交互切換チョッパパターン、前記アナログ増幅器のオフセット誤差により生じる前記変調信号の誤差を最小化する最小誤差チョッパパターン、前記最小誤差チョッパパターンと比較し接続状態の切換回数が少なく前記交互切換チョッパパターンよりも前記変調信号の誤差が小さい切換低減チョッパパターン、および、前記第１接続状態または前記第２接続状態のまま固定する無切換チョッパパターンのうちの少なくとも１つを含む前記複数のチョッパパターンのうち選択されたチョッパパターンを出力可能である請求項１１に記載のインクリメンタル型デルタシグマ変調器。
13. 前記変調処理部は、前記アナログ積分部の積分結果を量子化する量子化器を有し、
    当該インクリメンタル型デルタシグマ変調器は、前記量子化器の出力をＤＡ変換して前記アナログ積分部にフィードバックするＤＡ変換部を更に備える
    請求項１から１２のいずれか一項に記載のインクリメンタル型デルタシグマ変調器。
14. 請求項１から１３のいずれか一項に記載のインクリメンタル型デルタシグマ変調器と、
    前記変調信号を積算してデジタル値を出力するデジタル演算部と、
    を備える
    インクリメンタル型デルタシグマＡＤ変換器。
15. アナログ積分器を有し、アナログ入力信号を積分する段階と、
    前記アナログ入力信号の積分結果に応じた変調信号を出力する段階と
    予め定められた周期毎に前記アナログ積分器が保持する積分値をリセットする段階と、
    を備え、
    前記アナログ積分器は、
    正側入力端子および負側入力端子に入力される信号を増幅して出力するアナログ増幅器と、
    前記アナログ積分器の第１入力端子を前記正側入力端子に接続し前記アナログ積分器の第２入力端子を前記負側入力端子に接続する第１接続状態とするか、前記第１入力端子を前記負側入力端子に接続し前記第２入力端子を前記正側入力端子に接続する第２接続状態とするかを、チョッパパターンに応じて切り換える入力切換スイッチと
    を有する
    変調方法。

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