JPWO2015087476A1 - アナログデジタル変換装置、その駆動方法、撮像素子、撮像装置およびバッテリモニタシステム - Google Patents

Abstract

アナログ入力信号（Ｘ）に第一帰還信号（Ｆ０）と第三帰還信号（Ｆ２）とが加えられた信号を積分する第一積分回路（１０１）と、第一積分回路（１０１）の出力信号を量子化する第一量子化器（１０２）と、第一量子化器（１０２）の出力信号をアナログ信号に変換する第一ＤＡ変換器（１０３）と、第一積分回路（１０１）の出力信号に第一ＤＡ変換器（１０３）の出力信号と第二帰還信号（Ｆ１）とが加えられた信号を積分する第二積分回路（１１１）と、第二積分回路（１１１）の出力信号を量子化する第二量子化器（１１２）と、第二量子化器（１１２）の出力信号をアナログ信号に変換する第二ＤＡ変換器（１１３）とを有し、第一帰還信号（Ｆ０）は第一ＤＡ変換器（１０３）の出力信号であり、第二帰還信号（Ｆ１）は第二ＤＡ変換器（１１３）の出力信号であり、第三帰還信号（Ｆ２）は第二ＤＡ変換器（１１３）の出力信号である。

Description

本開示は、アナログデジタル変換装置、その駆動方法、当該アナログデジタル変換装置を備える撮像素子、当該撮像素子を備える撮像装置、当該アナログデジタル変換装置を備えるバッテリモニタシステムに関する。

特許文献１には、アナログデジタル変換（以下、「ＡＤ変換」と称する）において、ＡＤ変換装置の外部から入力されるアナログ入力信号の信号周波数と比較して非常に高い周波数で変換動作を行うことによって、高い精度を実現するオーバーサンプリング型アナログデジタル変換器（ＡＤ変換器）が開示されている。

同特許文献１には、Ｎ段（Ｎは２以上の整数）のデルタシグマ変調器が縦続接続されたＡＤ変換装置が記載されている。Ｎ段のデルタシグマ変調器の各々は、加算回路、積分回路、量子化器およびＤＡ変換器を有し、この順に直列に接続されてループを形成している。アナログ入力信号とデジタルアナログ変換（以下、「ＤＡ変換」と略称する）を行うＤＡ変換器の出力信号とを加算する第二加算回路、第二加算回路から出力された信号を積分する積分回路、積分回路から出力された信号を量子化する量子化器およびＤＡ変換器を有し、この順に直列に接続されてループを形成している。第一段のデルタシグマ変調器の入力信号は、アナログ入力信号であり、第二段以降のデルタシグマ変調器の入力信号は、前段のデルタシグマ変調器からの出力信号である。ここで、ＡＤ変換装置は、第二段から第Ｎ段のデルタシグマ変調器の微分回路出力と第一の量子化ループのループ出力信号を全て加算して得られる信号をデジタル出力信号としている。これにより、高い線形性を備えたＡＤ変換装置が得られる。

特許第１６３９７４６号公報

しかしながら、前述した特許文献１に開示されたアナログデジタル変換装置では、積分回路の精度劣化により、デルタシグマ変調器とデジタルフィルタとの間にミスマッチが発生する。このため、アナログデジタル変換器の精度が劣化してしまうという問題があった。

そこで、本開示は、高い線形性を備えつつ、ミスマッチによる精度劣化を抑制するアナログデジタル変換装置およびその駆動方法を提供することを目的とする。また、当該アナログデジタル変換装置を備えた、撮像素子、撮像装置およびバッテリモニタシステムを提供することを目的とする。

本開示におけるアナログデジタル変換装置は、アナログ入力信号に第一帰還信号と第三帰還信号が加えられた信号を入力として積分する第一積分回路と、前記第一積分回路の出力信号をデジタル信号に変換する第一量子化器と、前記第一量子化器の出力信号をアナログ信号に変換する第一デジタルアナログ変換器と、前記第一積分回路の出力信号に前記第一デジタルアナログ変換器の出力信号と第二帰還信号とが加えられた信号を入力として積分する第二積分回路と、前記第二積分回路の出力信号をデジタル信号に変換する第二量子化器と、前記第二量子化器の出力信号をアナログ信号に変換する第二デジタルアナログ変換器とを有し、前記第一帰還信号は前記第一デジタルアナログ変換器の出力信号であり、前記第二帰還信号は前記第二デジタルアナログ変換器の出力信号であり、前記第三帰還信号は前記第二デジタルアナログ変換器の出力信号である。

本開示におけるアナログデジタル変換装置は、高い線形性を備えつつ、デルタシグマ変調器とデジタルフィルタのミスマッチによる精度劣化を抑制するアナログデジタル変換特性を得るのに有効である。

図１は、実施の形態１におけるアナログデジタル変換装置のブロック図である。 図２は、実施の形態１におけるアナログデジタル変換装置の一例を示す回路図である。 図３Ａは、実施の形態１におけるＤＡ変換器の別の一例を示す回路図である。 図３Ｂは、実施の形態１におけるＤＡ変換器の別の一例を示す回路図である。 図３Ｃは、実施の形態１におけるＤＡ変換器の別の一例を示す回路図である。 図４Ａは、実施の形態１におけるアナログデジタル変換装置のスイッチの制御信号のタイミングチャートである。 図４Ｂは、実施の形態１におけるアナログデジタル変換装置のスイッチの制御信号のタイミングチャートである。 図５は、実施の形態１における第二ＤＡ変換器にバイポーラ型を使用した場合の構成例を示した回路図である。 図６は、実施の形態１における第二ＤＡ変換器にバイポーラ型とユニポーラ型の機能を持たせた場合の構成例を示した回路図である。 図７は、実施の形態１におけるリセット用スイッチを設けた積分回路と量子化器の一例を示す回路図である。 図８は、実施の形態１におけるインクリメンタル型アナログデジタル変換装置におけるスイッチの制御信号のタイミングチャートである。 図９は、実施の形態１のインクリメンタル型アナログデジタル変換装置を用いたときのビット数と線形近似誤差の最大値の関係を示すグラフである。 図１０は、従来技術のインクリメンタル型アナログデジタル変換装置を用いたときのビット数と線形近似誤差の最大値の関係を示すグラフである。 図１１は、実施の形態２におけるアナログデジタル変換装置の機能ブロック図である。 図１２は、実施の形態３における撮像素子の構成例を示すブロック図である。 図１３は、実施の形態３におけるデジタルスチルカメラを示す図である。 図１４は、実施の形態３におけるデジタルスチルカメラの構成例を示すブロック図である。 図１５は、実施の形態４におけるバッテリモニタシステムの構成例を示すブロック図である。 図１６は、他の実施の形態における多段構成（３段以上）のアナログデジタル変換装置のブロック図である。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。

（実施の形態１）
以下、図１〜図１０を用いて、実施の形態１を説明する。

本実施の形態のＡＤ変換装置１００は、複数のデルタシグマ変調器を備えており、デルタシグマ変調器とデジタルフィルタとの間のミスマッチによる誤差を低減するために、最終段のデルタシグマ変調器から１段目のデルタシグマ変調器へのフィードバック回路を備えている。

［１−１．全体構成］
図１は、本実施の形態にかかるアナログデジタル変換装置（以下、「ＡＤ変換装置」と略称する）１００のブロック図である。

図１に示すように、本実施の形態にかかるＡＤ変換装置１００は、入力端子１２１と、複数のデルタシグマ変調器を有するデルタシグマ変調器群１１０と、乗算器１３１および１３２と、加算回路１４０と、デジタルフィルタ１５０と、外部出力端子１２４とを備えている。

入力端子１２１は、外部から入力されるアナログ入力信号を受け付ける端子であり、外部出力端子１２４は、アナログ入力信号をＡＤ変換したデジタル信号を出力する端子である。

デルタシグマ変調器群１１０は、本実施の形態では、１段目の第一デルタシグマ変調器１０６と２段目の第二デルタシグマ変調器１１６の２段のデルタシグマ変調器を備えている。

１段目の第一デルタシグマ変調器１０６の構成について説明する。第一デルタシグマ変調器１０６は、図１に示すように、第一積分回路１０１と、第一量子化器１０２と、第一ＤＡ変換器１０３と、加算回路１０５と、第一出力端子１２２とを備えている。

第一積分回路１０１は、入力端子１２１に加えられる外部からのアナログ入力信号に第一帰還信号Ｆ０と第三帰還信号Ｆ２とが加えられた信号（つまり、加算回路１０５からの出力）を積分したアナログ信号を生成する第一積分工程を実行する回路である。

第一量子化器１０２は、第一積分回路１０１から出力されるアナログ信号を量子化してデジタル信号を生成する第一量子化工程を実行する回路であり、当該デジタル信号を第一出力端子に出力する。

第一ＤＡ変換器１０３は、第一量子化器１０２から入力されたデジタル信号をデジタルアナログ変換処理する第一ＤＡ変換工程を実行する回路であり、アナログ信号である第一帰還信号Ｆ０を生成する。この第一帰還信号Ｆ０は前述のとおり、第一積分回路１０１の入力に帰還される。

加算回路１０５は、入力端子１２１に加えられるアナログ入力信号と、第一帰還信号Ｆ０と、第三帰還信号Ｆ２とを加算した加算信号を生成し、第一積分回路１０１に出力する。

第一ＤＡ変換器１０３および加算回路１０５により、第一デルタシグマ変調器１０６におけるフィードバック回路が構成されている。

２段目の第二デルタシグマ変調器１１６の構成について説明する。第二デルタシグマ変調器１１６は、１段目の第一デルタシグマ変調器１０６の誤差を入力とする回路である。当該第二デルタシグマ変調器１１６を設け、第一デルタシグマ変調器１０６の出力信号に第二デルタシグマ変調器１１６の出力信号を加算することで、ＡＤ変換の精度を向上させることができる。

第二デルタシグマ変調器１１６は、図１に示すように、第二積分回路１１１と、第二量子化器１１２と、第二ＤＡ変換器１１３と、加算回路１１５と、第二出力端子１２３とを備えている。

第二積分回路１１１は、第一積分回路１０１の出力信号と第一ＤＡ変換器１０３の出力信号と第二帰還信号Ｆ１とを加算した信号（つまり、加算回路１１５からの出力信号）を積分したアナログ信号を出力する第二積分工程を実行する回路である。

第二量子化器１１２は、第二積分回路１１１から出力されるアナログ信号を量子化してデジタル信号を生成する第二量子化工程を実行する回路であり、当該デジタル信号を第二出力端子１２３に出力する。

第二ＤＡ変換器１１３は、第二量子化器１１２から入力されたデジタル信号をデジタルアナログ変換処理する第二ＤＡ変換工程を実行する回路であり、アナログ信号である第二帰還信号Ｆ１および第三帰還信号Ｆ２を生成する。第二帰還信号Ｆ１は前述のとおり、第二積分回路１１１の入力に帰還される。また、第三帰還信号Ｆ２は前述のとおり、第一積分回路１０１の入力に帰還される。なお、第二帰還信号Ｆ１および第三帰還信号Ｆ２は、同じ信号であっても構わない。

加算回路１１５は、第一積分回路１０１の出力信号と、第一ＤＡ変換器１０３の出力信号と、第二帰還信号Ｆ１とを加算した加算信号を生成し、第二積分回路１１１に出力する。

第二ＤＡ変換器１１３および加算回路１１５により、第二デルタシグマ変調器１１６におけるフィードバック回路が構成されている。

乗算器１３１は、第一デルタシグマ変調器１０６の出力信号Ｙ１と係数Ｈ１とを乗算する回路である。乗算器１３２は、第二デルタシグマ変調器１１６の出力信号Ｙ２と係数Ｈ２とを乗算する回路である。加算回路１４０は、乗算器１３１から出力されるデジタル信号と乗算器１３２から出力されるデジタル信号とを加算する回路である。Ｈ１およびＨ２の導出方法については後で詳述するが、第一デルタシグマ変調器１０６における量子化誤差を打ち消すように求められる。

デジタルフィルタ１５０は、本実施の形態では、帯域制限フィルタの一例であるローパスフィルタおよびデシメーションフィルタを用いて構成されている。ローパスフィルタは、加算回路１４０から入力された信号のうち、ある周波数以上の信号成分を除去あるいは低減した信号を出力する。デシメーションフィルタは、サンプリング周波数を下げるフィルタである。なお、デジタルフィルタ１５０は、ローパスフィルタおよびデシメーションフィルタ以外のフィルタを用いて構成しても構わない。

［１−２．Ｈ１およびＨ２の設定方法］
以上のように構成されたＡＤ変換装置１００について、その動作を以下説明する。

［１−２−１．第一積分回路が１次積分回路の場合］
まず、第一積分回路１０１、第二積分回路１１１は１次積分回路として説明する。１次積分回路の入力信号をＸ’、出力信号をＹ’とすると、１次積分回路の伝達関数はＺ関数を用いて以下の式１のように表される。

入力端子１２１に入力される信号をＸ、第一量子化器１０２で発生する量子化ノイズ（量子化誤差）をＥ１、第二量子化器１１２で発生する量子化ノイズをＥ２、第一量子化器１０２の第一出力信号をＹ１、第二量子化器１１２の第二出力信号をＹ２とする。式１より、出力信号Ｙ１、Ｙ２の伝達関数は以下の式２ａおよび式２ｂのように表される。

第一出力信号Ｙ１、第二出力信号Ｙ２は、デジタルフィルタに接続される。デジタルフィルタでは、Ｙ１とＹ２にそれぞれ係数Ｈ１、Ｈ２をかけて加算し、デジタル信号Ｙを生成する。

ここで、式３のＨ１、Ｈ２は、式２ａおよび式２ｂに含まれているＥ１の項を打ち消すように係数を決められる。以下に示す式４ａおよび式４ｂは、この条件を満たす一例である。

式２ａ、式２ｂ、式４ａおよび式４ｂを式３に代入すると、以下の式５が求まる。

式５において、第一デルタシグマ変調器１０６において発生する量子化ノイズＥ１の項は相殺されている。また、量子化ノイズＥ２の項は、（１−Ｚ^−１）^２との積になっている。これは、２次のノイズシェーピング効果により、第二デルタシグマ変調器１１６において発生する量子化ノイズＥ２が高周波数成分化していることを意味する。これにより、量子化ノイズＥ２は後段のローパスフィルタにおいて除去されやすくなり、ＡＤ変換装置１００の出力における量子化ノイズＥ２に起因する誤差がより低減されることになる。

［１−２−２．第一積分回路が高次積分回路の場合］
また、本実施の形態のＡＤ変換装置１００において、第一積分回路１０１には、高次積分回路を適用してもよい。例えば、第一積分回路１０１が２次積分回路である場合について説明する。なお、第二積分回路１１１は１次積分回路とする。積分回路の入力信号をＸ’、出力信号をＹ’として、２次積分回路の伝達関数はＺ関数を用いて以下の式６ように表される。

式６より、出力信号Ｙ１、Ｙ２の伝達関数は以下の式７ａおよび式７ｂのように表される。

ここで、式７ａおよび式７ｂのＨ１およびＨ２は、第一積分回路１０１が１次積分回路の場合と同様に、式７ａおよび式７ｂに含まれているＥ１の項を打ち消すように係数を決める。以下に示す式８ａおよび式８ｂは、この条件を満たす一例である。

式７ａ、式７ｂ、式８ａおよび式８ｂを式３に代入すると、以下の式９が求まる。

式９において、第一デルタシグマ変調器１０６において発生する量子化ノイズＥ１の項は相殺されている。また、量子化ノイズＥ２の項は、（１−Ｚ^−１）^３との積になっている。これは、３次のノイズシェーピング効果により、第二デルタシグマ変調器１１６において発生する量子化ノイズＥ２が、１次積分回路の場合よりも高周波数成分化することを意味する。これにより、量子化ノイズＥ２は後段のローパスフィルタにおいてさらに除去されやすくなり、ＡＤ変換装置１００の出力における量子化ノイズＥ２に起因する誤差がより低減されることになる。

このように、積分回路は、１次積分回路でも２次以上の積分回路にしても良い。このとき、Ｅ１の項が相殺されるように、デジタルフィルタの係数を決める。上述したように、１次の積分回路でも十分にノイズシェーピング効果を得られるが、積分回路の次数が大きい方が、ノイズシェーピング効果も大きくなる。

［１−３．回路構成］
ＡＤ変換装置１００の動作説明に当たり、詳細な回路構成について図２を用いて説明する。

図２は、図１のＡＤ変換装置の一例を示す回路図である。図２では、説明のため、図１に示すＡＤ変換装置１００の構成要素の内の一部を示している。図２に示す回路図は、図１に示すＡＤ変換装置１００の構成要素のうち、第一積分回路１０１、第一量子化器１０２、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３を含んでいる。図２に示す回路図は、さらに、サンプリング容量２０５、スイッチ２０３、２０４、２０６および２０７を含んでいる。

サンプリング容量２０５は、入力端子１２１と第一積分回路１０１との間に設けられている。より具体的には、サンプリング容量２０５は、一端がスイッチ２０６の他端に、他端がスイッチ２０３および２０４の一端にそれぞれ接続されている。

なお、サンプリング容量２０５の他端に、第一ＤＡ変換器１０３の出力ノード（帰還容量２２１の一端）および第二ＤＡ変換器１１３の出力ノード（帰還容量２２６の一端）が接続されることで、サンプリング容量２０５の他端には、アナログ入力信号、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３に応じた電荷が蓄積される。言い換えると、このように構成することで、アナログ入力信号Ｘに第一帰還信号Ｆ０と第三帰還信号Ｆ２が加えられた信号を生成することができる（いわゆる加算回路１０５として機能する）。

スイッチ２０３は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の他端に接続され、他端に接地電圧が入力されている。スイッチ２０４は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の他端に、他端が第一積分回路１０１を構成するオペアンプ２０１のマイナス側端子にそれぞれ接続されている。

スイッチ２０６は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の一端に、他端が第一デルタシグマ変調器１０６の入力端子１２１にそれぞれ接続されている。スイッチ２０７は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の一端に接続され、他端に接地電圧が入力されている。

スイッチ２０３、２０４、２０６および２０７は、例えば、トランジスタで構成しても構わないし、リレー等を利用しても構わない。

第一積分回路１０１は、図２に示すように、オペアンプ２０１および積分容量２０２を有する。オペアンプ２０１は、マイナス側端子がスイッチ２０４の他端および積分容量２０２の一端に、出力端子が積分容量２０２の他端および第一量子化器１０２を構成するオペアンプのプラス側端子にそれぞれ接続され、プラス型端子に接地電圧が入力されている。

第一量子化器１０２は、オペアンプを用いて構成されており、プラス側入力端子が第一積分回路１０１を構成するオペアンプ２０１の出力端子に、マイナス側入力端子が基準電圧Ｖ_ＣＯＭＰを受け付ける基準電圧用端子２３５に、出力端子が第一デルタシグマ変調器１０６の第一出力端子１２２にそれぞれ接続されている。第一量子化器１０２は、第一積分回路１０１から出力される信号の電圧と基準電圧Ｖ_ＣＯＭＰとを比較し、第一積分回路１０１から出力される信号が基準電圧Ｖ_ＣＯＭＰより大きい場合は電圧値がＨｉレベル（以下、「Ｈｉ」と略称する）の信号を、第一積分回路１０１から出力される信号が基準電圧Ｖ_ＣＯＭＰ以下の場合は電圧値がＬｏレベル（以下、「Ｌｏ」と略称する）の信号を出力する。

第一ＤＡ変換器１０３は、帰還容量２２１、スイッチ２２２〜２２４、基準電圧用端子２３１および２３２を備えている。帰還容量２２１は、一端がサンプリング容量２０５の他端に接続されている。スイッチ２２２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２１の他端に接続され、他端に接地電圧が入力されている。スイッチ２２３は、制御信号Φ２＿Ｈｉ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子２３１に、他端が帰還容量２２１の他端にそれぞれ接続されている。スイッチ２２４は、制御信号Φ２＿Ｌｏ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２１の他端に、他端が基準電圧用端子２３２にそれぞれ接続されている。基準電圧用端子２３１には参照電圧Ｖ_ＲＥＦが印加され、基準電圧用端子２３２には参照電圧−Ｖ_ＲＥＦが印加されている。スイッチ２２２、２２３および２２４は、例えば、トランジスタで構成しても構わないし、リレー等を利用しても構わない。

第二ＤＡ変換器１１３は、帰還容量２２６、スイッチ２２７、２２８および２２９、基準電圧用端子２３３および２３４を備えている。帰還容量２２６は、一端がサンプリング容量２０５の他端に接続されている。スイッチ２２７は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２６の他端に接続され、他端に接地電圧が入力されている。スイッチ２２８は、制御信号Φ２＿Ｈｉ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子２３３に、他端が帰還容量２２６の他端にそれぞれ接続されている。スイッチ２２９は、制御信号Φ２＿Ｌｏ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２６の他端に、他端が基準電圧用端子２３４にそれぞれ接続されている。基準電圧用端子２３３には参照電圧Ｖ_ＲＥＦが印加され、基準電圧用端子２３４には参照電圧−Ｖ_ＲＥＦが印加されている。スイッチ２２７、２２８および２２９は、例えば、トランジスタで構成しても構わないし、リレー等を利用しても構わない。

［１−４．動作］
図４Ａは、各スイッチの制御信号Φ１、Φ２、Φ２＿ＯＮ１、Φ２＿ＯＦＦ１、Φ２＿ＯＮ２、Φ２＿ＯＦＦ２のタイミングチャートである。ここで、制御信号Φ２＿ＯＮ１およびΦ２＿ＯＦＦ１には、制御信号Φ２＿Ｈｉ１およびΦ２＿Ｌｏ１のどちらかが割り当てられる。また、制御信号Φ２＿ＯＮ２およびΦ２＿ＯＦＦ２には、制御信号Φ２＿Ｈｉ２およびΦ２＿Ｌｏ２のどちらかが割り当てられる。

割り当て方法は、単位サイクル４０１ごとに第一量子化器１０２および第二量子化器１１２の出力によって判定される。例えば、第一量子化器１０２の出力がＨｉの場合、制御信号Φ２＿Ｈｉ１は制御信号Φ２＿ＯＮ１に、制御信号Φ２＿Ｌｏ１は制御信号Φ２＿ＯＦＦ１に割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ２＿Ｈｉ１は制御信号Φ２＿ＯＦＦ１に、制御信号Φ２＿Ｌｏ１は制御信号Φ２＿ＯＮ１に割り当てられる。第二量子化器１１２の出力がＨｉの場合、制御信号Φ２＿Ｈｉ２は制御信号Φ２＿ＯＮ２に、制御信号Φ２＿Ｌｏ２は制御信号Φ２＿ＯＦＦ２に割り当てられる。第二量子化器１１２の出力がＬｏの場合、制御信号Φ２＿Ｈｉ２は制御信号Φ２＿ＯＦＦ２に、制御信号Φ２＿Ｌｏ２は制御信号Φ２＿ＯＮ２に割り当てられる。

単位サイクル４０１の各々は、サンプリング期間４０２と転送期間４０３とで構成されている。

サンプリング期間４０２は、アナログ入力信号Ｘに応じた電荷がサンプリング容量２０５に蓄積される期間である。サンプリング期間４０２において、制御信号Φ１の電圧値（あるいは論理値）がＨｉになり、制御信号Φ２の電圧値はＬｏになる。また、制御信号Φ２＿ＯＮ１、Φ２＿ＯＦＦ１、Φ２＿ＯＮ２およびΦ２＿ＯＦＦ２はＬｏである。

転送期間４０３は、アナログ入力信号Ｘに応じて蓄積されたサンプリング容量２０５の電荷に、第一量子化器１０２および第二量子化器１１２から出力される信号に応じた電荷を加えた電荷が、積分容量２０２に転送される期間である。転送期間４０３において、制御信号Φ１の電圧値がＬｏになり、制御信号Φ２の電圧値がＨｉになる。制御信号Φ１と制御信号Φ２は、互いにアクティブ期間（例えばＨｉ期間）が重複しないノンオーバーラップ信号である。制御信号Φ２＿ＯＮ１および制御信号Φ２＿ＯＮ２は、Φ２と同じ転送期間４０３でＨｉになる。制御信号Φ２＿ＯＦＦ１および制御信号Φ２＿ＯＦＦ２は、単位サイクル４０１の期間中Ｌｏのままである。単位サイクル４０１は繰り返される。

図２において、入力端子１２１に電圧値がＶｉｎのアナログ入力信号Ｘが印加された場合を考える。サンプリング期間４０２において、制御信号Φ１の電圧値がＨｉになるとスイッチ２０３、２０６、２２２、２２７がＯＮ状態になる。このとき、スイッチ２０４、２０７、２２３、２２４、２２８、２２９はＯＦＦ状態になる。サンプリング容量２０５には以下の式１０に示す電荷Ｑｓが蓄積される。

なお、このとき帰還容量２２１および２２６は、スイッチ２２２および２２７がＯＮ状態でありＧＮＤに接続されているため、蓄積される電荷はゼロとなる。

次に、サンプリング期間４０２が終了すると、転送期間４０３に移行する。転送期間４０３において、制御信号Φ１がＬｏになり制御信号Φ２がＨｉになると、スイッチ２０４および２０７がＯＦＦ状態からＯＮ状態になる。このとき、スイッチ２０３、２０６、２２２および２２７はＯＮ状態からＯＦＦ状態になる。これにより、サンプリング容量２０５の電荷は、積分容量２０２に転送される。

さらにこのとき、帰還容量２２１および２２６の各々に第一量子化器１０２および第二量子化器１１２の各々の出力信号に対応する電荷が蓄積され、積分容量２０２に転送される。具体的には、第一量子化器１０２の出力値に応じて、スイッチ２２３または２２４のどちらか一方がＯＮ状態になる。言い換えると、スイッチ２２３および２２４を制御する制御信号の電圧レベルは、第一量子化器１０２から出力される信号に応じたレベルとなる。また、第二量子化器１１２の出力値に応じて、スイッチ２２８または２２９のどちらか一方がＯＮ状態になる。言い換えると、スイッチ２２８および２２９を制御する制御信号の電圧レベルは、第二量子化器１１２から出力される信号に応じたレベルとなる。

オペアンプ２０１の入力をＧＮＤと仮定すると、サンプリング容量２０５は、蓄積される電荷がゼロになる。帰還容量２２１には、第一量子化器１０２の出力がＨｉのときは、以下の式１１ａに示す電荷Ｑ_ＦＢ１が蓄積され、第一量子化器１０２の出力がＬｏのときは、以下の式１１ｂに示す電荷Ｑ_ＦＢ１が蓄積される。

帰還容量２２６には、第二量子化器１１２の出力がＨｉのとき以下の式１２ａに示す電荷Ｑ_ＦＢ３が蓄積され、第二量子化器１１２の出力がＬｏのとき以下の式１２ｂに示す電荷Ｑ_ＦＢ３が蓄積される。

式１１ａおよび式１２ａは正の値、式１１ｂおよび式１２ｂは負の値をとる。つまり、これらの第一ＤＡ変換器１０３および第二ＤＡ変換器１１３は、正の値も負の値も出力することができる。このタイプのＤＡ変換器はバイポーラ型と呼ばれる。これに対して、正負どちらかの値を出力するタイプのＤＡ変換器はユニポーラ型と呼ばれる。

以上のように、図４Ａに示すとおり、制御信号Φ１、Φ２、Φ２＿ＯＮ１、Φ２＿ＯＦＦ１、Φ２＿ＯＮ２、Φ２＿ＯＦＦ２に基づきスイッチのＯＮ状態とＯＦＦ状態とを繰り返し切り替える。そうすると、積分容量２０２に電荷が単位サイクル毎に転送されていく。

以上より、転送期間４０３において積分容量２０２に加算される電荷Ｑ_Ｉは、以下の式１３のようになる。

ここで示す例において、単位サイクル４０１ごとに転送される電荷Ｑ_ＦＢ１は、第一帰還信号Ｆ０を意味する。また、電荷Ｑ_ＦＢ３は、第三帰還信号Ｆ２を意味する。式１３より、積分容量２０２にかかる電圧は、以下の式１４のようになる。

式１４中の電圧Ｖ_Ｉは、第一積分回路１０１の出力電圧であり、第一量子化器１０２の入力電圧である。第一量子化器１０２はＶ_Ｉと、基準電圧Ｖ_ＣＯＭＰを元に生成される閾値電圧とを比較し、デジタル信号を出力する。

［１−５．ＤＡ変換器の変形例］
図３Ａ〜図３Ｃは、図２における第一ＤＡ変換器１０３または第二ＤＡ変換器１１３の別の構成を示す回路図である。なお、１−５−４で詳述するが、１段目の第一デルタシグマ変調器１０６を構成するＤＡ変換器は、入力信号の範囲が０および正であるため、ユニポーラ型またはバイポーラ型のＤＡ変換器を用いることができる。これに対し、２段目以降のデルタシグマ変調器では、入力信号が前段のデルタシグマ変調器における量子化誤差となるため、正負両極の値をとる必要がある。したがって、２段目以降のデルタシグマ変調器では、バイポーラ型のＤＡ変換器が用いられることが望ましい。

［１−５−１．ユニポーラ型のＤＡ変換器の例］
図３ＡのＤＡ変換器３５１は、ユニポーラ型のＤＡ変換器であり、第一ＤＡ変換器１０３として利用可能である。

ＤＡ変換器３５１は、図３Ａに示すように、帰還容量３０１、スイッチ３０２〜３０４、および、基準電圧用端子３３２を有する。帰還容量３０１は、一端がＤＡ変換器用出力端子３３１に接続されている。スイッチ３０２は、制御信号Φ２＿Ｈｉに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３２に、他端が帰還容量３０１の他端にそれぞれ接続されている。スイッチ３０３は、制御信号Φ２＿Ｌｏに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量３０１の他端に接続され、他端に接地電圧が入力されている。スイッチ３０４は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量３０１の他端に接続され、他端に接地電圧が入力されている。

例として第一ＤＡ変換器１０３の代わりにＤＡ変換器３５１が用いられた場合を考える。第一量子化器１０２の出力がＨｉの場合、制御信号Φ２＿ＨｉはΦ２＿ＯＮ１に、制御信号Φ２＿ＬｏはΦ２＿ＯＦＦ１に割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ２＿ＨｉはΦ２＿ＯＦＦ１に、制御信号Φ２＿ＬｏはΦ２＿ＯＮ１に割り当てられる。これらの割り当ては、単位サイクル４０１ごとに第一量子化器１０２の出力によって判定される。また、ＤＡ変換器３５１は、図２で示した第一ＤＡ変換器１０３の基準電圧用端子２３２に−Ｖ_ＲＥＦを入力する代わりに、ＧＮＤを接続したものである。転送期間４０３において、帰還容量３０１には、第一量子化器１０２の出力がＨｉのとき以下の式１５ａに示す電荷Ｑ_ＦＢＡが蓄積され、第一量子化器１０２の出力がＬｏのとき以下の式１５ｂに示す電荷Ｑ_ＦＢＡが蓄積される。

式１５ａおよび式１５ｂから分かるように、ＤＡ変換器３５１は、積分容量から電荷を減少させる方向にしか動作しない。つまり、図３ＡのＤＡ変換器はユニポーラ型である。

［１−５−２．バイポーラ型のＤＡ変換器の例１］
図３ＢのＤＡ変換器３５２は、バイポーラ型のＤＡ変換器であり、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３の少なくとも何れか一方に利用可能である。

ＤＡ変換器３５２は、図３Ａで示したＤＡ変換器３５１（ユニポーラ型のＤＡ変換回路）に加え、帰還容量３１１、スイッチ３１２およびスイッチ３１３、および、基準電圧用端子３３３を有する。帰還容量３１１は、一端がＤＡ変換器用出力端子３３１に接続されている。スイッチ３１２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３３に、他端が帰還容量３１１の他端にそれぞれ接続されている。スイッチ３１３は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量３１１の他端に接続され、他端に接地電圧が入力されている。

例として第一ＤＡ変換器１０３の代わりにＤＡ変換器３５２が用いられた場合を考える。帰還容量３１１は、制御信号Φ１と制御信号Φ２とで制御するスイッチとしか接続されていない。このため、帰還容量３１１から転送される電荷量は、第一量子化器１０２の出力に依存せずに一定である。サンプリング期間において、帰還容量３１１には以下の式１６に示される電荷Ｑ_ＦＢＢが蓄積される。

転送期間４０３において帰還容量３０１に蓄積される電荷量Ｑ_ＦＢＡと、サンプリング期間４０２において帰還容量３１１に蓄積される電荷量Ｑ_ＦＢＢとを示した。これらＱ_ＦＢＡとＱ_ＦＢＢの差分が、ＤＡ変換器３５２の出力端子から積分回路に単位サイクル４０１ごとに転送される。式１５および式１６より、第一量子化器１０２の出力がＨｉのとき式１７ａが求まり、第一量子化器１０２の出力がＬｏのとき式１７ｂが求まる。

以下の式１８が成立すれば、式１７ａおよび式１７ｂは正の値も負の値も出力することができる。

つまり、このＤＡ変換器３５２はバイポーラ型となる。なお、ＤＡ変換器３５２を第一ＤＡ変換器１０３に適用する場合には、式１８を成立させずに、ユニポーラ型として使用してもよい。

［１−５−３．バイポーラ型の他のＤＡ変換器の例２］
図３ＣのＤＡ変換器３５３は、バイポーラ型のＤＡ変換器であり、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３の少なくとも何れか一方に利用可能である。

ＤＡ変換器３５３は、帰還容量３２１、および、スイッチ部３５４、および、基準電圧用端子３３４を有する。

帰還容量３２１は、一端がＤＡ変換器用出力端子３３１に接続されている。

スイッチ部３５４は、スイッチ３２２〜３２４を有する。スイッチ３２２は、制御信号Φ２＿Ｈｉに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３４に、他端がスイッチ部３５４の出力ノードにそれぞれ接続されている。なお、出力ノードは、図２では、帰還容量３２１の他端に接続されたノードである。スイッチ３２３は、制御信号Φ１＿Ｈｉに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がスイッチ部３５４の出力ノードに接続され、他端に接地電圧が入力されている。スイッチ３２４は、制御信号Φ１＿Ｌｏに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３４に、他端がスイッチ部３５４の出力ノードにそれぞれ接続されている。スイッチ３２５は、制御信号Φ２＿Ｌｏに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がスイッチ部３５４の出力ノードに接続され、他端に接地電圧が入力されている。

例として第一ＤＡ変換器１０３の代わりにＤＡ変換器３５３が用いられた場合を考える。

図４Ｂは、これらの信号動作を示すタイミングチャートである。ここで、制御信号Φ１＿ＯＮおよびΦ１＿ＯＦＦには、制御信号Φ１＿ＨｉおよびΦ１＿Ｌｏのどちらかが割り当てられる。第一量子化器１０２の出力がＨｉの場合、制御信号Φ１＿Ｈｉは制御信号Φ１＿ＯＮに、制御信号Φ１＿Ｌｏは制御信号Φ１＿ＯＦＦに割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ１＿Ｈｉは制御信号Φ１＿ＯＦＦに、制御信号Φ１＿Ｌｏは制御信号Φ１＿ＯＮに割り当てられる。また、制御信号Φ２＿ＯＮおよびΦ２＿ＯＦＦには、制御信号Φ２＿ＨｉおよびΦ２＿Ｌｏのどちらかが割り当てられる。第一量子化器１０２の出力がＨｉの場合、制御信号Φ２＿Ｈｉは制御信号Φ２＿ＯＮに、制御信号Φ２＿Ｌｏは制御信号Φ２＿ＯＦＦに割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ２＿Ｈｉは制御信号Φ２＿ＯＦＦに、制御信号Φ２＿ＬｏはΦ２＿ＯＮに割り当てられる。これらの割り当ては、単位サイクル４１１ごとに第一量子化器１０２の出力によって判定される。

単位サイクル４１１の各々は、図４Ａの場合と同様に、サンプリング期間４１２と転送期間４１３とで構成されている。制御信号Φ１＿ＯＮは、制御信号Φ１と同様に、サンプリング期間４１２でＨｉになり、転送期間４１３でＬｏになる。制御信号Φ２＿ＯＮは、制御信号Φ２と同様に、サンプリング期間４０２でＬｏになり、転送期間４１３でＨｉになる。制御信号Φ１＿ＯＦＦおよび制御信号Φ２＿ＯＦＦは、単位サイクル４１１中Ｌｏのままである。単位サイクル４１１は繰り返される。

帰還容量３２１には、転送期間４１３で蓄積される電荷量とサンプリング期間４１２で蓄積される電荷量との差分Ｑ_ＦＢＣが、ＤＡ変換器３５３の出力端子から積分回路に単位サイクル４１１ごとに転送される。第一量子化器１０２の出力がＨｉのとき以下の式１９ａに示す電荷Ｑ_ＦＢＡが蓄積され、第一量子化器１０２の出力がＬｏのとき以下の式１９ｂに示す電荷Ｑ_ＦＢＣが蓄積される。

このＤＡ変換器３５３は、式１９ａ、式１９ｂより、バイポーラ型であることが分かる。

なお、図２に示す第一ＤＡ変換器１０３および第二ＤＡ変換器１１３は、基準電圧としてＶ_ＲＥＦおよび−Ｖ_ＲＥＦを用いている。一方、図３Ｂに示すＤＡ変換器３５２および図３Ｃに示すＤＡ変換器３５３は、バイポーラ型ではあるが、基準電圧としてＶ_ＲＥＦを用い、−Ｖ_ＲＥＦを用いていない。つまり、図３Ｂに示すＤＡ変換器３５２および図３Ｃに示すＤＡ変換器３５３では、基準電圧−Ｖ_ＲＥＦは不要であり、片側電源のみでバイポーラ型のＤＡ変換器を実現できる。

［１−５−４．ＤＡ変換器の変形例の適用方法］
以上、図２、図３Ａ〜図３Ｃにより、バイポーラ型とユニポーラ型のＤＡ変換器の具体例が示された。上述したように、バイポーラ型およびユニポーラ型のＤＡ変換器は、入力信号の取り得る値の範囲により使い分けることができる。デルタシグマ変調器の入力信号の取り得る値の範囲が正負両極の値を取りうる場合には、当該デルタシグマ変調器のＤＡ変換器として、バイポーラ型のＤＡ変換器を利用することが望ましい。一方、デルタシグマ変調器の入力信号の取り得る値の範囲が０を含む正の値の場合または０を含む負の値の場合には、ユニポーラ型を使用することもできる。

なお、２段目の第二デルタシグマ変調器１１６の入力信号は、１段目の第一デルタシグマ変調器１０６で発生する量子化誤差である。この量子化誤差は、正負の両極性の値をとる。このため、２段目の第二デルタシグマ変調器１１６においてユニポーラ型のＤＡ変換器を用いると、第二帰還信号Ｆ１が正または負の値をとる信号になり、入力信号の範囲と帰還信号の範囲との差分が大きくなる。この結果、２段目の第二デルタシグマ変調器１１６の負帰還ループが正常に動作せずに、過負荷状態になりやすい。これは、アナログ入力信号をデジタル信号に変換する際に大きい誤差を引き起こす。

第三帰還信号Ｆ２についても、正負の両極性の値をとるほうが望ましい。例えば第一帰還信号Ｆ０およびＦ２が０以上の正の値をとる場合、または、０以下の負の値をとる場合を考える。このとき、例えば入力信号が０またはその付近の場合、過負荷状態になりやすいため、ＡＤ変換時の誤差が大きくなりやすい。第三帰還信号Ｆ２が正負の両極性の値をとることで、入力信号にオフセットがかかるのと等価になる。このため、オフセット値を調整することで、誤差の大きくなる入力範囲は使わずにすむ。

図５は、第二ＤＡ変換器１１３としてバイポーラ型のＤＡ変換器を使用した場合の構成例を示した回路図である。図５では、第一積分回路１０１、第二積分回路１１１、第二ＤＡ変換器１１３、スイッチ５０２、５０３、５１２および５１３が含まれている。

第一積分回路１０１の構成は、図２に示す第一積分回路１０１の構成と同じであり、オペアンプ５０４および積分容量５０５を有する。オペアンプ５０４は、マイナス側端子がスイッチ５０３の他端および積分容量５０５の一端に、出力端子が積分容量５０５の他端および第一量子化器１０２の入力端子にそれぞれ接続され、プラス型端子に接地電圧が入力されている。

第二積分回路１１１は、第一積分回路１０１と同じ構成であり、オペアンプ５１４および積分容量５１５を有する。オペアンプ５１４は、マイナス側端子がスイッチ５１３の他端および積分容量５１５の一端に、出力端子が積分容量５１５の他端および第二量子化器１１２の入力端子にそれぞれ接続され、プラス型端子に接地電圧が入力されている。

第二ＤＡ変換器１１３は、図３Ｃに示すＤＡ変換器３５３を元に構成されており、図３Ｃに示すスイッチ部３５４、帰還容量５０１および５１１を有する。スイッチ部３５４は、出力ノードが帰還容量５０１および５１１の一端に接続されている。帰還容量５０１は、一端がスイッチ部３５４の出力ノードに、他端がスイッチ５０２および５０３の一端にそれぞれ接続されている。帰還容量５１１は、一端がスイッチ部３５４の出力ノードに、他端がスイッチ５１２および５１３の一端にそれぞれ接続されている。スイッチ部３５４は、第二量子化器１１２の出力信号により、図４Ｂで説明したタイミングチャートのとおりに動作する。図５の例の場合、第三帰還信号Ｆ２を出力するために帰還容量５０１が必要となり、第二帰還信号Ｆ１を出力するために帰還容量５１１が必要となる。また、スイッチ部３５４は、第三帰還信号Ｆ２および第二帰還信号Ｆ１に対して図５に示すように共用化してもよい。

スイッチ５０２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が第二ＤＡ変換器１１３を構成する帰還容量５０１の他端に接続され、他端に接地電圧が入力されている。

スイッチ５０３は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量５０１の他端に、他端が第一積分回路１０１を構成するオペアンプ５０４のマイナス側端子および積分容量５０５の一端にそれぞれ接続されている。スイッチ５１２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が第二ＤＡ変換器１１３を構成する帰還容量５１１の他端に接続され、他端に接地電圧が入力されている。スイッチ５１３は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量５１１の他端に、他端が第二積分回路１１１を構成するオペアンプ５１４のマイナス側端子および積分容量５１５の一端にそれぞれ接続されている。

以上のように、入力信号の取りうる範囲が０を含む正の値をとる場合、または、０を含む負の値をとる場合、第一ＤＡ変換器１０３はユニポーラ型、第二ＤＡ変換器１１３はバイポーラ型とすることが望ましい。これにより、第二デルタシグマ変調器１１６の負帰還ループにおいて、過負荷状態になりにくくなる。また、第一デルタシグマ変調器１０６の入力信号にオフセット値がかかるのと等価になる。このため、ＡＤ変換時の誤差が小さくなる。

なお、入力端子１２１に入力される信号が、０付近などの誤差の大きい入力範囲を含まない場合は、第三帰還信号Ｆ２は正または負の値をとる、つまり、０を含まなくても良い。

図６は、バイポーラ型およびユニポーラ型の両方の機能を併せ持つ第二ＤＡ変換器１１３の構成例を示した回路図である。図６では、第一積分回路１０１、第二積分回路１１１、第二ＤＡ変換器１１３、スイッチ５０２、５０３、５１２および５１３が含まれている。なお、第一積分回路１０１、第二積分回路１１１、スイッチ５０２、５０３、５１２および５１３の構成は、図５と同じである。

図６に示す第二ＤＡ変換器１１３は、ユニポーラ型のＤＡ変換器３５１とバイポーラ型のＤＡ変換器３５３とを有する。ＤＡ変換器３５１の構成は、図３Ａに示すＤＡ変換器３５１の構成と同じであり、帰還容量の一端がスイッチ５０２および５０３の一端に接続されている。ＤＡ変換器３５３の構成は、図３Ｃに示すＤＡ変換器３５３の構成と同じであり、帰還容量の一端がスイッチ５１２および５１３の一端に接続されている。第二ＤＡ変換器１１３内のスイッチは、第二量子化器１１２の出力信号により、図４Ａおよび図４Ｂで説明したタイミングチャートのとおりに動作する。この第二ＤＡ変換器１１３の構成の場合、第二帰還信号Ｆ１は正負の両極性の値をとり、第三帰還信号Ｆ２は正または負の値をとる（０を含まない）。

以上のように、入力信号の取りうる範囲が正の値、または負の値であり、誤差の大きい入力範囲を含まない場合には、第一ＤＡ変換器１０３としてユニポーラ型のＤＡ変換器を用い、第二ＤＡ変換器１１３として、第二帰還信号Ｆ１のためのバイポーラ型のＤＡ変換器および第三帰還信号Ｆ２のためのユニポーラ型のＤＡ変換器の両方の機能を有するＤＡ変換器を用いてもよい。これにより、第一および第二デルタシグマ変調器１１６の負帰還ループにおいて、過負荷状態になりにくくなる。このため、ＡＤ変換時の誤差が小さくなる。

［１−６．積分回路の変形例（インクリメンタル型のＡＤ変換装置の動作）］
また、ＡＤ変換装置１００の変形例としては、例えば、インクリメンタル型ＡＤ変換装置がある。インクリメンタル型ＡＤ変換装置の動作を図７及び図８を用いて説明する。

図７は、本変形例における積分回路および量子化器の一例を示す回路図である。図７にでは、ＡＤ変換装置の構成要素のうち、積分回路７００と、量子化器７１１と、スイッチ７１２とを示している。

本変形例の積分回路７００は、図１における第一積分回路１０１だけでなく、第二積分回路１１１として使用することができる。積分回路７００は、オペアンプ７０１、積分容量７０２およびスイッチ７０３を有する。オペアンプ７０１は、マイナス側端子が積分回路７００の入力ノード、積分容量７０２の一端およびスイッチ７０３の一端に接続され、出力端子が出力ノード、積分容量７０２の他端およびスイッチ７０３の他端にそれぞれ接続され、プラス側端子に接地電圧が入力されている。スイッチ７０３は、リセット用スイッチであり、制御信号Φｒｓｔに応じてＯＮ状態とＯＦＦ状態とが切り替わる。

量子化器７１１は、オペアンプで構成され、プラス側端子が積分回路７００の出力ノードに、出力端子がスイッチ７１２の一端にそれぞれ接続され、マイナス側端子に基準電圧Ｖ_ＣＯＭＰが印加されている。

スイッチ７１２は、リセット信号Φｒｓｔに応じてＯＮ状態とＯＦＦ状態とが切り替わるリセット用スイッチであり、一端が量子化器７１１の出力端子に接続され、他端に接地電圧が入力されている。

このような構成のＡＤ変換装置１００では、リセット期間において、リセット信号Φｒｓｔを制御することにより、図７に示されているスイッチ７０３および７１２をＯＮ状態にする。このとき、積分容量７０２の両端が短絡されるため、積分容量７０２の電荷がゼロになる。また、スイッチ７１２がＯＮ状態になることで、量子化器７１１の出力がＬｏに固定される。なお、リセット用スイッチ７０３および７１２は、上記の場所以外に接続してもよい。

図８は、本変形例にかかるインクリメンタル型ＡＤ変換装置におけるスイッチの制御信号のタイミングチャートである。ＡＤ変換サイクル８０１はそれぞれ、リセット期間８１１とＡＤ変換期間８１２とを含んで構成される。ＡＤ変換期間８１２は、単位サイクル８２１がＭ回繰り返される期間である。単位サイクル８２１は、サンプリング期間８２２と転送期間８２３とで構成される。サンプリング期間８２２および転送期間８２３における動作は、基本的には、図４Ａに示すサンプリング期間４０２および転送期間４０３における動作と同じである。

リセット期間８１１では、リセット信号ΦｒｓｔがＨｉになり、制御信号Φ１、Φ２はＬｏとなる。ＡＤ変換期間８１２に関しては、リセット信号ΦｒｓｔはＬｏになり、制御信号Φ１、Φ２は、図４を用いて説明した動作のとおり、ＨｉとＬｏを交互に繰り返す。ＡＤ変換期間８１２の終了後、次のＡＤ変換サイクル８０１のリセット期間８１１に移行する。以上のように、リセット期間８１１とＡＤ変換期間８１２を一つのＡＤ変換サイクル８０１として、同じ動作を繰り返す。

［１−７．効果等］
以上のように本実施の形態においては、負帰還構成になるため、デルタシグマ変調器とデジタルフィルタとの間の伝達関数のミスマッチに対して感度を鈍くすることができる。

本実施の形態の効果を示すために、積分回路のオペアンプゲインが、無限大（理想状態）から４０ｄＢ相当に劣化した場合の特性を比較する。

図９は、本実施の形態のインクリメンタル型ＡＤ変換装置を用いて、ＡＤ変換時の線形近似誤差の最大値をビット数ごとにプロットしたグラフである。また、図１０に第三帰還信号Ｆ２のない従来の装置を用いたときの結果を示すグラフである。なお、ビット数は単位サイクル８２１の回数によって変えることができる。

図１０に示すように、オペアンプが理想的に動作する場合はビット数に関係なく誤差は０．５ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となっている。一方、オペアンプゲインが４０ｄＢの場合、ビット数が増えると誤差も増加している。例えば１２ビットの場合、誤差は約１０ＬＳＢとなり、約３ビット精度劣化していることを表している。

図９では、オペアンプが理想的に動作する場合とゲイン４０ｄＢの場合とで、誤差に大差はなく、１〜１．５ＬＳＢとなる。つまり、図１０のようにアンプゲイン低下によるＡＤ変換の精度劣化が最小限に抑制されている。本実施の形態のインクリメンタル型ＡＤ変換装置においては、第三帰還信号Ｆ２の効果により、オペアンプゲインに対する特性劣化が抑制される。

以上のように、本実施の形態において、ＡＤ変換装置１００は、アナログ入力信号に第一帰還信号Ｆ０と第三帰還信号Ｆ２とが加えられた信号を入力とする第一積分回路１０１と、第一積分回路１０１の出力信号をデジタル信号に変換する第一量子化器１０２と、第一量子化器１０２の出力信号をアナログ信号に変換する第一ＤＡ変換器１０３と、第一積分回路１０１の出力信号と第一ＤＡ変換器１０３の出力信号と第二帰還信号Ｆ１とを加算した信号を入力とする第二積分回路１１１と、第二積分回路１１１の出力信号をデジタル信号に変換する第二量子化器１１２と、第二量子化器１１２の出力信号をアナログ信号に変換する第二ＤＡ変換器１１３と、を有し、第一帰還信号Ｆ０は第一ＤＡ変換器１０３の出力信号であり、第二帰還信号Ｆ１は第二ＤＡ変換器１１３の出力信号であり、第三帰還信号Ｆ２は第二ＤＡ変換器１１３の出力信号である。

なお、従来の第三帰還信号Ｆ２を設けないＡＤ変換装置の場合、理想通りに動けば、１段目のデルタシグマ変調器で発生する量子化誤差Ｅ１は、後段のデジタルフィルタで打ち消すことができ、高精度なＡＤ変換特性を得ることができる。

しかし、実際には、各素子の特性の差に起因する誤差（ハードウェア構成に起因する上記式には現れない誤差）、あるいは、劣化の度合い等により、各素子が理想的に動作せず、量子化誤差Ｅ１を解消できない場合がある。より具体的には、例えば、積分回路内のオペアンプゲインが劣化すると、積分回路の伝達関数である式１および式６に誤差成分が混入する。一方、式４および式８のデジタルフィルタの係数は不変とすると、式５および式９のように量子化誤差Ｅ１の項が完全に打ち消されなくなる。これはデルタシグマ変調器とデジタルフィルタの伝達関数にハードウェアに起因するミスマッチが発生することが原因である。このため、従来のＡＤ変換装置では、精度の劣化を引き起こす場合がある。

これに対し、本実施の形態のＡＤ変換装置１００は、最終段のデルタシグマ変調器から１段目のデルタシグマ変調器に第三帰還信号Ｆ２を帰還させる負帰還構成にすることで、ミスマッチにより残留した量子化誤差Ｅ１の項を低減するように動作する。言い換えると、本実施の形態のＡＤ変換装置１００は、装置全体のばらつきを第三帰還信号Ｆ２によりフィードバックさせる。ここで、フィードバック動作は、フィードバック動作に用いられた帰還信号が示す誤差を抑えるように働く。したがって、本実施の形態のＡＤ変換装置１００は、最終段のデルタシグマ変調器から初段のデルタシグマ変調器に帰還信号を入力することにより、装置全体のばらつきに起因する誤差、つまり、ミスマッチにより残留した誤差を含むフィードバック動作を行うことができる。このため高精度なＡＤ変換装置１００を提供できる。また、良好な線形性は保持される。

また、本実施の形態において、ＡＤ変換装置１００は、アナログ入力信号Ｘのレベルは０以上のみ、または０以下のみを使用し、第二帰還信号Ｆ１はバイポーラ型であっても構わない。

このように構成すれば、２段目の帰還ループの過負荷を抑制し、ＡＤ変換時の誤差悪化が抑制される。そのため、高精度なＡＤ変換装置を提供することができる。

また、本実施の形態において、ＡＤ変換装置１００は、第三帰還信号Ｆ２はバイポーラ型であっても構わない。

このように構成すれば、ＡＤ変換時の誤差が小さい入力範囲を使用できる。そのため、高精度なＡＤ変換装置を提供することができる。

また、本実施の形態において、ＡＤ変換装置１００は、インクリメンタル型であっても構わない。

このように構成すれば、良好な線形性を備えたまま、デルタシグマ変調器とデジタルフィルタの伝達関数のミスマッチによるＡＤ変換時の誤差悪化が抑制される。そのため、高精度なインクリメンタル型ＡＤ変換装置を提供することができる。

（実施の形態２）
以下、図１１を用いて、実施の形態２を説明する。実施の形態１では、２段のデルタシグマ変調器を備える場合について説明したが、本実施の形態では、３段のデルタシグマ変調器を備える場合について説明する。

［２−１．構成］
図１１は、本実施の形態にかかるＡＤ変換装置１１００の機能ブロック図である。

ＡＤ変換装置１１００は、デルタシグマ変調器群１１１０、乗算器１１５１〜１１５３、加算回路１１６０、デジタルフィルタ１１７０、入力端子１１３１および出力端子１１３５を備える。

デルタシグマ変調器群１１１０は、３段のデルタシグマ変調器を備えており、１段目の第一デルタシグマ変調器１１０６と２段目の第二デルタシグマ変調器１１１６と３段目の第三デルタシグマ変調器１１２６とが３段縦続接続された構成となっている。

１段目の第一デルタシグマ変調器１１０６の構成について説明する。１段目の第一デルタシグマ変調器１１０６は、加算回路１１０５、第一積分回路１１０１、第一量子化器１１０２、第一ＤＡ変換器１１０３および第一出力端子１１３２を有する。

加算回路１１０５は、入力端子１１３１に加えられるアナログ入力信号に、当該１段目の第一デルタシグマ変調器１１０６において生成される第一帰還信号Ｆ１０と、最終段のデルタシグマ変調器において生成される第四帰還信号Ｆ１３とを加える。

第一積分回路１１０１は、加算回路１１０５から出力された信号を積分したアナログ信号を出力する第一積分工程を実行する回路である。

第一量子化器１１０２は、第一積分回路１１０１から出力されたアナログ信号を量子化することによりデジタル信号を生成する第一量子化工程を実行する回路である。第一量子化器１１０２は、生成したデジタル信号を、第一出力端子１１３２および第一ＤＡ変換器１１０３に出力する。

第一ＤＡ変換器１１０３は、第一量子化器１１０２から出力されたデジタル信号をデジタルアナログ変換することによりアナログ信号である第一帰還信号Ｆ１０を生成する第一ＤＡ変換工程を実行する回路である。この第一帰還信号Ｆ１０は前述のとおり、加算回路１１０５を介して第一積分回路１１０１の入力に帰還される。さらに、第一帰還信号Ｆ１０は、次段のデルタシグマ変調器に出力される。

２段目の第二デルタシグマ変調器１１１６の構成について説明する。２段目の第二デルタシグマ変調器１１１６は、加算回路１１１５、第二積分回路１１１１、第二量子化器１１１２、第二ＤＡ変換器１１１３および第二出力端子１１３３を有する。

加算回路１１１５は、第一積分回路１１０１の出力信号と、第一ＤＡ変換器１１０３から出力される第一帰還信号Ｆ１０と、当該第二デルタシグマ変調器１１１６を構成する第二ＤＡ変換器１１１３から出力される第二帰還信号Ｆ１１とを加算する。

第二積分回路１１１１は、加算回路１１１５から出力された信号を積分したアナログ信号を生成する第二積分工程を実行する回路である。

第二量子化器１１１２は、第二積分回路１１１１から出力されたアナログ信号を量子化することによりデジタル信号を生成する第二量子化工程を実行する回路である。第二量子化器１１１２は、生成したデジタル信号を、第二出力端子１１３３および第二ＤＡ変換器１１１３に出力する。

第二ＤＡ変換器１１１３は、第二量子化器１１１２から出力されたデジタル信号をデジタルアナログ変換することによりアナログ信号である第二帰還信号Ｆ１１を生成する第二ＤＡ変換工程を実行する回路である。第二帰還信号Ｆ１１は前述のとおり、加算回路１１１５を介して第二積分回路１１１１の入力に帰還される。さらに、第一帰還信号Ｆ１０は、次段のデルタシグマ変調器に出力される。

３段目の第三デルタシグマ変調器１１２６の構成について説明する。３段目の第三デルタシグマ変調器１１２６は、加算回路１１２５、第三積分回路１１２１、第三量子化器１１２２、第三ＤＡ変換器１１２３および第三出力端子１１３４を有する。

加算回路１１２５は、第二積分回路１１１１の出力信号と、第二ＤＡ変換器１１１３から出力される第二帰還信号Ｆ１１と、当該第三デルタシグマ変調器１１２６を構成する第三ＤＡ変換器１１２３から出力される第三帰還信号Ｆ１２とを加算する。

第三積分回路１１２１は、加算回路１１２５から出力された信号を積分した信号を生成する第三積分工程を実行する回路である。

第三量子化器１１２２は、第三積分回路１１２１から出力された信号を量子化することによりデジタル信号を生成する第三量子化工程を実行する回路である。第三量子化器１１２２は、生成したデジタル信号を、第三出力端子１１３４および第三ＤＡ変換器１１２３に出力する。

第三ＤＡ変換器１１２３は、第三量子化器１１２２から出力されたデジタル信号をデジタルアナログ変換することによりアナログ信号である第三帰還信号Ｆ１２および第四帰還信号Ｆ１３を生成する第三ＤＡ変換工程を実行する回路である。第三帰還信号Ｆ１２は前述のとおり、加算回路１１２５を介して第三積分回路１１２１の入力に帰還される。また、第四帰還信号Ｆ１３は前述のとおり、第一積分回路１１０１の入力に帰還される。なお、第三帰還信号Ｆ１２および第四帰還信号Ｆ１３は、同じ信号であっても構わない。

なお、本実施の形態にかかるＡＤ変換装置１１００は、第二ＤＡ変換器１１１３から出力される第５帰還信号（図示しない）、第三ＤＡ変換器１１２３から出力される第６帰還信号（図示しない）を設けても良い。第５帰還信号は、第一積分回路１１０１の入力に帰還する信号である。また、第６帰還信号は、第二積分回路１１１１の入力に帰還する信号である。また、第四帰還信号の代わりに第５および第６帰還信号を設けても良い。

乗算器１１５１は、第一デルタシグマ変調器１１０６の出力信号Ｙ１と係数Ｈ１とを乗算する回路である。乗算器１１５２は、第二デルタシグマ変調器１１１６の出力信号Ｙ２と係数Ｈ２とを乗算する回路である。乗算器１１５３は、第三デルタシグマ変調器１１２６の出力信号Ｙ３と係数Ｈ３とを乗算する回路である。加算回路１１６０は、乗算器１１５１〜１１５３から出力されるデジタル信号を加算する回路である。Ｈ１〜Ｈ３の導出方法については後で詳述するが、第一デルタシグマ変調器１１０６における量子化誤差を打ち消すように求められる。

デジタルフィルタ１１７０は、実施の形態１のデジタルフィルタ１５０と同様に、帯域制限フィルタの一例であるローパスフィルタおよびデシメーションフィルタを用いて構成されている。ローパスフィルタは、加算回路１４０から入力された信号のうち、ある周波数以上の信号成分を除去あるいは低減した信号を出力する。なお、デジタルフィルタ１１７０は、ローパスフィルタおよびデシメーションフィルタ以外のフィルタを用いて構成しても構わない。

［２−２．動作］
図１１のように構成されたＡＤ変換装置１１００について、その動作を以下に説明する。ここで、第一積分回路１１０１、第二積分回路１１１１、第三積分回路１１２１は１次積分回路である場合を例に説明する。

入力端子１１３１に入力される信号をＸ、第一量子化器１１０２で発生する量子化ノイズをＥ１、第二量子化器１１１２で発生する量子化ノイズをＥ２、第三量子化器１１２２で発生する量子化ノイズをＥ３、第一量子化器１１０２の第一出力信号をＹ１、第二量子化器１１１２の第二出力信号をＹ２、第三量子化器１１２２の第三出力信号をＹ３とする。式１より、出力信号Ｙ１、Ｙ２およびＹ３の伝達関数は以下の式２０ａ、２０ｂ、２０ｃのように表される。

乗算器１１５１〜１１５３の各々は、第一出力信号Ｙ１、第二出力信号Ｙ２、第三出力信号Ｙ３にそれぞれ係数Ｈ１、Ｈ２、Ｈ３を乗算する。加算回路１１６０は、乗算器１１５１〜１１５３の各々から出力された信号を加算することにより、デジタル信号Ｙを生成する。デジタル信号Ｙは、以下の式２１により現される。

ここで、式２１の係数Ｈ１、Ｈ２、Ｈ３は、式に含まれているＥ１、Ｅ２の項を打ち消すように決められる。以下に示す式２２ａ、式２２ｂおよび式２２ｃは、この条件を満たす一例である。

式２０ａ、式２０ｂ、式２０ｃ、式２２ａ、式２２ｂおよび式２２ｃを式２１に代入すると、以下の式２３が求まる。

式２３において、量子化ノイズＥ１およびＥ２の項は相殺されている。また、量子化ノイズＥ３の項は、（１−Ｚ^−１）^３との積になっている。これは、３次のノイズシェーピング効果により、量子化ノイズが低減されていることを意味する。

なお、本実施の形態では、第一積分回路１１０１、第二積分回路１１１１および第三積分回路１１２１が一次積分回路である場合を例に説明したが、第一積分回路１１０１、第二積分回路１１１１、第三積分回路１１２１は、高次積分回路であっても構わない。この場合、デジタルフィルタの係数Ｈ１、Ｈ２、Ｈ３は、量子化ノイズＥ１およびＥ２の項を打ち消すように係数を設定すればよい。係数は、式２２ａ〜式２２ｂに示す値に限られるものではなく、積分回路の次数、あるいは、デルタシグマ変調器の段数等に応じて変化する。

実施の形態１で説明したように、ＤＡ変換器にはバイポーラ型とユニポーラ型の２種類がある。これらのＤＡ変換器は、入力範囲により使い分けることができる。入力端子１１３１に入力されるアナログ入力信号の取りうる範囲が、正負両極の値を取りうる場合、第一ＤＡ変換器１１０３、第二ＤＡ変換器１１１３、第三ＤＡ変換器１１２３ともバイポーラ型であることが望ましい。

一方、アナログ入力信号の取りうる範囲が０を含む正の値、または０を含む負の値の場合には、第一ＤＡ変換器１１０３はユニポーラ型を使用することができる。しかし、第二ＤＡ変換器１１１３および第三ＤＡ変換器１１２３は、バイポーラ型を使用することが望ましい。２段目の第二デルタシグマ変調器１１１６の入力信号は、１段目の第一デルタシグマ変調器１１０６で発生する量子化誤差である。この量子化誤差は、正負の両極性の値をとるためである。また、３段目の第三デルタシグマ変調器１１２６の入力信号は、２段目の第二デルタシグマ変調器１１１６で発生する量子化誤差である。この量子化誤差は、正負の両極性の値をとるためである。ここで、仮に、第二ＤＡ変換器１１１３および第三ＤＡ変換器１１２３にユニポーラ型のＤＡ変換器を適用した場合、第二帰還信号Ｆ１１および第三帰還信号Ｆ１２が正負の両極性の値をとる信号になると、入力信号の範囲と帰還信号の範囲の差分が大きくなる。この結果、２段目の第二デルタシグマ変調器１１１６および３段目の第三デルタシグマ変調器１１２６の負帰還ループが正常に動作せずに、過負荷状態になりやすい。これは、アナログ入力信号をデジタル信号に変換する際に大きい誤差を引き起こす。したがって、上述したように、第二ＤＡ変換器１１１３および第三ＤＡ変換器１１２３は、バイポーラ型を使用することが望ましい。

第四帰還信号Ｆ１３においても、正負の両極性の値をとるほうが望ましい。例えば第一帰還信号Ｆ１０および第四帰還信号Ｆ１３が正の値または０の場合を考える。このとき、例えば入力信号が０またはその付近の場合、過負荷状態になりやすいため、ＡＤ変換時の誤差が大きくなりやすい。第四帰還信号Ｆ１３が正負の値をとることで、入力信号にオフセットがかかるのと等価になる。このため、オフセット値を調整することで、誤差の大きくなる入力範囲は使わずにすむ。

なお、入力端子１１３１に入力される信号が、０付近などの誤差の大きい入力範囲を含まない場合は、第四帰還信号Ｆ１３は正または負の値のいずれかでも良い。この場合、第三ＤＡ変換器１１２３は、バイポーラ型とユニポーラ型の両機能を兼ね備えたＤＡ変換器を用いてもよい。

なお、本実施の形態において、インクリメンタル型ＡＤ変換装置として用いても良い。

［２−３．効果等］
以上のように、本実施の形態のＡＤ変換装置１１００は、第三デルタシグマ変調器１１２６を有し、当該第三デルタシグマ変調器１１２６において生成される第四帰還信号Ｆ１３を１段目の第一デルタシグマ変調器１１０６を構成する第一積分回路１１０１の入力に帰還させる。これにより、２段構成のデルタシグマ変調器を備えるＡＤ変換装置よりも高次のノイズシェーピング効果を得ることができる。そのため、高精度なアナログデジタル変換装置を提供することができる。

また、本実施の形態のＡＤ変換装置１１００は、実施の形態１のＡＤ変換装置１００と同様に、デルタシグマ変調器とデジタルフィルタとの間の伝達関数のミスマッチに対して感度を鈍くすることができる。

本実施の形態のＡＤ変換装置１１００は、実施の形態１のＡＤ変換装置１００と同様に、最終段のデルタシグマ変調器から１段目のデルタシグマ変調器に帰還信号を帰還させる負帰還構成にすることで、ミスマッチにより残留した量子化誤差Ｅ１およびＥ２の項を低減するように動作する。言い換えると、本実施の形態のＡＤ変換装置１１００は、装置全体のばらつきを第四帰還信号Ｆ１３によりフィードバックさせる。これにより、高精度なＡＤ変換装置１１００を提供できる。また、良好な線形性は保持される。

（実施の形態３）
以下、図１２〜図１４を用いて、実施の形態３を説明する。本実施の形態では、実施の形態１および実施の形態２で説明したＡＤ変換装置を用いた撮像素子（イメージセンサ）及び撮像装置（デジタルスチルカメラ）について説明する。

［３−１．構成］
図１２は、本実施の形態にかかる撮像素子２０００の構成例を示すブロック図である。この撮像素子２０００は、画素アレイ２２００、行選択回路２１００、ＡＤ変換装置アレイ２３００、デジタルフィルタ２４００、水平シフトレジスタ／ＬＶＤＳ２５００、および、制御回路２６００を備える。

画素アレイ２２００は、複数の画素２２１０が行列状に配置されている。より詳細には、画素アレイ２２００は、複数の走査線と、複数の走査線に交差する複数の信号線とを備え、複数の走査線と複数の信号線との交点のそれぞれに、画素２２１０が配置されている。複数の画素２２１０は、同じ行に配置された画素２２１０が同じ走査線に、同じ列に配置された画素２２１０が同じ信号線に接続されている。

行選択回路２１００は、画素値の出力を行う画素列に接続された走査線を順次選択する（アドレスする）。

ＡＤ変換装置アレイ２３００は、ＡＤ変換装置１００（またはＡＤ変換装置１１００）を含む装置を複数備えている。ＡＤ変換装置１００を含む装置は、画素アレイ２２００の列単位で配置されている。なお、ＡＤ変換装置１００を含む装置は、複数の画素列で共有されていても構わない。

デジタルフィルタ２４００は、例えば、偏向フィルタあるいはカラーフィルタのように、特殊効果を付加するためのフィルタを含む。

水平シフトレジスタ／ＬＶＤＳ２５００は、デジタルフィルタ２４００から出力された信号を出力するためのレジスタであり、ＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）技術を利用している。

制御回路２６００は、ＡＤ変換装置アレイ２３００、デジタルフィルタ２４００および水平シフトレジスタ／ＬＶＤＳ２５００の動作を制御する。

［３−２．動作］
撮像素子２０００について、その動作を以下に説明する。撮像要求があると、撮像素子２０００は、行選択回路２１００により、画素アレイ２２００を構成する画素行を順次アドレスさせる。複数の画素２２１０は、上下方向に１アドレスずつ順に選択されても構わないし、任意の順序で選択されても構わない。選択された行に配置された複数の画素２２１０は、信号線に蓄積された電荷量に応じた電圧値を有するアナログ信号を出力する。このアナログ信号は、ＡＤ変換装置アレイ２３００の各ＡＤ変換装置に入力される。ＡＤ変換装置は、信号線を介して接続された画素２２１０から出力されたアナログ信号（アナログ入力信号）をデジタル信号に変換する。ＡＤ変換装置アレイ２３００から出力される複数のデジタル信号は、デジタルフィルタ２４００により処理される。デジタルフィルタ２４００により処理されたデジタル信号は、水平シフトレジスタ／ＬＶＤＳ２５００を通じて、撮像素子２０００から出力される。

［３−３．実施の形態３の変形例］
さらに、本開示は、図１３に示す通り、上記撮像素子２０００を備えるデジタルスチルカメラとして実現してもよい。さらにデジタルビデオカメラまたは携帯電話としても実現できる。デジタルスチルカメラ、デジタルビデオカメラまたは携帯電話のカメラモジュール等は、撮像装置の一例である。撮像素子２０００は、図１３に示されたデジタルスチルカメラ、さらには、携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして好適なものである。

図１４は、本開示の撮像素子を備えるデジタルスチルカメラのブロック構成図である。図１４に示すように、本実施の形態にかかるデジタルカメラ３０００は、レンズ３１００を含む光学系、撮像デバイス３２００、カメラ信号処理回路３４００及びシステムコントローラ３３００等によって構成されている。

レンズ３１００は、被写体からの像光を撮像デバイス３２００の撮像面に結像する。撮像デバイス３２００は、レンズ３１００によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス３２００として、本実施の形態にかかる撮像素子２０００が用いられる。カメラ信号処理回路３４００は、撮像デバイス３２００から出力される画像信号に対して種々の信号処理を行う。システムコントローラ３３００は、撮像デバイス３２００やカメラ信号処理回路３４００に対する制御を行う。

［３−４．効果等］
以上のように、本実施の形態において、撮像素子２０００は、複数のＡＤ変換装置１００と、光信号を電気信号に変換する素子を行列状に配置する画素アレイ２２００と、ＡＤ変換装置１００から出力されたデジタル信号を処理するデジタルフィルタ２４００とを含む。

これにより、撮像素子２０００は、画素２２１０から出力されたアナログ信号をＡＤ変換する時の誤差が抑制される。そのため、本実施の形態の撮像素子２０００は、高精度な画像信号が得られる。また、当該撮像素子２０００を用いたデジタルカメラ３０００は、高精度な画像を撮像することができる。

（実施の形態４）
さらに本開示は、バッテリモニタシステムにおけるＡＤ変換装置として実現してもよい。

図１５は、本実施の形態にかかるバッテリモニタシステム４０００の構成例を示すブロック図である。このバッテリモニタシステム４０００は、モニタ対象のバッテリ４１００、バッテリモニタ４２００、ＡＤ変換装置４３００を備える。このＡＤ変換装置４３００として、実施の形態１にかかるＡＤ変換装置１００または実施の形態２にかかるＡＤ変換装置１１００が用いられる。

バッテリモニタシステム４０００について、その動作を説明する。

バッテリモニタシステム４０００は、バッテリの電圧値をモニタするシステムである。バッテリモニタ４２００は、バッテリの電圧値を検出し、バッテリの電圧値を示すアナログ信号を出力する。バッテリモニタ４２００は、ＡＤ変換装置１００により、上記アナログ信号（アナログ入力信号）をデジタル信号に変換する。

図１５に示すように、バッテリモニタシステム４０００は、実施の形態１にかかるＡＤ変換装置１００あるいは実施の形態２にかかるＡＤ変換装置を含む。これにより、バッテリの電圧値をＡＤ変換する時の誤差が抑制される。そのため、バッテリの電圧値を高い精度でモニタすることができる。

（他の実施の形態）
以上、本開示の実施の形態にかかるＡＤ変換装置（アナログデジタル変換装置）及びその駆動方法、ならびに当該ＡＤ変換装置を用いた機器について説明したが、本開示は、この実施の形態に限定されるものではない。

（１）上記実施の形態１〜４では、デルタシグマ変調器を２段あるいは３段備えるＡＤ変換装置について説明したが、４段以上のデルタシグマ変調器を備えていても構わない。

図１６は、Ｎ段構成のＡＤ変換装置を示すブロック図である。図１６に示すように、ＡＤ変換装置１２００は、入力端子１２４１と、デルタシグマ変調器群１２１０と、乗算器１２５１〜１２５２と、加算回路１２６０と、デジタルフィルタ１２７０と、外部出力端子１２４２とを備えている。

デルタシグマ変調器群１２１０は、Ｎ段のデルタシグマ変調器を有する。

なお、第一デルタシグマ変調器１２０６の構成は、実施の形態２の第一デルタシグマ変調器１１０６と同じである。第一デルタシグマ変調器１２０６は、第一デルタシグマ変調器１１０６と同様に、加算回路１２０５、第一積分回路１２０１、第一量子化器１２０２、第一ＤＡ変換器１２０３および第一出力端子１２３１を有する。

第二デルタシグマ変調器１２１６〜１２（Ｎ−２）６の構成は、基本的に、実施の形態２の第二デルタシグマ変調器１１１６と同じである。第二デルタシグマ変調器１２１６は、第二デルタシグマ変調器１１１６と同様に、加算回路１２１５、第二積分回路１２１１、第二量子化器１２１２、第二ＤＡ変換器１２１３および第二出力端子１２３２を有する。

デルタシグマ変調器１２（Ｎ−１）６の構成は、基本的に、実施の形態２の第三デルタシグマ変調器１１２６と同じである。図１６において、Ｆ２０は第一帰還信号、Ｆ２１は第二帰還信号、Ｆ２（Ｎ−１）は第Ｎ帰還信号、Ｆ２Ｎは第（Ｎ＋１）帰還信号である。

当該Ｎ段構成のＡＤ変換装置１２００についても、実施の形態１のＡＤ変換装置１００および実施の形態２のＡＤ変換装置１１００と同様に、デルタシグマ変調器とデジタルフィルタの伝達関数との間のミスマッチに起因して残留する量子化誤差を良好に打ち消して、精度良くＡＤ変換を行うことができる。

（２）また、上記実施の形態にかかるアナログデジタル変換装置及び撮像素子に含まれる各処理部は典型的には集積回路であるシステムＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部または全てを含むように１チップ化されてもよい。

また、集積回路化はＬＳＩに限るものではなく、専用回路または汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、またはＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェアまたはソフトウェアが並列または時分割に処理してもよい。

また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列または並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。

更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。

本発明は、素子のばらつきに強いアナログデジタル変換装置、その駆動方法、撮像素子、撮像装置、及びバッテリモニタシステム等に有用である。

１００、１１００、１２００、４３００ ＡＤ変換装置
１０１、１１０１、１２０１ 第一積分回路
１１１、１１１１、１２１１ 第二積分回路
１０２、１１０２、１２０２ 第一量子化器
１１２、１１１２、１２１２ 第二量子化器
１０３、１１０３、１２０３ 第一ＤＡ変換器
１１３、１１１３、１２１３ 第二ＤＡ変換器
１０５、１１５、１４０、１１０５、１１１５、１１２５、１１６０、１２０５、１２１５、１２６０ 加算回路
１０６、１１０６、１２０６ 第一デルタシグマ変調器
１１０、１１１０、１２１０ デルタシグマ変調器群
１１６、１１１６、１２１６ 第二デルタシグマ変調器
１２１、１１３１、１２４１ 入力端子
１２２、１１３２、１２３１ 第一出力端子
１２３、１１３３、１２３２ 第二出力端子
１２４、１２４２ 外部出力端子
１３１、１３２、１１５１、１１５２、１１５３、１２５１ 乗算器
１５０、１１７０、１２７０、２４００ デジタルフィルタ
２０１、５０４、５１４、７０１ オペアンプ
２０２、５０５、５１５、７０２ 積分容量
２０５ サンプリング容量
２２１、２２６、３０１、３１１、３２１、５０１、５１１ 帰還容量
２０３、２０４、２０６、２０７、２２２、２２３、２２４、２２７、２２８、２２９、３０２、３０３、３０４、３１２、３１３、３２２、３２３、３２４、３２５、５０２、５０３、５１２、５１３、７０３、７１２ スイッチ
２３１、２３２、２３３、２３４、２３５、３３２、３３３、３３４ 基準電圧用端子
３３１ ＤＡ変換器用出力端子
３５１、３５２、３５３ ＤＡ変換器
３５４ スイッチ部
４０１、４１１、８２１ 単位サイクル
４０２、４１２、８２２ サンプリング期間
４０３、４１３、８２３ 転送期間
７００ 積分回路
７１１ 量子化器
８０１ ＡＤ変換サイクル
８１１ リセット期間
８１２ ＡＤ変換期間
１１２１ 第三積分回路
１１２２ 第三量子化器
１１２３ 第三ＤＡ変換器
１１２６ 第三デルタシグマ変調器
１１３４ 第三出力端子
２０００ 撮像素子
２１００ 行選択回路
２２００ 画素アレイ
２２１０ 画素
２３００ ＡＤ変換装置アレイ
２５００ 水平シフトレジスタ／ＬＶＤＳ
２６００ 制御回路
３０００ デジタルカメラ
３１００ レンズ
３２００ 撮像デバイス
３３００ システムコントローラ
３４００ カメラ信号処理回路
４０００ バッテリモニタシステム
４１００ バッテリ
４２００ バッテリモニタ
Ｆ０、Ｆ１０、Ｆ２０ 第一帰還信号
Ｆ１、Ｆ１１、Ｆ２１ 第二帰還信号
Ｆ２、Ｆ１２ 第三帰還信号
Ｆ１３ 第四帰還信号

本開示は、アナログデジタル変換装置、その駆動方法、当該アナログデジタル変換装置を備える撮像素子、当該撮像素子を備える撮像装置、当該アナログデジタル変換装置を備えるバッテリモニタシステムに関する。

特許文献１には、アナログデジタル変換（以下、「ＡＤ変換」と称する）において、ＡＤ変換装置の外部から入力されるアナログ入力信号の信号周波数と比較して非常に高い周波数で変換動作を行うことによって、高い精度を実現するオーバーサンプリング型アナログデジタル変換器（ＡＤ変換器）が開示されている。

同特許文献１には、Ｎ段（Ｎは２以上の整数）のデルタシグマ変調器が縦続接続されたＡＤ変換装置が記載されている。Ｎ段のデルタシグマ変調器の各々は、加算回路、積分回路、量子化器およびＤＡ変換器を有し、この順に直列に接続されてループを形成している。アナログ入力信号とデジタルアナログ変換（以下、「ＤＡ変換」と略称する）を行うＤＡ変換器の出力信号とを加算する第二加算回路、第二加算回路から出力された信号を積分する積分回路、積分回路から出力された信号を量子化する量子化器およびＤＡ変換器を有し、この順に直列に接続されてループを形成している。第一段のデルタシグマ変調器の入力信号は、アナログ入力信号であり、第二段以降のデルタシグマ変調器の入力信号は、前段のデルタシグマ変調器からの出力信号である。ここで、ＡＤ変換装置は、第二段から第Ｎ段のデルタシグマ変調器の微分回路出力と第一の量子化ループのループ出力信号を全て加算して得られる信号をデジタル出力信号としている。これにより、高い線形性を備えたＡＤ変換装置が得られる。

特許第１６３９７４６号公報

しかしながら、前述した特許文献１に開示されたアナログデジタル変換装置では、積分回路の精度劣化により、デルタシグマ変調器とデジタルフィルタとの間にミスマッチが発生する。このため、アナログデジタル変換器の精度が劣化してしまうという問題があった。

そこで、本開示は、高い線形性を備えつつ、ミスマッチによる精度劣化を抑制するアナログデジタル変換装置およびその駆動方法を提供することを目的とする。また、当該アナログデジタル変換装置を備えた、撮像素子、撮像装置およびバッテリモニタシステムを提供することを目的とする。

本開示におけるアナログデジタル変換装置は、アナログ入力信号に第一帰還信号と第三帰還信号が加えられた信号を入力として積分する第一積分回路と、前記第一積分回路の出力信号をデジタル信号に変換する第一量子化器と、前記第一量子化器の出力信号をアナログ信号に変換する第一デジタルアナログ変換器と、前記第一積分回路の出力信号に前記第一デジタルアナログ変換器の出力信号と第二帰還信号とが加えられた信号を入力として積分する第二積分回路と、前記第二積分回路の出力信号をデジタル信号に変換する第二量子化器と、前記第二量子化器の出力信号をアナログ信号に変換する第二デジタルアナログ変換器とを有し、前記第一帰還信号は前記第一デジタルアナログ変換器の出力信号であり、前記第二帰還信号は前記第二デジタルアナログ変換器の出力信号であり、前記第三帰還信号は前記第二デジタルアナログ変換器の出力信号である。

本開示におけるアナログデジタル変換装置は、高い線形性を備えつつ、デルタシグマ変調器とデジタルフィルタのミスマッチによる精度劣化を抑制するアナログデジタル変換特性を得るのに有効である。

図１は、実施の形態１におけるアナログデジタル変換装置のブロック図である。 図２は、実施の形態１におけるアナログデジタル変換装置の一例を示す回路図である。 図３Ａは、実施の形態１におけるＤＡ変換器の別の一例を示す回路図である。 図３Ｂは、実施の形態１におけるＤＡ変換器の別の一例を示す回路図である。 図３Ｃは、実施の形態１におけるＤＡ変換器の別の一例を示す回路図である。 図４Ａは、実施の形態１におけるアナログデジタル変換装置のスイッチの制御信号のタイミングチャートである。 図４Ｂは、実施の形態１におけるアナログデジタル変換装置のスイッチの制御信号のタイミングチャートである。 図５は、実施の形態１における第二ＤＡ変換器にバイポーラ型を使用した場合の構成例を示した回路図である。 図６は、実施の形態１における第二ＤＡ変換器にバイポーラ型とユニポーラ型の機能を持たせた場合の構成例を示した回路図である。 図７は、実施の形態１におけるリセット用スイッチを設けた積分回路と量子化器の一例を示す回路図である。 図８は、実施の形態１におけるインクリメンタル型アナログデジタル変換装置におけるスイッチの制御信号のタイミングチャートである。 図９は、実施の形態１のインクリメンタル型アナログデジタル変換装置を用いたときのビット数と線形近似誤差の最大値の関係を示すグラフである。 図１０は、従来技術のインクリメンタル型アナログデジタル変換装置を用いたときのビット数と線形近似誤差の最大値の関係を示すグラフである。 図１１は、実施の形態２におけるアナログデジタル変換装置の機能ブロック図である。 図１２は、実施の形態３における撮像素子の構成例を示すブロック図である。 図１３は、実施の形態３におけるデジタルスチルカメラを示す図である。 図１４は、実施の形態３におけるデジタルスチルカメラの構成例を示すブロック図である。 図１５は、実施の形態４におけるバッテリモニタシステムの構成例を示すブロック図である。 図１６は、他の実施の形態における多段構成（３段以上）のアナログデジタル変換装置のブロック図である。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。

（実施の形態１）
以下、図１〜図１０を用いて、実施の形態１を説明する。

本実施の形態のＡＤ変換装置１００は、複数のデルタシグマ変調器を備えており、デルタシグマ変調器とデジタルフィルタとの間のミスマッチによる誤差を低減するために、最終段のデルタシグマ変調器から１段目のデルタシグマ変調器へのフィードバック回路を備えている。

［１−１．全体構成］
図１は、本実施の形態にかかるアナログデジタル変換装置（以下、「ＡＤ変換装置」と略称する）１００のブロック図である。

図１に示すように、本実施の形態にかかるＡＤ変換装置１００は、入力端子１２１と、複数のデルタシグマ変調器を有するデルタシグマ変調器群１１０と、乗算器１３１および１３２と、加算回路１４０と、デジタルフィルタ１５０と、外部出力端子１２４とを備えている。

入力端子１２１は、外部から入力されるアナログ入力信号を受け付ける端子であり、外部出力端子１２４は、アナログ入力信号をＡＤ変換したデジタル信号を出力する端子である。

デルタシグマ変調器群１１０は、本実施の形態では、１段目の第一デルタシグマ変調器１０６と２段目の第二デルタシグマ変調器１１６の２段のデルタシグマ変調器を備えている。

１段目の第一デルタシグマ変調器１０６の構成について説明する。第一デルタシグマ変調器１０６は、図１に示すように、第一積分回路１０１と、第一量子化器１０２と、第一ＤＡ変換器１０３と、加算回路１０５と、第一出力端子１２２とを備えている。

第一積分回路１０１は、入力端子１２１に加えられる外部からのアナログ入力信号に第一帰還信号Ｆ０と第三帰還信号Ｆ２とが加えられた信号（つまり、加算回路１０５からの出力）を積分したアナログ信号を生成する第一積分工程を実行する回路である。

第一量子化器１０２は、第一積分回路１０１から出力されるアナログ信号を量子化してデジタル信号を生成する第一量子化工程を実行する回路であり、当該デジタル信号を第一出力端子に出力する。

第一ＤＡ変換器１０３は、第一量子化器１０２から入力されたデジタル信号をデジタルアナログ変換処理する第一ＤＡ変換工程を実行する回路であり、アナログ信号である第一帰還信号Ｆ０を生成する。この第一帰還信号Ｆ０は前述のとおり、第一積分回路１０１の入力に帰還される。

加算回路１０５は、入力端子１２１に加えられるアナログ入力信号と、第一帰還信号Ｆ０と、第三帰還信号Ｆ２とを加算した加算信号を生成し、第一積分回路１０１に出力する。

第一ＤＡ変換器１０３および加算回路１０５により、第一デルタシグマ変調器１０６におけるフィードバック回路が構成されている。

２段目の第二デルタシグマ変調器１１６の構成について説明する。第二デルタシグマ変調器１１６は、１段目の第一デルタシグマ変調器１０６の誤差を入力とする回路である。当該第二デルタシグマ変調器１１６を設け、第一デルタシグマ変調器１０６の出力信号に第二デルタシグマ変調器１１６の出力信号を加算することで、ＡＤ変換の精度を向上させることができる。

第二デルタシグマ変調器１１６は、図１に示すように、第二積分回路１１１と、第二量子化器１１２と、第二ＤＡ変換器１１３と、加算回路１１５と、第二出力端子１２３とを備えている。

第二積分回路１１１は、第一積分回路１０１の出力信号と第一ＤＡ変換器１０３の出力信号と第二帰還信号Ｆ１とを加算した信号（つまり、加算回路１１５からの出力信号）を積分したアナログ信号を出力する第二積分工程を実行する回路である。

第二量子化器１１２は、第二積分回路１１１から出力されるアナログ信号を量子化してデジタル信号を生成する第二量子化工程を実行する回路であり、当該デジタル信号を第二出力端子１２３に出力する。

第二ＤＡ変換器１１３は、第二量子化器１１２から入力されたデジタル信号をデジタルアナログ変換処理する第二ＤＡ変換工程を実行する回路であり、アナログ信号である第二帰還信号Ｆ１および第三帰還信号Ｆ２を生成する。第二帰還信号Ｆ１は前述のとおり、第二積分回路１１１の入力に帰還される。また、第三帰還信号Ｆ２は前述のとおり、第一積分回路１０１の入力に帰還される。なお、第二帰還信号Ｆ１および第三帰還信号Ｆ２は、同じ信号であっても構わない。

加算回路１１５は、第一積分回路１０１の出力信号と、第一ＤＡ変換器１０３の出力信号と、第二帰還信号Ｆ１とを加算した加算信号を生成し、第二積分回路１１１に出力する。

第二ＤＡ変換器１１３および加算回路１１５により、第二デルタシグマ変調器１１６におけるフィードバック回路が構成されている。

乗算器１３１は、第一デルタシグマ変調器１０６の出力信号Ｙ１と係数Ｈ１とを乗算する回路である。乗算器１３２は、第二デルタシグマ変調器１１６の出力信号Ｙ２と係数Ｈ２とを乗算する回路である。加算回路１４０は、乗算器１３１から出力されるデジタル信号と乗算器１３２から出力されるデジタル信号とを加算する回路である。Ｈ１およびＨ２の導出方法については後で詳述するが、第一デルタシグマ変調器１０６における量子化誤差を打ち消すように求められる。

デジタルフィルタ１５０は、本実施の形態では、帯域制限フィルタの一例であるローパスフィルタおよびデシメーションフィルタを用いて構成されている。ローパスフィルタは、加算回路１４０から入力された信号のうち、ある周波数以上の信号成分を除去あるいは低減した信号を出力する。デシメーションフィルタは、サンプリング周波数を下げるフィルタである。なお、デジタルフィルタ１５０は、ローパスフィルタおよびデシメーションフィルタ以外のフィルタを用いて構成しても構わない。

［１−２．Ｈ１およびＨ２の設定方法］
以上のように構成されたＡＤ変換装置１００について、その動作を以下説明する。

［１−２−１．第一積分回路が１次積分回路の場合］
まず、第一積分回路１０１、第二積分回路１１１は１次積分回路として説明する。１次積分回路の入力信号をＸ’、出力信号をＹ’とすると、１次積分回路の伝達関数はＺ関数を用いて以下の式１のように表される。

入力端子１２１に入力される信号をＸ、第一量子化器１０２で発生する量子化ノイズ（量子化誤差）をＥ１、第二量子化器１１２で発生する量子化ノイズをＥ２、第一量子化器１０２の第一出力信号をＹ１、第二量子化器１１２の第二出力信号をＹ２とする。式１より、出力信号Ｙ１、Ｙ２の伝達関数は以下の式２ａおよび式２ｂのように表される。

第一出力信号Ｙ１、第二出力信号Ｙ２は、デジタルフィルタに接続される。デジタルフィルタでは、Ｙ１とＹ２にそれぞれ係数Ｈ１、Ｈ２をかけて加算し、デジタル信号Ｙを生成する。

ここで、式３のＨ１、Ｈ２は、式２ａおよび式２ｂに含まれているＥ１の項を打ち消すように係数を決められる。以下に示す式４ａおよび式４ｂは、この条件を満たす一例である。

式２ａ、式２ｂ、式４ａおよび式４ｂを式３に代入すると、以下の式５が求まる。

式５において、第一デルタシグマ変調器１０６において発生する量子化ノイズＥ１の項は相殺されている。また、量子化ノイズＥ２の項は、（１−Ｚ^−１）^２との積になっている。これは、２次のノイズシェーピング効果により、第二デルタシグマ変調器１１６において発生する量子化ノイズＥ２が高周波数成分化していることを意味する。これにより、量子化ノイズＥ２は後段のローパスフィルタにおいて除去されやすくなり、ＡＤ変換装置１００の出力における量子化ノイズＥ２に起因する誤差がより低減されることになる。

［１−２−２．第一積分回路が高次積分回路の場合］
また、本実施の形態のＡＤ変換装置１００において、第一積分回路１０１には、高次積分回路を適用してもよい。例えば、第一積分回路１０１が２次積分回路である場合について説明する。なお、第二積分回路１１１は１次積分回路とする。積分回路の入力信号をＸ’、出力信号をＹ’として、２次積分回路の伝達関数はＺ関数を用いて以下の式６ように表される。

式６より、出力信号Ｙ１、Ｙ２の伝達関数は以下の式７ａおよび式７ｂのように表される。

ここで、式７ａおよび式７ｂのＨ１およびＨ２は、第一積分回路１０１が１次積分回路の場合と同様に、式７ａおよび式７ｂに含まれているＥ１の項を打ち消すように係数を決める。以下に示す式８ａおよび式８ｂは、この条件を満たす一例である。

式７ａ、式７ｂ、式８ａおよび式８ｂを式３に代入すると、以下の式９が求まる。

式９において、第一デルタシグマ変調器１０６において発生する量子化ノイズＥ１の項は相殺されている。また、量子化ノイズＥ２の項は、（１−Ｚ^−１）^３との積になっている。これは、３次のノイズシェーピング効果により、第二デルタシグマ変調器１１６において発生する量子化ノイズＥ２が、１次積分回路の場合よりも高周波数成分化することを意味する。これにより、量子化ノイズＥ２は後段のローパスフィルタにおいてさらに除去されやすくなり、ＡＤ変換装置１００の出力における量子化ノイズＥ２に起因する誤差がより低減されることになる。

このように、積分回路は、１次積分回路でも２次以上の積分回路にしても良い。このとき、Ｅ１の項が相殺されるように、デジタルフィルタの係数を決める。上述したように、１次の積分回路でも十分にノイズシェーピング効果を得られるが、積分回路の次数が大きい方が、ノイズシェーピング効果も大きくなる。

［１−３．回路構成］
ＡＤ変換装置１００の動作説明に当たり、詳細な回路構成について図２を用いて説明する。

図２は、図１のＡＤ変換装置の一例を示す回路図である。図２では、説明のため、図１に示すＡＤ変換装置１００の構成要素の内の一部を示している。図２に示す回路図は、図１に示すＡＤ変換装置１００の構成要素のうち、第一積分回路１０１、第一量子化器１０２、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３を含んでいる。図２に示す回路図は、さらに、サンプリング容量２０５、スイッチ２０３、２０４、２０６および２０７を含んでいる。

サンプリング容量２０５は、入力端子１２１と第一積分回路１０１との間に設けられている。より具体的には、サンプリング容量２０５は、一端がスイッチ２０６の他端に、他端がスイッチ２０３および２０４の一端にそれぞれ接続されている。

なお、サンプリング容量２０５の他端に、第一ＤＡ変換器１０３の出力ノード（帰還容量２２１の一端）および第二ＤＡ変換器１１３の出力ノード（帰還容量２２６の一端）が接続されることで、サンプリング容量２０５の他端には、アナログ入力信号、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３に応じた電荷が蓄積される。言い換えると、このように構成することで、アナログ入力信号Ｘに第一帰還信号Ｆ０と第三帰還信号Ｆ２が加えられた信号を生成することができる（いわゆる加算回路１０５として機能する）。

スイッチ２０３は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の他端に接続され、他端に接地電圧が入力されている。スイッチ２０４は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の他端に、他端が第一積分回路１０１を構成するオペアンプ２０１のマイナス側端子にそれぞれ接続されている。

スイッチ２０６は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の一端に、他端が第一デルタシグマ変調器１０６の入力端子１２１にそれぞれ接続されている。スイッチ２０７は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がサンプリング容量２０５の一端に接続され、他端に接地電圧が入力されている。

スイッチ２０３、２０４、２０６および２０７は、例えば、トランジスタで構成しても構わないし、リレー等を利用しても構わない。

第一積分回路１０１は、図２に示すように、オペアンプ２０１および積分容量２０２を有する。オペアンプ２０１は、マイナス側端子がスイッチ２０４の他端および積分容量２０２の一端に、出力端子が積分容量２０２の他端および第一量子化器１０２を構成するオペアンプのプラス側端子にそれぞれ接続され、プラス型端子に接地電圧が入力されている。

第一量子化器１０２は、オペアンプを用いて構成されており、プラス側入力端子が第一積分回路１０１を構成するオペアンプ２０１の出力端子に、マイナス側入力端子が基準電圧Ｖ_ＣＯＭＰを受け付ける基準電圧用端子２３５に、出力端子が第一デルタシグマ変調器１０６の第一出力端子１２２にそれぞれ接続されている。第一量子化器１０２は、第一積分回路１０１から出力される信号の電圧と基準電圧Ｖ_ＣＯＭＰとを比較し、第一積分回路１０１から出力される信号が基準電圧Ｖ_ＣＯＭＰより大きい場合は電圧値がＨｉレベル（以下、「Ｈｉ」と略称する）の信号を、第一積分回路１０１から出力される信号が基準電圧Ｖ_ＣＯＭＰ以下の場合は電圧値がＬｏレベル（以下、「Ｌｏ」と略称する）の信号を出力する。

第一ＤＡ変換器１０３は、帰還容量２２１、スイッチ２２２〜２２４、基準電圧用端子２３１および２３２を備えている。帰還容量２２１は、一端がサンプリング容量２０５の他端に接続されている。スイッチ２２２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２１の他端に接続され、他端に接地電圧が入力されている。スイッチ２２３は、制御信号Φ２＿Ｈｉ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子２３１に、他端が帰還容量２２１の他端にそれぞれ接続されている。スイッチ２２４は、制御信号Φ２＿Ｌｏ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２１の他端に、他端が基準電圧用端子２３２にそれぞれ接続されている。基準電圧用端子２３１には参照電圧Ｖ_ＲＥＦが印加され、基準電圧用端子２３２には参照電圧−Ｖ_ＲＥＦが印加されている。スイッチ２２２、２２３および２２４は、例えば、トランジスタで構成しても構わないし、リレー等を利用しても構わない。

第二ＤＡ変換器１１３は、帰還容量２２６、スイッチ２２７、２２８および２２９、基準電圧用端子２３３および２３４を備えている。帰還容量２２６は、一端がサンプリング容量２０５の他端に接続されている。スイッチ２２７は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２６の他端に接続され、他端に接地電圧が入力されている。スイッチ２２８は、制御信号Φ２＿Ｈｉ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子２３３に、他端が帰還容量２２６の他端にそれぞれ接続されている。スイッチ２２９は、制御信号Φ２＿Ｌｏ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量２２６の他端に、他端が基準電圧用端子２３４にそれぞれ接続されている。基準電圧用端子２３３には参照電圧Ｖ_ＲＥＦが印加され、基準電圧用端子２３４には参照電圧−Ｖ_ＲＥＦが印加されている。スイッチ２２７、２２８および２２９は、例えば、トランジスタで構成しても構わないし、リレー等を利用しても構わない。

［１−４．動作］
図４Ａは、各スイッチの制御信号Φ１、Φ２、Φ２＿ＯＮ１、Φ２＿ＯＦＦ１、Φ２＿ＯＮ２、Φ２＿ＯＦＦ２のタイミングチャートである。ここで、制御信号Φ２＿ＯＮ１およびΦ２＿ＯＦＦ１には、制御信号Φ２＿Ｈｉ１およびΦ２＿Ｌｏ１のどちらかが割り当てられる。また、制御信号Φ２＿ＯＮ２およびΦ２＿ＯＦＦ２には、制御信号Φ２＿Ｈｉ２およびΦ２＿Ｌｏ２のどちらかが割り当てられる。

割り当て方法は、単位サイクル４０１ごとに第一量子化器１０２および第二量子化器１１２の出力によって判定される。例えば、第一量子化器１０２の出力がＨｉの場合、制御信号Φ２＿Ｈｉ１は制御信号Φ２＿ＯＮ１に、制御信号Φ２＿Ｌｏ１は制御信号Φ２＿ＯＦＦ１に割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ２＿Ｈｉ１は制御信号Φ２＿ＯＦＦ１に、制御信号Φ２＿Ｌｏ１は制御信号Φ２＿ＯＮ１に割り当てられる。第二量子化器１１２の出力がＨｉの場合、制御信号Φ２＿Ｈｉ２は制御信号Φ２＿ＯＮ２に、制御信号Φ２＿Ｌｏ２は制御信号Φ２＿ＯＦＦ２に割り当てられる。第二量子化器１１２の出力がＬｏの場合、制御信号Φ２＿Ｈｉ２は制御信号Φ２＿ＯＦＦ２に、制御信号Φ２＿Ｌｏ２は制御信号Φ２＿ＯＮ２に割り当てられる。

単位サイクル４０１の各々は、サンプリング期間４０２と転送期間４０３とで構成されている。

サンプリング期間４０２は、アナログ入力信号Ｘに応じた電荷がサンプリング容量２０５に蓄積される期間である。サンプリング期間４０２において、制御信号Φ１の電圧値（あるいは論理値）がＨｉになり、制御信号Φ２の電圧値はＬｏになる。また、制御信号Φ２＿ＯＮ１、Φ２＿ＯＦＦ１、Φ２＿ＯＮ２およびΦ２＿ＯＦＦ２はＬｏである。

転送期間４０３は、アナログ入力信号Ｘに応じて蓄積されたサンプリング容量２０５の電荷に、第一量子化器１０２および第二量子化器１１２から出力される信号に応じた電荷を加えた電荷が、積分容量２０２に転送される期間である。転送期間４０３において、制御信号Φ１の電圧値がＬｏになり、制御信号Φ２の電圧値がＨｉになる。制御信号Φ１と制御信号Φ２は、互いにアクティブ期間（例えばＨｉ期間）が重複しないノンオーバーラップ信号である。制御信号Φ２＿ＯＮ１および制御信号Φ２＿ＯＮ２は、Φ２と同じ転送期間４０３でＨｉになる。制御信号Φ２＿ＯＦＦ１および制御信号Φ２＿ＯＦＦ２は、単位サイクル４０１の期間中Ｌｏのままである。単位サイクル４０１は繰り返される。

図２において、入力端子１２１に電圧値がＶｉｎのアナログ入力信号Ｘが印加された場合を考える。サンプリング期間４０２において、制御信号Φ１の電圧値がＨｉになるとスイッチ２０３、２０６、２２２、２２７がＯＮ状態になる。このとき、スイッチ２０４、２０７、２２３、２２４、２２８、２２９はＯＦＦ状態になる。サンプリング容量２０５には以下の式１０に示す電荷Ｑｓが蓄積される。

なお、このとき帰還容量２２１および２２６は、スイッチ２２２および２２７がＯＮ状態でありＧＮＤに接続されているため、蓄積される電荷はゼロとなる。

次に、サンプリング期間４０２が終了すると、転送期間４０３に移行する。転送期間４０３において、制御信号Φ１がＬｏになり制御信号Φ２がＨｉになると、スイッチ２０４および２０７がＯＦＦ状態からＯＮ状態になる。このとき、スイッチ２０３、２０６、２２２および２２７はＯＮ状態からＯＦＦ状態になる。これにより、サンプリング容量２０５の電荷は、積分容量２０２に転送される。

さらにこのとき、帰還容量２２１および２２６の各々に第一量子化器１０２および第二量子化器１１２の各々の出力信号に対応する電荷が蓄積され、積分容量２０２に転送される。具体的には、第一量子化器１０２の出力値に応じて、スイッチ２２３または２２４のどちらか一方がＯＮ状態になる。言い換えると、スイッチ２２３および２２４を制御する制御信号の電圧レベルは、第一量子化器１０２から出力される信号に応じたレベルとなる。また、第二量子化器１１２の出力値に応じて、スイッチ２２８または２２９のどちらか一方がＯＮ状態になる。言い換えると、スイッチ２２８および２２９を制御する制御信号の電圧レベルは、第二量子化器１１２から出力される信号に応じたレベルとなる。

オペアンプ２０１の入力をＧＮＤと仮定すると、サンプリング容量２０５は、蓄積される電荷がゼロになる。帰還容量２２１には、第一量子化器１０２の出力がＨｉのときは、以下の式１１ａに示す電荷Ｑ_ＦＢ１が蓄積され、第一量子化器１０２の出力がＬｏのときは、以下の式１１ｂに示す電荷Ｑ_ＦＢ１が蓄積される。

帰還容量２２６には、第二量子化器１１２の出力がＨｉのとき以下の式１２ａに示す電荷Ｑ_ＦＢ３が蓄積され、第二量子化器１１２の出力がＬｏのとき以下の式１２ｂに示す電荷Ｑ_ＦＢ３が蓄積される。

式１１ａおよび式１２ａは正の値、式１１ｂおよび式１２ｂは負の値をとる。つまり、これらの第一ＤＡ変換器１０３および第二ＤＡ変換器１１３は、正の値も負の値も出力することができる。このタイプのＤＡ変換器はバイポーラ型と呼ばれる。これに対して、正負どちらかの値を出力するタイプのＤＡ変換器はユニポーラ型と呼ばれる。

以上のように、図４Ａに示すとおり、制御信号Φ１、Φ２、Φ２＿ＯＮ１、Φ２＿ＯＦＦ１、Φ２＿ＯＮ２、Φ２＿ＯＦＦ２に基づきスイッチのＯＮ状態とＯＦＦ状態とを繰り返し切り替える。そうすると、積分容量２０２に電荷が単位サイクル毎に転送されていく。

以上より、転送期間４０３において積分容量２０２に加算される電荷Ｑ_Ｉは、以下の式１３のようになる。

ここで示す例において、単位サイクル４０１ごとに転送される電荷Ｑ_ＦＢ１は、第一帰還信号Ｆ０を意味する。また、電荷Ｑ_ＦＢ３は、第三帰還信号Ｆ２を意味する。式１３より、積分容量２０２にかかる電圧は、以下の式１４のようになる。

式１４中の電圧Ｖ_Ｉは、第一積分回路１０１の出力電圧であり、第一量子化器１０２の入力電圧である。第一量子化器１０２はＶ_Ｉと、基準電圧Ｖ_ＣＯＭＰを元に生成される閾値電圧とを比較し、デジタル信号を出力する。

［１−５．ＤＡ変換器の変形例］
図３Ａ〜図３Ｃは、図２における第一ＤＡ変換器１０３または第二ＤＡ変換器１１３の別の構成を示す回路図である。なお、１−５−４で詳述するが、１段目の第一デルタシグマ変調器１０６を構成するＤＡ変換器は、入力信号の範囲が０および正であるため、ユニポーラ型またはバイポーラ型のＤＡ変換器を用いることができる。これに対し、２段目以降のデルタシグマ変調器では、入力信号が前段のデルタシグマ変調器における量子化誤差となるため、正負両極の値をとる必要がある。したがって、２段目以降のデルタシグマ変調器では、バイポーラ型のＤＡ変換器が用いられることが望ましい。

［１−５−１．ユニポーラ型のＤＡ変換器の例］
図３ＡのＤＡ変換器３５１は、ユニポーラ型のＤＡ変換器であり、第一ＤＡ変換器１０３として利用可能である。

ＤＡ変換器３５１は、図３Ａに示すように、帰還容量３０１、スイッチ３０２〜３０４、および、基準電圧用端子３３２を有する。帰還容量３０１は、一端がＤＡ変換器用出力端子３３１に接続されている。スイッチ３０２は、制御信号Φ２＿Ｈｉに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３２に、他端が帰還容量３０１の他端にそれぞれ接続されている。スイッチ３０３は、制御信号Φ２＿Ｌｏに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量３０１の他端に接続され、他端に接地電圧が入力されている。スイッチ３０４は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量３０１の他端に接続され、他端に接地電圧が入力されている。

例として第一ＤＡ変換器１０３の代わりにＤＡ変換器３５１が用いられた場合を考える。第一量子化器１０２の出力がＨｉの場合、制御信号Φ２＿ＨｉはΦ２＿ＯＮ１に、制御信号Φ２＿ＬｏはΦ２＿ＯＦＦ１に割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ２＿ＨｉはΦ２＿ＯＦＦ１に、制御信号Φ２＿ＬｏはΦ２＿ＯＮ１に割り当てられる。これらの割り当ては、単位サイクル４０１ごとに第一量子化器１０２の出力によって判定される。また、ＤＡ変換器３５１は、図２で示した第一ＤＡ変換器１０３の基準電圧用端子２３２に−Ｖ_ＲＥＦを入力する代わりに、ＧＮＤを接続したものである。転送期間４０３において、帰還容量３０１には、第一量子化器１０２の出力がＨｉのとき以下の式１５ａに示す電荷Ｑ_ＦＢＡが蓄積され、第一量子化器１０２の出力がＬｏのとき以下の式１５ｂに示す電荷Ｑ_ＦＢＡが蓄積される。

式１５ａおよび式１５ｂから分かるように、ＤＡ変換器３５１は、積分容量から電荷を減少させる方向にしか動作しない。つまり、図３ＡのＤＡ変換器はユニポーラ型である。

［１−５−２．バイポーラ型のＤＡ変換器の例１］
図３ＢのＤＡ変換器３５２は、バイポーラ型のＤＡ変換器であり、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３の少なくとも何れか一方に利用可能である。

ＤＡ変換器３５２は、図３Ａで示したＤＡ変換器３５１（ユニポーラ型のＤＡ変換回路）に加え、帰還容量３１１、スイッチ３１２およびスイッチ３１３、および、基準電圧用端子３３３を有する。帰還容量３１１は、一端がＤＡ変換器用出力端子３３１に接続されている。スイッチ３１２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３３に、他端が帰還容量３１１の他端にそれぞれ接続されている。スイッチ３１３は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量３１１の他端に接続され、他端に接地電圧が入力されている。

例として第一ＤＡ変換器１０３の代わりにＤＡ変換器３５２が用いられた場合を考える。帰還容量３１１は、制御信号Φ１と制御信号Φ２とで制御するスイッチとしか接続されていない。このため、帰還容量３１１から転送される電荷量は、第一量子化器１０２の出力に依存せずに一定である。サンプリング期間において、帰還容量３１１には以下の式１６に示される電荷Ｑ_ＦＢＢが蓄積される。

転送期間４０３において帰還容量３０１に蓄積される電荷量Ｑ_ＦＢＡと、サンプリング期間４０２において帰還容量３１１に蓄積される電荷量Ｑ_ＦＢＢとを示した。これらＱ_ＦＢＡとＱ_ＦＢＢの差分が、ＤＡ変換器３５２の出力端子から積分回路に単位サイクル４０１ごとに転送される。式１５および式１６より、第一量子化器１０２の出力がＨｉのとき式１７ａが求まり、第一量子化器１０２の出力がＬｏのとき式１７ｂが求まる。

以下の式１８が成立すれば、式１７ａおよび式１７ｂは正の値も負の値も出力することができる。

つまり、このＤＡ変換器３５２はバイポーラ型となる。なお、ＤＡ変換器３５２を第一ＤＡ変換器１０３に適用する場合には、式１８を成立させずに、ユニポーラ型として使用してもよい。

［１−５−３．バイポーラ型の他のＤＡ変換器の例２］
図３ＣのＤＡ変換器３５３は、バイポーラ型のＤＡ変換器であり、第一ＤＡ変換器１０３および第二ＤＡ変換器１１３の少なくとも何れか一方に利用可能である。

ＤＡ変換器３５３は、帰還容量３２１、および、スイッチ部３５４、および、基準電圧用端子３３４を有する。

帰還容量３２１は、一端がＤＡ変換器用出力端子３３１に接続されている。

スイッチ部３５４は、スイッチ３２２〜３２４を有する。スイッチ３２２は、制御信号Φ２＿Ｈｉに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３４に、他端がスイッチ部３５４の出力ノードにそれぞれ接続されている。なお、出力ノードは、図２では、帰還容量３２１の他端に接続されたノードである。スイッチ３２３は、制御信号Φ１＿Ｈｉに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がスイッチ部３５４の出力ノードに接続され、他端に接地電圧が入力されている。スイッチ３２４は、制御信号Φ１＿Ｌｏに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が基準電圧用端子３３４に、他端がスイッチ部３５４の出力ノードにそれぞれ接続されている。スイッチ３２５は、制御信号Φ２＿Ｌｏに応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端がスイッチ部３５４の出力ノードに接続され、他端に接地電圧が入力されている。

例として第一ＤＡ変換器１０３の代わりにＤＡ変換器３５３が用いられた場合を考える。

図４Ｂは、これらの信号動作を示すタイミングチャートである。ここで、制御信号Φ１＿ＯＮおよびΦ１＿ＯＦＦには、制御信号Φ１＿ＨｉおよびΦ１＿Ｌｏのどちらかが割り当てられる。第一量子化器１０２の出力がＨｉの場合、制御信号Φ１＿Ｈｉは制御信号Φ１＿ＯＮに、制御信号Φ１＿Ｌｏは制御信号Φ１＿ＯＦＦに割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ１＿Ｈｉは制御信号Φ１＿ＯＦＦに、制御信号Φ１＿Ｌｏは制御信号Φ１＿ＯＮに割り当てられる。また、制御信号Φ２＿ＯＮおよびΦ２＿ＯＦＦには、制御信号Φ２＿ＨｉおよびΦ２＿Ｌｏのどちらかが割り当てられる。第一量子化器１０２の出力がＨｉの場合、制御信号Φ２＿Ｈｉは制御信号Φ２＿ＯＮに、制御信号Φ２＿Ｌｏは制御信号Φ２＿ＯＦＦに割り当てられる。第一量子化器１０２の出力がＬｏの場合、制御信号Φ２＿Ｈｉは制御信号Φ２＿ＯＦＦに、制御信号Φ２＿ＬｏはΦ２＿ＯＮに割り当てられる。これらの割り当ては、単位サイクル４１１ごとに第一量子化器１０２の出力によって判定される。

単位サイクル４１１の各々は、図４Ａの場合と同様に、サンプリング期間４１２と転送期間４１３とで構成されている。制御信号Φ１＿ＯＮは、制御信号Φ１と同様に、サンプリング期間４１２でＨｉになり、転送期間４１３でＬｏになる。制御信号Φ２＿ＯＮは、制御信号Φ２と同様に、サンプリング期間４０２でＬｏになり、転送期間４１３でＨｉになる。制御信号Φ１＿ＯＦＦおよび制御信号Φ２＿ＯＦＦは、単位サイクル４１１中Ｌｏのままである。単位サイクル４１１は繰り返される。

帰還容量３２１には、転送期間４１３で蓄積される電荷量とサンプリング期間４１２で蓄積される電荷量との差分Ｑ_ＦＢＣが、ＤＡ変換器３５３の出力端子から積分回路に単位サイクル４１１ごとに転送される。第一量子化器１０２の出力がＨｉのとき以下の式１９ａに示す電荷Ｑ_ＦＢＡが蓄積され、第一量子化器１０２の出力がＬｏのとき以下の式１９ｂに示す電荷Ｑ_ＦＢＣが蓄積される。

このＤＡ変換器３５３は、式１９ａ、式１９ｂより、バイポーラ型であることが分かる。

なお、図２に示す第一ＤＡ変換器１０３および第二ＤＡ変換器１１３は、基準電圧としてＶ_ＲＥＦおよび−Ｖ_ＲＥＦを用いている。一方、図３Ｂに示すＤＡ変換器３５２および図３Ｃに示すＤＡ変換器３５３は、バイポーラ型ではあるが、基準電圧としてＶ_ＲＥＦを用い、−Ｖ_ＲＥＦを用いていない。つまり、図３Ｂに示すＤＡ変換器３５２および図３Ｃに示すＤＡ変換器３５３では、基準電圧−Ｖ_ＲＥＦは不要であり、片側電源のみでバイポーラ型のＤＡ変換器を実現できる。

［１−５−４．ＤＡ変換器の変形例の適用方法］
以上、図２、図３Ａ〜図３Ｃにより、バイポーラ型とユニポーラ型のＤＡ変換器の具体例が示された。上述したように、バイポーラ型およびユニポーラ型のＤＡ変換器は、入力信号の取り得る値の範囲により使い分けることができる。デルタシグマ変調器の入力信号の取り得る値の範囲が正負両極の値を取りうる場合には、当該デルタシグマ変調器のＤＡ変換器として、バイポーラ型のＤＡ変換器を利用することが望ましい。一方、デルタシグマ変調器の入力信号の取り得る値の範囲が０を含む正の値の場合または０を含む負の値の場合には、ユニポーラ型を使用することもできる。

なお、２段目の第二デルタシグマ変調器１１６の入力信号は、１段目の第一デルタシグマ変調器１０６で発生する量子化誤差である。この量子化誤差は、正負の両極性の値をとる。このため、２段目の第二デルタシグマ変調器１１６においてユニポーラ型のＤＡ変換器を用いると、第二帰還信号Ｆ１が正または負の値をとる信号になり、入力信号の範囲と帰還信号の範囲との差分が大きくなる。この結果、２段目の第二デルタシグマ変調器１１６の負帰還ループが正常に動作せずに、過負荷状態になりやすい。これは、アナログ入力信号をデジタル信号に変換する際に大きい誤差を引き起こす。

第三帰還信号Ｆ２についても、正負の両極性の値をとるほうが望ましい。例えば第一帰還信号Ｆ０およびＦ２が０以上の正の値をとる場合、または、０以下の負の値をとる場合を考える。このとき、例えば入力信号が０またはその付近の場合、過負荷状態になりやすいため、ＡＤ変換時の誤差が大きくなりやすい。第三帰還信号Ｆ２が正負の両極性の値をとることで、入力信号にオフセットがかかるのと等価になる。このため、オフセット値を調整することで、誤差の大きくなる入力範囲は使わずにすむ。

図５は、第二ＤＡ変換器１１３としてバイポーラ型のＤＡ変換器を使用した場合の構成例を示した回路図である。図５では、第一積分回路１０１、第二積分回路１１１、第二ＤＡ変換器１１３、スイッチ５０２、５０３、５１２および５１３が含まれている。

第一積分回路１０１の構成は、図２に示す第一積分回路１０１の構成と同じであり、オペアンプ５０４および積分容量５０５を有する。オペアンプ５０４は、マイナス側端子がスイッチ５０３の他端および積分容量５０５の一端に、出力端子が積分容量５０５の他端および第一量子化器１０２の入力端子にそれぞれ接続され、プラス型端子に接地電圧が入力されている。

第二積分回路１１１は、第一積分回路１０１と同じ構成であり、オペアンプ５１４および積分容量５１５を有する。オペアンプ５１４は、マイナス側端子がスイッチ５１３の他端および積分容量５１５の一端に、出力端子が積分容量５１５の他端および第二量子化器１１２の入力端子にそれぞれ接続され、プラス型端子に接地電圧が入力されている。

第二ＤＡ変換器１１３は、図３Ｃに示すＤＡ変換器３５３を元に構成されており、図３Ｃに示すスイッチ部３５４、帰還容量５０１および５１１を有する。スイッチ部３５４は、出力ノードが帰還容量５０１および５１１の一端に接続されている。帰還容量５０１は、一端がスイッチ部３５４の出力ノードに、他端がスイッチ５０２および５０３の一端にそれぞれ接続されている。帰還容量５１１は、一端がスイッチ部３５４の出力ノードに、他端がスイッチ５１２および５１３の一端にそれぞれ接続されている。スイッチ部３５４は、第二量子化器１１２の出力信号により、図４Ｂで説明したタイミングチャートのとおりに動作する。図５の例の場合、第三帰還信号Ｆ２を出力するために帰還容量５０１が必要となり、第二帰還信号Ｆ１を出力するために帰還容量５１１が必要となる。また、スイッチ部３５４は、第三帰還信号Ｆ２および第二帰還信号Ｆ１に対して図５に示すように共用化してもよい。

スイッチ５０２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が第二ＤＡ変換器１１３を構成する帰還容量５０１の他端に接続され、他端に接地電圧が入力されている。

スイッチ５０３は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量５０１の他端に、他端が第一積分回路１０１を構成するオペアンプ５０４のマイナス側端子および積分容量５０５の一端にそれぞれ接続されている。スイッチ５１２は、制御信号Φ１に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が第二ＤＡ変換器１１３を構成する帰還容量５１１の他端に接続され、他端に接地電圧が入力されている。スイッチ５１３は、制御信号Φ２に応じてＯＮ状態とＯＦＦ状態とが切り替わるスイッチであり、一端が帰還容量５１１の他端に、他端が第二積分回路１１１を構成するオペアンプ５１４のマイナス側端子および積分容量５１５の一端にそれぞれ接続されている。

以上のように、入力信号の取りうる範囲が０を含む正の値をとる場合、または、０を含む負の値をとる場合、第一ＤＡ変換器１０３はユニポーラ型、第二ＤＡ変換器１１３はバイポーラ型とすることが望ましい。これにより、第二デルタシグマ変調器１１６の負帰還ループにおいて、過負荷状態になりにくくなる。また、第一デルタシグマ変調器１０６の入力信号にオフセット値がかかるのと等価になる。このため、ＡＤ変換時の誤差が小さくなる。

なお、入力端子１２１に入力される信号が、０付近などの誤差の大きい入力範囲を含まない場合は、第三帰還信号Ｆ２は正または負の値をとる、つまり、０を含まなくても良い。

図６は、バイポーラ型およびユニポーラ型の両方の機能を併せ持つ第二ＤＡ変換器１１３の構成例を示した回路図である。図６では、第一積分回路１０１、第二積分回路１１１、第二ＤＡ変換器１１３、スイッチ５０２、５０３、５１２および５１３が含まれている。なお、第一積分回路１０１、第二積分回路１１１、スイッチ５０２、５０３、５１２および５１３の構成は、図５と同じである。

図６に示す第二ＤＡ変換器１１３は、ユニポーラ型のＤＡ変換器３５１とバイポーラ型のＤＡ変換器３５３とを有する。ＤＡ変換器３５１の構成は、図３Ａに示すＤＡ変換器３５１の構成と同じであり、帰還容量の一端がスイッチ５０２および５０３の一端に接続されている。ＤＡ変換器３５３の構成は、図３Ｃに示すＤＡ変換器３５３の構成と同じであり、帰還容量の一端がスイッチ５１２および５１３の一端に接続されている。第二ＤＡ変換器１１３内のスイッチは、第二量子化器１１２の出力信号により、図４Ａおよび図４Ｂで説明したタイミングチャートのとおりに動作する。この第二ＤＡ変換器１１３の構成の場合、第二帰還信号Ｆ１は正負の両極性の値をとり、第三帰還信号Ｆ２は正または負の値をとる（０を含まない）。

以上のように、入力信号の取りうる範囲が正の値、または負の値であり、誤差の大きい入力範囲を含まない場合には、第一ＤＡ変換器１０３としてユニポーラ型のＤＡ変換器を用い、第二ＤＡ変換器１１３として、第二帰還信号Ｆ１のためのバイポーラ型のＤＡ変換器および第三帰還信号Ｆ２のためのユニポーラ型のＤＡ変換器の両方の機能を有するＤＡ変換器を用いてもよい。これにより、第一および第二デルタシグマ変調器１１６の負帰還ループにおいて、過負荷状態になりにくくなる。このため、ＡＤ変換時の誤差が小さくなる。

［１−６．積分回路の変形例（インクリメンタル型のＡＤ変換装置の動作）］
また、ＡＤ変換装置１００の変形例としては、例えば、インクリメンタル型ＡＤ変換装置がある。インクリメンタル型ＡＤ変換装置の動作を図７及び図８を用いて説明する。

図７は、本変形例における積分回路および量子化器の一例を示す回路図である。図７にでは、ＡＤ変換装置の構成要素のうち、積分回路７００と、量子化器７１１と、スイッチ７１２とを示している。

本変形例の積分回路７００は、図１における第一積分回路１０１だけでなく、第二積分回路１１１として使用することができる。積分回路７００は、オペアンプ７０１、積分容量７０２およびスイッチ７０３を有する。オペアンプ７０１は、マイナス側端子が積分回路７００の入力ノード、積分容量７０２の一端およびスイッチ７０３の一端に接続され、出力端子が出力ノード、積分容量７０２の他端およびスイッチ７０３の他端にそれぞれ接続され、プラス側端子に接地電圧が入力されている。スイッチ７０３は、リセット用スイッチであり、制御信号Φｒｓｔに応じてＯＮ状態とＯＦＦ状態とが切り替わる。

量子化器７１１は、オペアンプで構成され、プラス側端子が積分回路７００の出力ノードに、出力端子がスイッチ７１２の一端にそれぞれ接続され、マイナス側端子に基準電圧Ｖ_ＣＯＭＰが印加されている。

スイッチ７１２は、リセット信号Φｒｓｔに応じてＯＮ状態とＯＦＦ状態とが切り替わるリセット用スイッチであり、一端が量子化器７１１の出力端子に接続され、他端に接地電圧が入力されている。

このような構成のＡＤ変換装置１００では、リセット期間において、リセット信号Φｒｓｔを制御することにより、図７に示されているスイッチ７０３および７１２をＯＮ状態にする。このとき、積分容量７０２の両端が短絡されるため、積分容量７０２の電荷がゼロになる。また、スイッチ７１２がＯＮ状態になることで、量子化器７１１の出力がＬｏに固定される。なお、リセット用スイッチ７０３および７１２は、上記の場所以外に接続してもよい。

図８は、本変形例にかかるインクリメンタル型ＡＤ変換装置におけるスイッチの制御信号のタイミングチャートである。ＡＤ変換サイクル８０１はそれぞれ、リセット期間８１１とＡＤ変換期間８１２とを含んで構成される。ＡＤ変換期間８１２は、単位サイクル８２１がＭ回繰り返される期間である。単位サイクル８２１は、サンプリング期間８２２と転送期間８２３とで構成される。サンプリング期間８２２および転送期間８２３における動作は、基本的には、図４Ａに示すサンプリング期間４０２および転送期間４０３における動作と同じである。

リセット期間８１１では、リセット信号ΦｒｓｔがＨｉになり、制御信号Φ１、Φ２はＬｏとなる。ＡＤ変換期間８１２に関しては、リセット信号ΦｒｓｔはＬｏになり、制御信号Φ１、Φ２は、図４を用いて説明した動作のとおり、ＨｉとＬｏを交互に繰り返す。ＡＤ変換期間８１２の終了後、次のＡＤ変換サイクル８０１のリセット期間８１１に移行する。以上のように、リセット期間８１１とＡＤ変換期間８１２を一つのＡＤ変換サイクル８０１として、同じ動作を繰り返す。

［１−７．効果等］
以上のように本実施の形態においては、負帰還構成になるため、デルタシグマ変調器とデジタルフィルタとの間の伝達関数のミスマッチに対して感度を鈍くすることができる。

本実施の形態の効果を示すために、積分回路のオペアンプゲインが、無限大（理想状態）から４０ｄＢ相当に劣化した場合の特性を比較する。

図９は、本実施の形態のインクリメンタル型ＡＤ変換装置を用いて、ＡＤ変換時の線形近似誤差の最大値をビット数ごとにプロットしたグラフである。また、図１０に第三帰還信号Ｆ２のない従来の装置を用いたときの結果を示すグラフである。なお、ビット数は単位サイクル８２１の回数によって変えることができる。

図１０に示すように、オペアンプが理想的に動作する場合はビット数に関係なく誤差は０．５ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）となっている。一方、オペアンプゲインが４０ｄＢの場合、ビット数が増えると誤差も増加している。例えば１２ビットの場合、誤差は約１０ＬＳＢとなり、約３ビット精度劣化していることを表している。

図９では、オペアンプが理想的に動作する場合とゲイン４０ｄＢの場合とで、誤差に大差はなく、１〜１．５ＬＳＢとなる。つまり、図１０のようにアンプゲイン低下によるＡＤ変換の精度劣化が最小限に抑制されている。本実施の形態のインクリメンタル型ＡＤ変換装置においては、第三帰還信号Ｆ２の効果により、オペアンプゲインに対する特性劣化が抑制される。

以上のように、本実施の形態において、ＡＤ変換装置１００は、アナログ入力信号に第一帰還信号Ｆ０と第三帰還信号Ｆ２とが加えられた信号を入力とする第一積分回路１０１と、第一積分回路１０１の出力信号をデジタル信号に変換する第一量子化器１０２と、第一量子化器１０２の出力信号をアナログ信号に変換する第一ＤＡ変換器１０３と、第一積分回路１０１の出力信号と第一ＤＡ変換器１０３の出力信号と第二帰還信号Ｆ１とを加算した信号を入力とする第二積分回路１１１と、第二積分回路１１１の出力信号をデジタル信号に変換する第二量子化器１１２と、第二量子化器１１２の出力信号をアナログ信号に変換する第二ＤＡ変換器１１３と、を有し、第一帰還信号Ｆ０は第一ＤＡ変換器１０３の出力信号であり、第二帰還信号Ｆ１は第二ＤＡ変換器１１３の出力信号であり、第三帰還信号Ｆ２は第二ＤＡ変換器１１３の出力信号である。

なお、従来の第三帰還信号Ｆ２を設けないＡＤ変換装置の場合、理想通りに動けば、１段目のデルタシグマ変調器で発生する量子化誤差Ｅ１は、後段のデジタルフィルタで打ち消すことができ、高精度なＡＤ変換特性を得ることができる。

しかし、実際には、各素子の特性の差に起因する誤差（ハードウェア構成に起因する上記式には現れない誤差）、あるいは、劣化の度合い等により、各素子が理想的に動作せず、量子化誤差Ｅ１を解消できない場合がある。より具体的には、例えば、積分回路内のオペアンプゲインが劣化すると、積分回路の伝達関数である式１および式６に誤差成分が混入する。一方、式４および式８のデジタルフィルタの係数は不変とすると、式５および式９のように量子化誤差Ｅ１の項が完全に打ち消されなくなる。これはデルタシグマ変調器とデジタルフィルタの伝達関数にハードウェアに起因するミスマッチが発生することが原因である。このため、従来のＡＤ変換装置では、精度の劣化を引き起こす場合がある。

これに対し、本実施の形態のＡＤ変換装置１００は、最終段のデルタシグマ変調器から１段目のデルタシグマ変調器に第三帰還信号Ｆ２を帰還させる負帰還構成にすることで、ミスマッチにより残留した量子化誤差Ｅ１の項を低減するように動作する。言い換えると、本実施の形態のＡＤ変換装置１００は、装置全体のばらつきを第三帰還信号Ｆ２によりフィードバックさせる。ここで、フィードバック動作は、フィードバック動作に用いられた帰還信号が示す誤差を抑えるように働く。したがって、本実施の形態のＡＤ変換装置１００は、最終段のデルタシグマ変調器から初段のデルタシグマ変調器に帰還信号を入力することにより、装置全体のばらつきに起因する誤差、つまり、ミスマッチにより残留した誤差を含むフィードバック動作を行うことができる。このため高精度なＡＤ変換装置１００を提供できる。また、良好な線形性は保持される。

また、本実施の形態において、ＡＤ変換装置１００は、アナログ入力信号Ｘのレベルは０以上のみ、または０以下のみを使用し、第二帰還信号Ｆ１はバイポーラ型であっても構わない。

このように構成すれば、２段目の帰還ループの過負荷を抑制し、ＡＤ変換時の誤差悪化が抑制される。そのため、高精度なＡＤ変換装置を提供することができる。

また、本実施の形態において、ＡＤ変換装置１００は、第三帰還信号Ｆ２はバイポーラ型であっても構わない。

このように構成すれば、ＡＤ変換時の誤差が小さい入力範囲を使用できる。そのため、高精度なＡＤ変換装置を提供することができる。

また、本実施の形態において、ＡＤ変換装置１００は、インクリメンタル型であっても構わない。

このように構成すれば、良好な線形性を備えたまま、デルタシグマ変調器とデジタルフィルタの伝達関数のミスマッチによるＡＤ変換時の誤差悪化が抑制される。そのため、高精度なインクリメンタル型ＡＤ変換装置を提供することができる。

（実施の形態２）
以下、図１１を用いて、実施の形態２を説明する。実施の形態１では、２段のデルタシグマ変調器を備える場合について説明したが、本実施の形態では、３段のデルタシグマ変調器を備える場合について説明する。

［２−１．構成］
図１１は、本実施の形態にかかるＡＤ変換装置１１００の機能ブロック図である。

ＡＤ変換装置１１００は、デルタシグマ変調器群１１１０、乗算器１１５１〜１１５３、加算回路１１６０、デジタルフィルタ１１７０、入力端子１１３１および出力端子１１３５を備える。

デルタシグマ変調器群１１１０は、３段のデルタシグマ変調器を備えており、１段目の第一デルタシグマ変調器１１０６と２段目の第二デルタシグマ変調器１１１６と３段目の第三デルタシグマ変調器１１２６とが３段縦続接続された構成となっている。

１段目の第一デルタシグマ変調器１１０６の構成について説明する。１段目の第一デルタシグマ変調器１１０６は、加算回路１１０５、第一積分回路１１０１、第一量子化器１１０２、第一ＤＡ変換器１１０３および第一出力端子１１３２を有する。

加算回路１１０５は、入力端子１１３１に加えられるアナログ入力信号に、当該１段目の第一デルタシグマ変調器１１０６において生成される第一帰還信号Ｆ１０と、最終段のデルタシグマ変調器において生成される第四帰還信号Ｆ１３とを加える。

第一積分回路１１０１は、加算回路１１０５から出力された信号を積分したアナログ信号を出力する第一積分工程を実行する回路である。

第一量子化器１１０２は、第一積分回路１１０１から出力されたアナログ信号を量子化することによりデジタル信号を生成する第一量子化工程を実行する回路である。第一量子化器１１０２は、生成したデジタル信号を、第一出力端子１１３２および第一ＤＡ変換器１１０３に出力する。

第一ＤＡ変換器１１０３は、第一量子化器１１０２から出力されたデジタル信号をデジタルアナログ変換することによりアナログ信号である第一帰還信号Ｆ１０を生成する第一ＤＡ変換工程を実行する回路である。この第一帰還信号Ｆ１０は前述のとおり、加算回路１１０５を介して第一積分回路１１０１の入力に帰還される。さらに、第一帰還信号Ｆ１０は、次段のデルタシグマ変調器に出力される。

２段目の第二デルタシグマ変調器１１１６の構成について説明する。２段目の第二デルタシグマ変調器１１１６は、加算回路１１１５、第二積分回路１１１１、第二量子化器１１１２、第二ＤＡ変換器１１１３および第二出力端子１１３３を有する。

加算回路１１１５は、第一積分回路１１０１の出力信号と、第一ＤＡ変換器１１０３から出力される第一帰還信号Ｆ１０と、当該第二デルタシグマ変調器１１１６を構成する第二ＤＡ変換器１１１３から出力される第二帰還信号Ｆ１１とを加算する。

第二積分回路１１１１は、加算回路１１１５から出力された信号を積分したアナログ信号を生成する第二積分工程を実行する回路である。

第二量子化器１１１２は、第二積分回路１１１１から出力されたアナログ信号を量子化することによりデジタル信号を生成する第二量子化工程を実行する回路である。第二量子化器１１１２は、生成したデジタル信号を、第二出力端子１１３３および第二ＤＡ変換器１１１３に出力する。

第二ＤＡ変換器１１１３は、第二量子化器１１１２から出力されたデジタル信号をデジタルアナログ変換することによりアナログ信号である第二帰還信号Ｆ１１を生成する第二ＤＡ変換工程を実行する回路である。第二帰還信号Ｆ１１は前述のとおり、加算回路１１１５を介して第二積分回路１１１１の入力に帰還される。さらに、第一帰還信号Ｆ１０は、次段のデルタシグマ変調器に出力される。

３段目の第三デルタシグマ変調器１１２６の構成について説明する。３段目の第三デルタシグマ変調器１１２６は、加算回路１１２５、第三積分回路１１２１、第三量子化器１１２２、第三ＤＡ変換器１１２３および第三出力端子１１３４を有する。

加算回路１１２５は、第二積分回路１１１１の出力信号と、第二ＤＡ変換器１１１３から出力される第二帰還信号Ｆ１１と、当該第三デルタシグマ変調器１１２６を構成する第三ＤＡ変換器１１２３から出力される第三帰還信号Ｆ１２とを加算する。

第三積分回路１１２１は、加算回路１１２５から出力された信号を積分した信号を生成する第三積分工程を実行する回路である。

第三量子化器１１２２は、第三積分回路１１２１から出力された信号を量子化することによりデジタル信号を生成する第三量子化工程を実行する回路である。第三量子化器１１２２は、生成したデジタル信号を、第三出力端子１１３４および第三ＤＡ変換器１１２３に出力する。

第三ＤＡ変換器１１２３は、第三量子化器１１２２から出力されたデジタル信号をデジタルアナログ変換することによりアナログ信号である第三帰還信号Ｆ１２および第四帰還信号Ｆ１３を生成する第三ＤＡ変換工程を実行する回路である。第三帰還信号Ｆ１２は前述のとおり、加算回路１１２５を介して第三積分回路１１２１の入力に帰還される。また、第四帰還信号Ｆ１３は前述のとおり、第一積分回路１１０１の入力に帰還される。なお、第三帰還信号Ｆ１２および第四帰還信号Ｆ１３は、同じ信号であっても構わない。

なお、本実施の形態にかかるＡＤ変換装置１１００は、第二ＤＡ変換器１１１３から出力される第５帰還信号（図示しない）、第三ＤＡ変換器１１２３から出力される第６帰還信号（図示しない）を設けても良い。第５帰還信号は、第一積分回路１１０１の入力に帰還する信号である。また、第６帰還信号は、第二積分回路１１１１の入力に帰還する信号である。また、第四帰還信号の代わりに第５および第６帰還信号を設けても良い。

乗算器１１５１は、第一デルタシグマ変調器１１０６の出力信号Ｙ１と係数Ｈ１とを乗算する回路である。乗算器１１５２は、第二デルタシグマ変調器１１１６の出力信号Ｙ２と係数Ｈ２とを乗算する回路である。乗算器１１５３は、第三デルタシグマ変調器１１２６の出力信号Ｙ３と係数Ｈ３とを乗算する回路である。加算回路１１６０は、乗算器１１５１〜１１５３から出力されるデジタル信号を加算する回路である。Ｈ１〜Ｈ３の導出方法については後で詳述するが、第一デルタシグマ変調器１１０６における量子化誤差を打ち消すように求められる。

デジタルフィルタ１１７０は、実施の形態１のデジタルフィルタ１５０と同様に、帯域制限フィルタの一例であるローパスフィルタおよびデシメーションフィルタを用いて構成されている。ローパスフィルタは、加算回路１４０から入力された信号のうち、ある周波数以上の信号成分を除去あるいは低減した信号を出力する。なお、デジタルフィルタ１１７０は、ローパスフィルタおよびデシメーションフィルタ以外のフィルタを用いて構成しても構わない。

［２−２．動作］
図１１のように構成されたＡＤ変換装置１１００について、その動作を以下に説明する。ここで、第一積分回路１１０１、第二積分回路１１１１、第三積分回路１１２１は１次積分回路である場合を例に説明する。

入力端子１１３１に入力される信号をＸ、第一量子化器１１０２で発生する量子化ノイズをＥ１、第二量子化器１１１２で発生する量子化ノイズをＥ２、第三量子化器１１２２で発生する量子化ノイズをＥ３、第一量子化器１１０２の第一出力信号をＹ１、第二量子化器１１１２の第二出力信号をＹ２、第三量子化器１１２２の第三出力信号をＹ３とする。式１より、出力信号Ｙ１、Ｙ２およびＹ３の伝達関数は以下の式２０ａ、２０ｂ、２０ｃのように表される。

乗算器１１５１〜１１５３の各々は、第一出力信号Ｙ１、第二出力信号Ｙ２、第三出力信号Ｙ３にそれぞれ係数Ｈ１、Ｈ２、Ｈ３を乗算する。加算回路１１６０は、乗算器１１５１〜１１５３の各々から出力された信号を加算することにより、デジタル信号Ｙを生成する。デジタル信号Ｙは、以下の式２１により現される。

ここで、式２１の係数Ｈ１、Ｈ２、Ｈ３は、式に含まれているＥ１、Ｅ２の項を打ち消すように決められる。以下に示す式２２ａ、式２２ｂおよび式２２ｃは、この条件を満たす一例である。

式２０ａ、式２０ｂ、式２０ｃ、式２２ａ、式２２ｂおよび式２２ｃを式２１に代入すると、以下の式２３が求まる。

式２３において、量子化ノイズＥ１およびＥ２の項は相殺されている。また、量子化ノイズＥ３の項は、（１−Ｚ^−１）^３との積になっている。これは、３次のノイズシェーピング効果により、量子化ノイズが低減されていることを意味する。

なお、本実施の形態では、第一積分回路１１０１、第二積分回路１１１１および第三積分回路１１２１が一次積分回路である場合を例に説明したが、第一積分回路１１０１、第二積分回路１１１１、第三積分回路１１２１は、高次積分回路であっても構わない。この場合、デジタルフィルタの係数Ｈ１、Ｈ２、Ｈ３は、量子化ノイズＥ１およびＥ２の項を打ち消すように係数を設定すればよい。係数は、式２２ａ〜式２２ｂに示す値に限られるものではなく、積分回路の次数、あるいは、デルタシグマ変調器の段数等に応じて変化する。

実施の形態１で説明したように、ＤＡ変換器にはバイポーラ型とユニポーラ型の２種類がある。これらのＤＡ変換器は、入力範囲により使い分けることができる。入力端子１１３１に入力されるアナログ入力信号の取りうる範囲が、正負両極の値を取りうる場合、第一ＤＡ変換器１１０３、第二ＤＡ変換器１１１３、第三ＤＡ変換器１１２３ともバイポーラ型であることが望ましい。

一方、アナログ入力信号の取りうる範囲が０を含む正の値、または０を含む負の値の場合には、第一ＤＡ変換器１１０３はユニポーラ型を使用することができる。しかし、第二ＤＡ変換器１１１３および第三ＤＡ変換器１１２３は、バイポーラ型を使用することが望ましい。２段目の第二デルタシグマ変調器１１１６の入力信号は、１段目の第一デルタシグマ変調器１１０６で発生する量子化誤差である。この量子化誤差は、正負の両極性の値をとるためである。また、３段目の第三デルタシグマ変調器１１２６の入力信号は、２段目の第二デルタシグマ変調器１１１６で発生する量子化誤差である。この量子化誤差は、正負の両極性の値をとるためである。ここで、仮に、第二ＤＡ変換器１１１３および第三ＤＡ変換器１１２３にユニポーラ型のＤＡ変換器を適用した場合、第二帰還信号Ｆ１１および第三帰還信号Ｆ１２が正負の両極性の値をとる信号になると、入力信号の範囲と帰還信号の範囲の差分が大きくなる。この結果、２段目の第二デルタシグマ変調器１１１６および３段目の第三デルタシグマ変調器１１２６の負帰還ループが正常に動作せずに、過負荷状態になりやすい。これは、アナログ入力信号をデジタル信号に変換する際に大きい誤差を引き起こす。したがって、上述したように、第二ＤＡ変換器１１１３および第三ＤＡ変換器１１２３は、バイポーラ型を使用することが望ましい。

第四帰還信号Ｆ１３においても、正負の両極性の値をとるほうが望ましい。例えば第一帰還信号Ｆ１０および第四帰還信号Ｆ１３が正の値または０の場合を考える。このとき、例えば入力信号が０またはその付近の場合、過負荷状態になりやすいため、ＡＤ変換時の誤差が大きくなりやすい。第四帰還信号Ｆ１３が正負の値をとることで、入力信号にオフセットがかかるのと等価になる。このため、オフセット値を調整することで、誤差の大きくなる入力範囲は使わずにすむ。

なお、入力端子１１３１に入力される信号が、０付近などの誤差の大きい入力範囲を含まない場合は、第四帰還信号Ｆ１３は正または負の値のいずれかでも良い。この場合、第三ＤＡ変換器１１２３は、バイポーラ型とユニポーラ型の両機能を兼ね備えたＤＡ変換器を用いてもよい。

なお、本実施の形態において、インクリメンタル型ＡＤ変換装置として用いても良い。

［２−３．効果等］
以上のように、本実施の形態のＡＤ変換装置１１００は、第三デルタシグマ変調器１１２６を有し、当該第三デルタシグマ変調器１１２６において生成される第四帰還信号Ｆ１３を１段目の第一デルタシグマ変調器１１０６を構成する第一積分回路１１０１の入力に帰還させる。これにより、２段構成のデルタシグマ変調器を備えるＡＤ変換装置よりも高次のノイズシェーピング効果を得ることができる。そのため、高精度なアナログデジタル変換装置を提供することができる。

また、本実施の形態のＡＤ変換装置１１００は、実施の形態１のＡＤ変換装置１００と同様に、デルタシグマ変調器とデジタルフィルタとの間の伝達関数のミスマッチに対して感度を鈍くすることができる。

本実施の形態のＡＤ変換装置１１００は、実施の形態１のＡＤ変換装置１００と同様に、最終段のデルタシグマ変調器から１段目のデルタシグマ変調器に帰還信号を帰還させる負帰還構成にすることで、ミスマッチにより残留した量子化誤差Ｅ１およびＥ２の項を低減するように動作する。言い換えると、本実施の形態のＡＤ変換装置１１００は、装置全体のばらつきを第四帰還信号Ｆ１３によりフィードバックさせる。これにより、高精度なＡＤ変換装置１１００を提供できる。また、良好な線形性は保持される。

（実施の形態３）
以下、図１２〜図１４を用いて、実施の形態３を説明する。本実施の形態では、実施の形態１および実施の形態２で説明したＡＤ変換装置を用いた撮像素子（イメージセンサ）及び撮像装置（デジタルスチルカメラ）について説明する。

［３−１．構成］
図１２は、本実施の形態にかかる撮像素子２０００の構成例を示すブロック図である。この撮像素子２０００は、画素アレイ２２００、行選択回路２１００、ＡＤ変換装置アレイ２３００、デジタルフィルタ２４００、水平シフトレジスタ／ＬＶＤＳ２５００、および、制御回路２６００を備える。

画素アレイ２２００は、複数の画素２２１０が行列状に配置されている。より詳細には、画素アレイ２２００は、複数の走査線と、複数の走査線に交差する複数の信号線とを備え、複数の走査線と複数の信号線との交点のそれぞれに、画素２２１０が配置されている。複数の画素２２１０は、同じ行に配置された画素２２１０が同じ走査線に、同じ列に配置された画素２２１０が同じ信号線に接続されている。

行選択回路２１００は、画素値の出力を行う画素列に接続された走査線を順次選択する（アドレスする）。

ＡＤ変換装置アレイ２３００は、ＡＤ変換装置１００（またはＡＤ変換装置１１００）を含む装置を複数備えている。ＡＤ変換装置１００を含む装置は、画素アレイ２２００の列単位で配置されている。なお、ＡＤ変換装置１００を含む装置は、複数の画素列で共有されていても構わない。

デジタルフィルタ２４００は、例えば、偏向フィルタあるいはカラーフィルタのように、特殊効果を付加するためのフィルタを含む。

水平シフトレジスタ／ＬＶＤＳ２５００は、デジタルフィルタ２４００から出力された信号を出力するためのレジスタであり、ＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）技術を利用している。

制御回路２６００は、ＡＤ変換装置アレイ２３００、デジタルフィルタ２４００および水平シフトレジスタ／ＬＶＤＳ２５００の動作を制御する。

［３−２．動作］
撮像素子２０００について、その動作を以下に説明する。撮像要求があると、撮像素子２０００は、行選択回路２１００により、画素アレイ２２００を構成する画素行を順次アドレスさせる。複数の画素２２１０は、上下方向に１アドレスずつ順に選択されても構わないし、任意の順序で選択されても構わない。選択された行に配置された複数の画素２２１０は、信号線に蓄積された電荷量に応じた電圧値を有するアナログ信号を出力する。このアナログ信号は、ＡＤ変換装置アレイ２３００の各ＡＤ変換装置に入力される。ＡＤ変換装置は、信号線を介して接続された画素２２１０から出力されたアナログ信号（アナログ入力信号）をデジタル信号に変換する。ＡＤ変換装置アレイ２３００から出力される複数のデジタル信号は、デジタルフィルタ２４００により処理される。デジタルフィルタ２４００により処理されたデジタル信号は、水平シフトレジスタ／ＬＶＤＳ２５００を通じて、撮像素子２０００から出力される。

［３−３．実施の形態３の変形例］
さらに、本開示は、図１３に示す通り、上記撮像素子２０００を備えるデジタルスチルカメラとして実現してもよい。さらにデジタルビデオカメラまたは携帯電話としても実現できる。デジタルスチルカメラ、デジタルビデオカメラまたは携帯電話のカメラモジュール等は、撮像装置の一例である。撮像素子２０００は、図１３に示されたデジタルスチルカメラ、さらには、携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして好適なものである。

図１４は、本開示の撮像素子を備えるデジタルスチルカメラのブロック構成図である。図１４に示すように、本実施の形態にかかるデジタルカメラ３０００は、レンズ３１００を含む光学系、撮像デバイス３２００、カメラ信号処理回路３４００及びシステムコントローラ３３００等によって構成されている。

レンズ３１００は、被写体からの像光を撮像デバイス３２００の撮像面に結像する。撮像デバイス３２００は、レンズ３１００によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス３２００として、本実施の形態にかかる撮像素子２０００が用いられる。カメラ信号処理回路３４００は、撮像デバイス３２００から出力される画像信号に対して種々の信号処理を行う。システムコントローラ３３００は、撮像デバイス３２００やカメラ信号処理回路３４００に対する制御を行う。

［３−４．効果等］
以上のように、本実施の形態において、撮像素子２０００は、複数のＡＤ変換装置１００と、光信号を電気信号に変換する素子を行列状に配置する画素アレイ２２００と、ＡＤ変換装置１００から出力されたデジタル信号を処理するデジタルフィルタ２４００とを含む。

これにより、撮像素子２０００は、画素２２１０から出力されたアナログ信号をＡＤ変換する時の誤差が抑制される。そのため、本実施の形態の撮像素子２０００は、高精度な画像信号が得られる。また、当該撮像素子２０００を用いたデジタルカメラ３０００は、高精度な画像を撮像することができる。

（実施の形態４）
さらに本開示は、バッテリモニタシステムにおけるＡＤ変換装置として実現してもよい。

図１５は、本実施の形態にかかるバッテリモニタシステム４０００の構成例を示すブロック図である。このバッテリモニタシステム４０００は、モニタ対象のバッテリ４１００、バッテリモニタ４２００、ＡＤ変換装置４３００を備える。このＡＤ変換装置４３００として、実施の形態１にかかるＡＤ変換装置１００または実施の形態２にかかるＡＤ変換装置１１００が用いられる。

バッテリモニタシステム４０００について、その動作を説明する。

バッテリモニタシステム４０００は、バッテリの電圧値をモニタするシステムである。バッテリモニタ４２００は、バッテリの電圧値を検出し、バッテリの電圧値を示すアナログ信号を出力する。バッテリモニタ４２００は、ＡＤ変換装置１００により、上記アナログ信号（アナログ入力信号）をデジタル信号に変換する。

図１５に示すように、バッテリモニタシステム４０００は、実施の形態１にかかるＡＤ変換装置１００あるいは実施の形態２にかかるＡＤ変換装置を含む。これにより、バッテリの電圧値をＡＤ変換する時の誤差が抑制される。そのため、バッテリの電圧値を高い精度でモニタすることができる。

（他の実施の形態）
以上、本開示の実施の形態にかかるＡＤ変換装置（アナログデジタル変換装置）及びその駆動方法、ならびに当該ＡＤ変換装置を用いた機器について説明したが、本開示は、この実施の形態に限定されるものではない。

（１）上記実施の形態１〜４では、デルタシグマ変調器を２段あるいは３段備えるＡＤ変換装置について説明したが、４段以上のデルタシグマ変調器を備えていても構わない。

図１６は、Ｎ段構成のＡＤ変換装置を示すブロック図である。図１６に示すように、ＡＤ変換装置１２００は、入力端子１２４１と、デルタシグマ変調器群１２１０と、乗算器１２５１〜１２５２と、加算回路１２６０と、デジタルフィルタ１２７０と、外部出力端子１２４２とを備えている。

デルタシグマ変調器群１２１０は、Ｎ段のデルタシグマ変調器を有する。

なお、第一デルタシグマ変調器１２０６の構成は、実施の形態２の第一デルタシグマ変調器１１０６と同じである。第一デルタシグマ変調器１２０６は、第一デルタシグマ変調器１１０６と同様に、加算回路１２０５、第一積分回路１２０１、第一量子化器１２０２、第一ＤＡ変換器１２０３および第一出力端子１２３１を有する。

第二デルタシグマ変調器１２１６〜１２（Ｎ−２）６の構成は、基本的に、実施の形態２の第二デルタシグマ変調器１１１６と同じである。第二デルタシグマ変調器１２１６は、第二デルタシグマ変調器１１１６と同様に、加算回路１２１５、第二積分回路１２１１、第二量子化器１２１２、第二ＤＡ変換器１２１３および第二出力端子１２３２を有する。

デルタシグマ変調器１２（Ｎ−１）６の構成は、基本的に、実施の形態２の第三デルタシグマ変調器１１２６と同じである。図１６において、Ｆ２０は第一帰還信号、Ｆ２１は第二帰還信号、Ｆ２（Ｎ−１）は第Ｎ帰還信号、Ｆ２Ｎは第（Ｎ＋１）帰還信号である。

当該Ｎ段構成のＡＤ変換装置１２００についても、実施の形態１のＡＤ変換装置１００および実施の形態２のＡＤ変換装置１１００と同様に、デルタシグマ変調器とデジタルフィルタの伝達関数との間のミスマッチに起因して残留する量子化誤差を良好に打ち消して、精度良くＡＤ変換を行うことができる。

（２）また、上記実施の形態にかかるアナログデジタル変換装置及び撮像素子に含まれる各処理部は典型的には集積回路であるシステムＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部または全てを含むように１チップ化されてもよい。

また、集積回路化はＬＳＩに限るものではなく、専用回路または汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、またはＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェアまたはソフトウェアが並列または時分割に処理してもよい。

また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列または並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。

更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。

本発明は、素子のばらつきに強いアナログデジタル変換装置、その駆動方法、撮像素子、撮像装置、及びバッテリモニタシステム等に有用である。

１００、１１００、１２００、４３００ ＡＤ変換装置
１０１、１１０１、１２０１ 第一積分回路
１１１、１１１１、１２１１ 第二積分回路
１０２、１１０２、１２０２ 第一量子化器
１１２、１１１２、１２１２ 第二量子化器
１０３、１１０３、１２０３ 第一ＤＡ変換器
１１３、１１１３、１２１３ 第二ＤＡ変換器
１０５、１１５、１４０、１１０５、１１１５、１１２５、１１６０、１２０５、１２１５、１２６０ 加算回路
１０６、１１０６、１２０６ 第一デルタシグマ変調器
１１０、１１１０、１２１０ デルタシグマ変調器群
１１６、１１１６、１２１６ 第二デルタシグマ変調器
１２１、１１３１、１２４１ 入力端子
１２２、１１３２、１２３１ 第一出力端子
１２３、１１３３、１２３２ 第二出力端子
１２４、１２４２ 外部出力端子
１３１、１３２、１１５１、１１５２、１１５３、１２５１ 乗算器
１５０、１１７０、１２７０、２４００ デジタルフィルタ
２０１、５０４、５１４、７０１ オペアンプ
２０２、５０５、５１５、７０２ 積分容量
２０５ サンプリング容量
２２１、２２６、３０１、３１１、３２１、５０１、５１１ 帰還容量
２０３、２０４、２０６、２０７、２２２、２２３、２２４、２２７、２２８、２２９、３０２、３０３、３０４、３１２、３１３、３２２、３２３、３２４、３２５、５０２、５０３、５１２、５１３、７０３、７１２ スイッチ
２３１、２３２、２３３、２３４、２３５、３３２、３３３、３３４ 基準電圧用端子
３３１ ＤＡ変換器用出力端子
３５１、３５２、３５３ ＤＡ変換器
３５４ スイッチ部
４０１、４１１、８２１ 単位サイクル
４０２、４１２、８２２ サンプリング期間
４０３、４１３、８２３ 転送期間
７００ 積分回路
７１１ 量子化器
８０１ ＡＤ変換サイクル
８１１ リセット期間
８１２ ＡＤ変換期間
１１２１ 第三積分回路
１１２２ 第三量子化器
１１２３ 第三ＤＡ変換器
１１２６ 第三デルタシグマ変調器
１１３４ 第三出力端子
２０００ 撮像素子
２１００ 行選択回路
２２００ 画素アレイ
２２１０ 画素
２３００ ＡＤ変換装置アレイ
２５００ 水平シフトレジスタ／ＬＶＤＳ
２６００ 制御回路
３０００ デジタルカメラ
３１００ レンズ
３２００ 撮像デバイス
３３００ システムコントローラ
３４００ カメラ信号処理回路
４０００ バッテリモニタシステム
４１００ バッテリ
４２００ バッテリモニタ
Ｆ０、Ｆ１０、Ｆ２０ 第一帰還信号
Ｆ１、Ｆ１１、Ｆ２１ 第二帰還信号
Ｆ２、Ｆ１２ 第三帰還信号
Ｆ１３ 第四帰還信号

Claims (14)

1. アナログ入力信号に第一帰還信号と第三帰還信号が加えられた信号を入力として積分する第一積分回路と、
   前記第一積分回路の出力信号をデジタル信号に変換する第一量子化器と、
   前記第一量子化器の出力信号をアナログ信号に変換する第一デジタルアナログ変換器と、
   前記第一積分回路の出力信号に前記第一デジタルアナログ変換器の出力信号と第二帰還信号とが加えられた信号を入力として積分する第二積分回路と、
   前記第二積分回路の出力信号をデジタル信号に変換する第二量子化器と、
   前記第二量子化器の出力信号をアナログ信号に変換する第二デジタルアナログ変換器とを有し、
   前記第一帰還信号は前記第一デジタルアナログ変換器の出力信号であり、
   前記第二帰還信号は前記第二デジタルアナログ変換器の出力信号であり、
   前記第三帰還信号は前記第二デジタルアナログ変換器の出力信号である、
   アナログデジタル変換装置。
2. 前記第二デジタルアナログ変換器は、バイポーラ型デジタルアナログ変換回路を有する、
   請求項１に記載のアナログデジタル変換装置。
3. 前記第二デジタルアナログ変換器は、バイポーラ型デジタルアナログ変換回路とユニポーラ型デジタルアナログ変換回路とを有する、
   請求項１に記載のアナログデジタル変換装置。
4. アナログ入力信号に第一帰還信号と第四帰還信号とが加えられた信号を入力として積分する第一積分回路と、
   前記第一積分回路の出力信号をデジタル信号に変換する第一量子化器と、
   前記第一量子化器の出力信号をアナログ信号に変換する第一デジタルアナログ変換器と、
   前記第一積分回路の出力信号に前記第一デジタルアナログ変換器の出力信号と第二帰還信号とが加えられた信号を入力とする第二積分回路と、
   前記第二積分回路の出力信号をデジタル信号に変換する第二量子化器と、
   前記第二量子化器の出力信号をアナログ信号に変換する第二デジタルアナログ変換器と、
   前記第二積分回路の出力信号に前記第二デジタルアナログ変換器の出力信号と第三帰還信号とが加えられた信号を入力として積分する第三積分回路と、
   前記第三積分回路の出力信号をデジタル信号に変換する第三量子化器と、
   前記第三量子化器の出力信号をアナログ信号に変換する第三デジタルアナログ変換器と、
   を有し、
   前記第一帰還信号は前記第一デジタルアナログ変換器の出力信号であり、
   前記第二帰還信号は前記第二デジタルアナログ変換器の出力信号であり、
   前記第三帰還信号は前記第三デジタルアナログ変換器の出力信号であり、
   前記第四帰還信号は前記第三デジタルアナログ変換器の出力信号である、
   アナログデジタル変換装置。
5. 前記第二デジタルアナログ変換器および前記第三デジタルアナログ変換器の各々は、バイポーラ型デジタルアナログ変換回路を有する、
   請求項４に記載のアナログデジタル変換装置。
6. 前記第二デジタルアナログ変換器および前記第三デジタルアナログ変換器の少なくともいずれか一方は、バイポーラ型デジタルアナログ変換回路とユニポーラ型デジタルアナログ変換回路とを有する、
   請求項４に記載のアナログデジタル変換装置。
7. 前記アナログ入力信号のレベルは０以上のみの信号、または、０以下のみの信号である、
   請求項１〜６のいずれか１項に記載のアナログデジタル変換装置。
8. 前記アナログデジタル変換装置はインクリメンタル型である、
   請求項１〜７のいずれか１項に記載のアナログデジタル変換装置。
9. 複数段のデルタシグマ変調器を備えるアナログデジタル変換装置であって、
   前記複数段のデルタシグマ変調器の各々は、複数の入力信号と帰還信号とを加算した信号を積分する積分回路と、前記積分回路から出力された信号を量子化することによりデジタル信号を生成する量子化器と、前記デジタル信号をデジタルアナログ変換することにより前記帰還信号を生成するデジタルアナログ変換器とを有し、
   前記複数段のデルタシグマ変調器のうちの最終段のデルタシグマ変調器は、さらに、前記帰還信号を前記複数段のデルタシグマ変調器のうちの初段のデルタシグマ変調器に対して出力し、
   前記初段のデルタシグマ変調器の前記複数の入力信号は、アナログ入力信号と前記最終段のデルタシグマ変調器における前記帰還信号であり、
   前記複数段のデルタシグマ変調器のうちの２段目以降のデルタシグマ変調器の前記複数の入力信号は、前段のデルタシグマ変調器の積分回路から出力された信号と前記前段のデルタシグマ変調器における前記帰還信号である、
   アナログデジタル変換装置。
10. 光信号を電気信号に変換する素子を行列状に配置する画素アレイと、
    前記画素アレイから出力されるアナログ信号をデジタル信号に変換する、請求項１〜９のいずれか１項に記載のアナログデジタル変換装置と、
    前記アナログデジタル変換装置から出力されたデジタル信号を処理するデジタルフィルタとを有する、
    撮像素子。
11. 請求項１０に記載の撮像素子を含む撮像装置。
12. 請求項１〜９のいずれか１項に記載のアナログデジタル変換装置を有するバッテリモニタシステム。
13. アナログ入力信号に第一帰還信号と第三帰還信号とが加えられた信号を入力として積分する第一積分工程と、
    前記第一積分工程において生成された信号をデジタル信号に変換する第一量子化工程と、
    前記第一量子化工程において生成された信号をアナログ信号に変換する第一デジタルアナログ変換工程と、
    前記第一積分工程において生成された信号に前記第一デジタルアナログ変換工程において生成された信号と第二帰還信号とが加えられた信号を入力として積分する第二積分工程と、
    前記第二積分工程において生成された信号をデジタル信号に変換する第二量子化工程と、
    前記第二量子化工程において生成された信号をアナログ信号に変換する第二デジタルアナログ変換工程と、を有し、
    前記第一帰還信号は前記第一デジタルアナログ変換工程において生成された信号であり、
    前記第二帰還信号は前記第二デジタルアナログ変換工程において生成された信号であり、
    前記第三帰還信号は前記第二デジタルアナログ変換工程において生成された信号である、
    アナログデジタル変換装置の駆動方法。
14. アナログ入力信号に第一帰還信号と第四帰還信号とが加えられた信号を入力として積分する第一積分工程と、
    前記第一積分工程において生成された信号をデジタル信号に変換する第一量子化工程と、
    前記第一量子化工程において生成された信号をアナログ信号に変換する第一デジタルアナログ変換工程と、
    前記第一積分工程において生成された信号に前記第一デジタルアナログ変換工程において生成された信号と第二帰還信号とが加えられた信号を入力として積分する第二積分工程と、
    前記第二積分工程において生成された信号をデジタル信号に変換する第二量子化工程と、
    前記第二量子化工程において生成された信号をアナログ信号に変換する第二デジタルアナログ変換工程と、
    前記第二積分工程において生成された信号に前記第二デジタルアナログ変換工程において生成された信号と第三帰還信号とが加えられた信号を入力として積分する第三積分工程と、
    前記第三積分工程において生成された信号をデジタル信号に変換する第三量子化工程と、
    前記第三量子化工程において生成された信号をアナログ信号に変換する第三デジタルアナログ変換工程と、を有し、
    前記第一帰還信号は前記第一デジタルアナログ変換工程において生成された信号であり、
    前記第二帰還信号は前記第二デジタルアナログ変換工程において生成された信号であり、
    前記第三帰還信号は前記第三デジタルアナログ変換工程において生成された信号であり、
    前記第四帰還信号は前記第三デジタルアナログ変換工程において生成された信号である、
    アナログデジタル変換装置の駆動方法。

Images