JP2018133630A - インクリメンタル型デルタシグマａｄ変換器 - Google Patents

Abstract

【課題】高精度なインクリメンタル型デルタシグマＡＤ変換器のコスト等を保ったまま変換速度を向上させる。【解決手段】入力アナログ信号に応じて積分アナログ信号を出力するアナログ積分部を有し、入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、変調デジタル信号をフィルタリングするデジタルフィルタ部と、積分アナログ信号に残る残渣成分を算出する残渣算出部と、残渣成分をデジタルフィルタ部の出力に加えたデジタル信号を、入力アナログ信号のＡＤ変換結果として出力する加算部と、を備え、アナログ積分部は、縦続接続された複数のアナログ積分器を有し、残渣算出部は、複数のアナログ積分器の出力の重み付け和を算出することにより、複数のアナログ積分器のうち最終段のアナログ積分器が残渣成分を出力するより前のタイミングで残渣成分を先行出力する、インクリメンタル型デルタシグマＡＤ変換器を提供する。【選択図】図５

Description

本発明は、インクリメンタル型デルタシグマＡＤ変換器に関する。

従来、複数の積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１参照）。
特許文献１ 国際公開第２０１３／１３６６７６号

このようなインクリメンタル型デルタシグマＡＤ変換器は、ＡＤ変換後のデジタルデータに、複数の積分回路の積分動作後の残渣成分を加えることで、量子化誤差を低減できることが知られている。ＡＤ変換器の変換速度は、性能およびコストが同一であれば速い方が望ましい。しかしながら、このようなインクリメンタル型デルタシグマＡＤ変換器は、アナログ回路およびデジタル回路の出力の和を算出するので、コストおよび性能を保ったまま変換速度を向上させることは困難であった。

本発明の第１の態様においては、入力アナログ信号に応じて積分アナログ信号を出力するアナログ積分部を有し、入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、変調デジタル信号をフィルタリングするデジタルフィルタ部と、積分アナログ信号に残る残渣成分を算出する残渣算出部と、残渣成分をデジタルフィルタ部の出力に加えたデジタル信号を、入力アナログ信号のＡＤ変換結果として出力する加算部と、を備え、アナログ積分部は、縦続接続された複数のアナログ積分器を有し、残渣算出部は、複数のアナログ積分器の出力の重み付け和を算出することにより、複数のアナログ積分器のうち最終段のアナログ積分器が残渣成分を出力するより前のタイミングで残渣成分を先行出力する、インクリメンタル型デルタシグマＡＤ変換器を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

インクリメンタル型デルタシグマＡＤ変換器１０の構成の第１例を示す。 図１に示すインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０の構成例を示す。 インクリメンタル型デルタシグマＡＤ変換器１０の構成の第２例を示す。 図３に示す第２例のインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０のブロック図の一例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０のタイミングチャートの第１例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０のタイミングチャートの第２例を示す。 本実施形態に係るアナログ積分部１３０および残渣算出部４１０の変形例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０の第１変形例のタイミングチャートの例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０の第２変形例を示す。 本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。 本実施形態に係るフィードフォワード部１４０の構成例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、インクリメンタル型デルタシグマＡＤ変換器１０の構成の第１例を示す。インクリメンタル型デルタシグマＡＤ変換器１０は、内部の回路をリセットしつつ、入力端子１２から入力するアナログ信号Ａ_ｉｎをデジタル信号Ｄ_ｏｕｔに変換して出力端子１４から出力する。インクリメンタル型デルタシグマＡＤ変換器１０は、入力端子１２と、出力端子１４と、デルタシグマ変換部１００と、デジタルフィルタ部１９０と、を備える。

入力端子１２は、入力アナログ信号Ａ_ｉｎを入力する。入力端子１２は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１２が差動入力の場合、当該入力端子１２は、正側入力から正側信号Ａ_ｉｎｐが、負側入力から負側信号Ａ_ｉｎｎが入力する。入力端子１２は、入力した入力信号Ａ_ｉｎをデルタシグマ変換部１００に供給する。

出力端子１４は、入力アナログ信号Ａ_ｉｎに応じて当該インクリメンタル型デルタシグマＡＤ変換器１０が変換したデジタル信号Ｄ_ＯＵＴを出力する。出力端子１４は、シングルエンド出力でよく、これに代えて、差動出力であってもよい。

デルタシグマ変換部１００は、入力アナログ信号Ａ_ｉｎをデルタシグマ変調した変調デジタル信号Ｙを出力する。デルタシグマ変換部１００は、加算部１２０と、アナログ積分部１３０と、量子化部１５０と、ＤＡ変換部１６０と、リセット部１７０と、制御部１８０と、を有する。

加算部１２０は、入力端子１２から入力する入力信号Ａ_ｉｎにＤＡ変換部１６０からのフィードバック信号を加算する。加算部１２０は、入力端子１２が差動入力の場合、当該差動信号の正側信号Ａ_ｉｎｐおよび負側信号Ａ_ｉｎｐに、それぞれ符号の異なるフィードバック信号を加算してよい。加算部１２０は、加算結果をアナログ積分部１３０に供給する。

アナログ積分部１３０は、入力アナログ信号に応じて積分アナログ信号を出力する。アナログ積分部１３０は、アナログ積分器を含み、加算部１２０が出力するアナログ信号を積分する。アナログ積分部１３０は、縦続接続された複数のアナログ積分器を含んでよい。アナログ積分部１３０は、積分した結果を出力信号Ｖ_ｏｕｔ（ｉ）として量子化部１５０に供給する。

量子化部１５０は、アナログ積分部１３０の出力信号Ｖ_ｏｕｔ（ｉ）を量子化する。量子化部１５０は、外部から供給されるクロック信号等に応じて、アナログ積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１５０は、１ビット量子化器またはマルチビット量子化器として機能してよい。即ち、量子化部１５０は、アナログ積分部１３０の出力信号Ｖ_ｏｕｔ（ｉ）を２値または多値のデジタル信号に量子化してよい。

例えば、量子化部１５０として１ビット量子化器を用いた場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａ_ｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、出力信号Ｖ_ｏｕｔ（ｉ）および予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号Ｖ_ｏｕｔ（ｉ）を１または０のデジタルコードに変換してよい。

また、例えば、量子化部１５０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａ_ｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、Ｍビット分の比較器により出力信号Ｖ_ｏｕｔ（ｉ）および予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号Ｖ_ｏｕｔ（ｉ）をＭビットのデジタルコードに変換してよい。

即ち、インクリメンタル型デルタシグマＡＤ変換器１０は、入力信号Ａ_ｉｎを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１５０は、１変換サイクルよりも速い、外部から供給されるクロック信号等に応じて、入力信号Ａ_ｉｎに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ａ_ｉｎはデジタル値へ変換され、１変換サイクルに対するサンプリング数をオーバーサンプリング比とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比に等しくなる。

例えば、インクリメンタル型デルタシグマＡＤ変換器１０のオーバーサンプリング比が６０の場合、量子化部１５０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１５０は、量子化したデジタル信号Ｙを変調デジタル信号としてＤＡ変換部１６０およびデジタルフィルタ部１９０に供給する。

ＤＡ変換部１６０は、量子化部１５０の出力に基づいてフィードバック信号を出力する。ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号として加算部１２０へと供給する。フィードバック信号は、予め定められた基準電圧でよい。フィードバック信号については後述する。ＤＡ変換部１６０は、クロック信号と同期してデジタル信号Ｙをアナログ信号に変換してよい。

リセット部１７０は、予め定められた周期毎にアナログ積分部１３０が保持する積分値をリセットする。また、リセット部１７０は、アナログ積分部１３０をリセットするタイミングで、デジタルフィルタ部１９０もリセットしてよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変換器１０が入力信号Ａ_ｉｎをデジタル値へ変換する毎に、アナログ積分部１３０およびデジタルフィルタ部１９０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル毎に、アナログ積分部１３０およびデジタルフィルタ部１９０にリセット信号を供給してそれぞれリセットする。

制御部１８０は、デルタシグマ変換部１００の動作を制御する。制御部１８０は、例えば、アナログ積分部１３０の動作を制御する。制御部１８０は、内部または外部から供給されるクロック信号等に応じて、デルタシグマ変換部１００の制御動作を実行してよい。また、制御部１８０は、クロック発振器を有して、各部の制御動作を実行してもよい。

デジタルフィルタ部１９０は、量子化部１５０が出力する変調デジタル信号をフィルタリングする。デジタルフィルタ部１９０は、量子化部１５０から受け取ったデジタル信号Ｙをフィルタリングして出力する。デジタルフィルタ部１９０は、デジタル信号Ｙのビットストリームを積算してデジタル積分する積分フィルタでよい。この場合、デジタルフィルタ部１９０は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。デジタルフィルタ部１９０は、クロック信号と同期してデジタル値を演算してよい。また、デジタルフィルタ部１９０は、リセット部１７０からリセット信号を受け取ったことに応じて、積算量をリセットしてよい。

また、デジタルフィルタ部１９０は、ローパスフィルタを有し、量子化部１５０で発生する量子化ノイズを低減させてよい。また、デジタルフィルタ部１９０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタルフィルタ部１９０は、演算結果のデジタル値を出力端子１４に供給する。出力端子１４は、受け取ったデジタル値を、当該インクリメンタル型デルタシグマＡＤ変換器１０のデジタル出力Ｄ_ＯＵＴとして出力する。デジタルフィルタ部１９０は、予め定められた周期毎に、フィルタリングしたデジタル信号を出力してよい。

以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるアナログ積分部１３０およびデジタルフィルタ部１９０のリセットと、入力信号Ａ_ｉｎのデジタル出力への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。

図２は、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０のアナログ積分部１３０の構成例を示す。図２は、加算部１２０から正側信号ＳＰおよび負側信号ＳＮによる差動信号がアナログ積分部１３０に入力する例を示す。アナログ積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。図２に示すアナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を有する例を示す。また、アナログ積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。

また、図２は、３つのアナログ積分器のそれぞれが、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。

アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図２は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣ_ｉ１ｐ、負側帰還キャパシタＣ_ｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣ_ｉ２ｐ、負側帰還キャパシタＣ_ｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣ_ｉ３ｐ、負側帰還キャパシタＣ_ｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。

アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図２は、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図２において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。

帰還キャパシタのそれぞれは、入力信号に応じた電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号ＳＰに応じて、第１クロックにおいて正側帰還キャパシタＣ_ｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣ_ｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣ_ｉ３ｐで蓄積される。同様に、負側信号ＳＮに応じて、第１クロックにおいて負側帰還キャパシタＣ_ｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣ_ｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣ_ｉ３ｎで蓄積される。

リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図２の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がそれぞれオン状態に切り換わり、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２をリセットする。

スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。

スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。

図２は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続される例を示す。第１スイッチトキャパシタ２４０は、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣ_ｉ１ｐに蓄積された電荷を、キャパシタＣ_ｓ２ｐが充電して、後段の正側帰還キャパシタＣ_ｉ２ｐへと放電して伝達する。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣ_ｉ１ｎに蓄積された電荷を、キャパシタＣ_ｓ２ｎが充電して、後段の負側帰還キャパシタＣ_ｉ２ｎへと放電して伝達する。

また、図２は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続される例を示す。第２スイッチトキャパシタ２４５は、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣ_ｉ２ｐに蓄積された電荷を、キャパシタＣ_ｓ３ｐが充電して、後段の正側帰還キャパシタＣ_ｉ３ｐへと放電して伝達する。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣ_ｉ２ｎに蓄積された電荷を、キャパシタＣ_ｓ３ｎが充電して、後段の負側帰還キャパシタＣ_ｉ３ｎへと放電して伝達する。

以上のように、アナログ積分部１３０は、複数のアナログ積分器が直列に接続され、正側信号ＳＰおよび負側信号ＳＮを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部１５０へと出力する。

例えば、図２に示すアナログ積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されて量子化部１５０へと出力される。また、後述するように、アナログ積分部１３０がフィードフォワード部を有する場合、最も後段のアナログ積分器は、フィードフォワード部を介して量子化部１５０へと出力する。

また、制御部１８０は、アナログ積分部１３０に制御信号を供給して、このようなアナログ積分部１３０の動作を実行させる。制御部１８０は、一例として、予め定められた周波数のクロック信号を発生するクロック発振器を有し、アナログ積分部１３０にクロック信号を供給する。また、制御部１８０は、アナログ積分部１３０へのクロック信号の供給を停止して、アナログ積分部１３０の積分動作を停止させてよい。

なお、図２は、アナログ積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部１３０に１または３以上設けられてよい。

以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ信号を積分し、積分結果の量子化結果に応じて、当該入力するアナログ信号に基準電圧を加算または減算するフィードバック制御を実行する。これにより、インクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ信号に応じたシリアルデジタルコードを精度よく出力することができる。また、インクリメンタル型デルタシグマＡＤ変換器１０は、このようなシリアルデジタルコードをデジタル処理して、アナログ信号に応じたデジタル信号を精度よく出力することができる。

インクリメンタル型デルタシグマＡＤ変換器１０は、デルタシグマＡＤ変換器とは異なり、一定の周期でアナログ積分部１３０に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。

このようなインクリメンタル型デルタシグマＡＤ変換器１０のデジタル出力電圧について説明する。ここで、リセット部１７０によるリセット信号の供給からｉ番目のクロック信号における、入力端子１２からの入力電圧をＶ_ｉｎ（ｉ）、量子化部１５０のデジタル出力をＹ（ｉ）とする。また、クロック信号は、１変換サイクルにおいてｍ回発生するものとする。ここで、アナログ積分部１３０の最終段の積分器が、１変換サイクルの最後に出力するアナログ出力をＶ_ｏｕｔ（ｍ）とすると、Ｖ_ｏｕｔ（ｍ）は次式で示すことができる。
（数１）
Ｖ_ｏｕｔ（ｍ）＝ΣΣ［Ｃ_１・Σ｛Ｖ_ｉｎ（ｉ）−Ｙ（ｉ）｝］
＝Ｃ_１・ΣΣΣ｛Ｖ_ｉｎ（ｉ）−Ｙ（ｉ）｝

ここで、インクリメンタル型デルタシグマＡＤ変換器１０が、１変換サイクルにおいてデジタル信号に変換すべきアナログ信号のアナログ電圧をＶ_ａｎａとする。例えば、入力端子１２からの入力電圧が、１変換サイクルにおいてほぼ変動のない略一定の電圧の場合、または、サンプルホールド回路等による略一定のサンプリング電圧の場合、アナログ電圧Ｖ_ａｎａは、当該略一定の電圧となる。また、入力端子１２からの入力電圧が１変換サイクルにおいて変動した場合、アナログ電圧Ｖ_ａｎａは、変動した電圧の１変換サイクルにおける平均値と略同一の値でよい。即ち、アナログ電圧Ｖ_ａｎａは、ｉ番目のクロック信号における入力電圧Ｖ_ｉｎ（ｉ）を用いて、次式のように示すことができる。
（数２）
Ｖ_ａｎａ＝Ｃ_１・ΣΣΣＶ_ｉｎ（ｉ）／（Ｃ_１・ΣΣΣ）

（数１）式を変形して（数２）式に代入することにより、次式を得る。
（数３）
Ｖ_ａｎａ＝｛Ｃ_１・ΣΣΣＹ（ｉ）＋Ｖ_ｏｕｔ（ｍ）｝／（Ｃ_１・ΣΣΣ）

（数３）式の第１項は、量子化部１５０が量子化したデジタル信号Ｙ（ｉ）を、デジタルフィルタ部１９０が積算した結果に対応する。即ち、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ電圧Ｖ_ａｎａに対して、（数３）式の第１項をＡＤ変換結果として出力する。したがって、インクリメンタル型デルタシグマＡＤ変換器１０は、理論的には、（数３）式の第２項が不足した値を出力することになり、デジタル出力に量子化誤差を含むことがある。

なお、（数３）式の第２項は、（数１）式で示される、アナログ積分部１３０が１変換サイクルの最後に出力するアナログ出力である。したがって、アナログ積分部１３０の最終段の積分器の出力には、量子化ノイズとなりうる残渣成分が残っていることを示す。なお、インクリメンタル型デルタシグマＡＤ変換器１０は、アナログ積分部１３０が当該残渣成分を出力した後に、デジタルフィルタ部１９０の動作をクロック信号に応じて継続させてもよい。これにより、デジタルフィルタ部１９０は、当該残渣成分を積算するので、量子化誤差を低減させることができる。

しかしながら、この場合、デジタルフィルタ部１９０の積算動作を継続させるので、１変換サイクルの時間間隔を延長することになる。ＡＤ変換器は、変換速度がより速い方が望ましいので、１変換サイクルの長さを変えずに、量子化誤差を低減させることが望ましい。インクリメンタル型デルタシグマＡＤ変換器１０は、１変換サイクルの長さを変えずに量子化誤差を低減すべく、アナログ積分部１３０の残渣成分をデジタルフィルタ部１９０の出力値に加算する構成を有するものがある。このようなインクリメンタル型デルタシグマＡＤ変換器１０について次に説明する。

図３は、インクリメンタル型デルタシグマＡＤ変換器１０の構成の第２例を示す。第２例のインクリメンタル型デルタシグマＡＤ変換器１０において、図１に示されたインクリメンタル型デルタシグマＡＤ変換器１０の動作と略同一のものには同一の符号を付け、説明を省略する。第２例のインクリメンタル型デルタシグマＡＤ変換器１０は、ＡＤ変換器３１０と、残渣加算部３２０と、を更に備える。

ＡＤ変換器３１０は、アナログ積分部１３０の出力信号Ａ_ｅｒｒをデジタル信号に変換する。ＡＤ変換器３１０は、アナログ積分部１３０の最終段の積分器が１変換サイクルの最後に出力するアナログ出力Ａ_ｅｒｒ＝Ｖ_ｏｕｔ（ｍ）を、デジタル信号に変換する。即ち、ＡＤ変換器３１０は、アナログ積分部１３０が出力する残渣成分をデジタル信号に変換する。

ＡＤ変換器３１０は、逐次比較型、フラッシュ型、パイプライン型、およびデルタシグマ型のＡＤ変換器でよい。ＡＤ変換器３１０は、当該インクリメンタル型デルタシグマＡＤ変換器１０のクロックとは異なる周期のクロック信号で動作してよい。即ち、インクリメンタル型デルタシグマＡＤ変換器１０は、複数種類のクロック信号により動作可能でよい。ＡＤ変換器３１０は、変換したデジタル信号を残渣加算部３２０に供給する。

残渣加算部３２０は、デジタルフィルタ部１９０が出力するデジタル信号に、ＡＤ変換器３１０が変換したデジタル信号を加算する。残渣加算部３２０は、ＡＤ変換器３１０の分解能に応じて、デジタルフィルタ部１９０が出力するデジタル信号の分解能を拡張して加算してよい。残渣加算部３２０は、加算結果を出力端子１４に供給して、当該インクリメンタル型デルタシグマＡＤ変換器１０の変換結果であるデジタル信号Ｄ_ＯＵＴとして出力する。

以上の第２例に係るインクリメンタル型デルタシグマＡＤ変換器１０は、２ステップ型のインクリメンタル型デルタシグマＡＤ変換器１０として動作する。即ち、第１のステップにおいて、図１で説明したインクリメンタル型デルタシグマＡＤ変換器１０の動作を実行し、デジタルフィルタ部１９０は、量子化部１５０が量子化したデジタル信号Ｙ（ｉ）を積算する。即ち、１変換サイクルにおいて、デジタルフィルタ部１９０は、（数３）式の第１項に対応するデジタル信号を残渣加算部３２０に供給する。

次の第２のステップにおいて、ＡＤ変換器３１０は、アナログ積分部１３０が１変換サイクルの最後に出力するアナログ出力Ｖ_ｏｕｔ（ｍ）を、デジタル信号に変換して残渣加算部３２０に供給する。そして、残渣加算部３２０は、（数３）式の第１項に対応するデジタル信号および第２項に対応するデジタル信号を加算した、アナログ電圧Ｖ_ａｎａに対応するデジタル信号を出力する。

以上のように、第２例のインクリメンタル型デルタシグマＡＤ変換器１０は、デジタルフィルタ部１９０が出力するデジタル信号に、量子化ノイズとなりうるアナログ積分部１３０の残渣成分に対応するデジタル信号を加算する。これにより、インクリメンタル型デルタシグマＡＤ変換器１０は、量子化誤差を低減させたデジタル変換を実行することができる。

図４は、図３に示す第２例のインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの例を示す。図４は、時間軸方向に、各部が処理するデータまたは各部のタイミング信号を示す。

例えば、「ＣＯＮＶ ＣＬＫ」と示した信号波形は、インクリメンタル型デルタシグマＡＤ変換器１０の変換周期を示す。一例として、「ＣＯＮＶ ＣＬＫ」がハイ電位の場合に、リセット部１７０からリセット信号が各部に供給される。また、「ＣＯＮＶ ＣＬＫ」がロー電位の場合に、デルタシグマ変換部１００およびデジタルフィルタ部１９０がクロック信号に応じて動作し、ＡＤ変換動作が実行される。なお、本実施形態において、「ＣＯＮＶ ＣＬＫ」がロー電位となる期間を、コンバージョン周期とする。

図４の「ＣＬＫ」と示した信号波形は、クロック信号を示す。例えば、アナログ積分部１３０は、リセット部１７０からリセット信号を受け取ってから、１番目のクロック信号に応じて積分動作を開始し、２番目のクロック信号以降において、積分結果Ｖ_ｏｕｔ（１）を出力し始める。

図４の「Ｙ」と示したデータ列は、量子化部１５０がクロック信号に応じてアナログ積分部１３０の積分結果Ｖ_ｏｕｔ（ｉ）を量子化したデジタル信号を示す。量子化部１５０は、２番目のクロック信号から、デジタル信号をＤ（１）、Ｄ（２）、・・・と、順次出力する。即ち、Ｙ（ｉ）＝Ｄ（ｉ）である。ここで、図４は、１変換サイクルにおいて、量子化部１５０がｊ個のデジタル信号を出力する例を示す。ここで、ｊ＝ｍである。

デジタルフィルタ部１９０は、量子化部１５０から順次受け取るｊ個のデジタル信号を積算（デジタル積分）する。図４の「ＤＩＧＩＮＴ１」、「ＤＩＧＩＮＴ２」、および「ＤＩＧＩＮＴ３」は、デジタルフィルタ部１９０が実行するデジタル積分のクロック毎の積算過程の一例を示す。なお、図４は、アナログ積分部１３０が３つの積分器を有することに対応して、「ＤＩＧＩＮＴ１」、「ＤＩＧＩＮＴ２」、および「ＤＩＧＩＮＴ３」の３つのデータ列を用いて３回のデジタル積分を実行する例を示す。

例えば、「ＤＩＧＩＮＴ１」で示すデータ列は、クロック信号に応じて、量子化部１５０が出力するデジタル信号を積算する。即ち、「ＤＩＧＩＮＴ１」のデータ列をＩ１（ｋ）とすると、Ｉ１（ｋ）は、量子化部１５０が出力するデジタル信号Ｄ（ｋ）を積算する次式で示すことができる。なお、一例として、初期値Ｉ１（１）＝Ｄ（１）である。
（数４）
Ｉ１（ｋ）＝Ｉ１（ｋ−１）＋Ｄ（ｋ）

同様に、「ＤＩＧＩＮＴ２」で示すデータ列は、「ＤＩＧＩＮＴ１」で示すデータ列を積算し、「ＤＩＧＩＮＴ３」で示すデータ列は、「ＤＩＧＩＮＴ２」で示すデータ列を積算する。即ち、「ＤＩＧＩＮＴ２」のデータ列をＩ２（ｋ）、「ＤＩＧＩＮＴ３」のデータ列をＩ３（ｋ）とすると、Ｉｎ（ｋ）は、次式で示すことができる。
（数５）
Ｉｎ（ｋ）＝Ｉｎ（ｋ−１）＋Ｉｎ−１（ｋ）

ここで、ｎ＝２、３であるが、（数５）式のｎの値は、アナログ積分部１３０が有する積分の個数Ｌと略同一の数でよい。即ち、デジタルフィルタ部１９０は、Ｌ個のデータ列を用いてデジタル積分を実行してよい。また、（数４）、（数５）式のｋの値は、デジタルフィルタ部１９０の１回のデジタル積分で実行する積算回数を示す。図４は、１変換サイクルにおいて量子化部１５０がｊ個のデジタル信号を出力することに応じて、デジタルフィルタ部１９０が１回のデジタル積分でｊ回の積算を実行する例を示す。

このように、デジタルフィルタ部１９０は、リセット部１７０からリセット信号を受け取ってから、２番目のクロック信号において積分動作を開始し、Ｌ回のデジタル積分を実行する。したがって、デジタルフィルタ部１９０は、ｊ＋Ｌ＋１番目のクロック信号において、積分結果ＩＬ（ｊ）を算出する。図４は、デジタルフィルタ部１９０が、ｊ＋４番目のクロック信号において、積分結果Ｉ３（ｊ）を算出した例を示す。

図１に示すインクリメンタル型デルタシグマＡＤ変換器１０は、積分結果Ｉ３（ｊ）を、１変換サイクルの変換結果として、出力端子１４からデジタル信号Ｄ_ＯＵＴとして出力する。また、図３に示す第２例のインクリメンタル型デルタシグマＡＤ変換器１０は、アナログ積分部１３０が出力する残渣成分をＡＤ変換器３１０がデジタル信号に変換し、積分結果Ｉ３（ｊ）に加えてから、デジタル信号Ｄ_ＯＵＴとして出力する。

なお、１変換サイクルにおける最後の入力信号（即ち、ｊ番目の入力信号）は、ｊ＋Ｌ番目のクロック信号において、アナログ積分部１３０の最終段の積分器に到達する。したがって、ＡＤ変換器３１０は、ｊ＋Ｌ＋１番目のクロック信号において、残渣成分をデジタル信号に変換して出力する。

図４は、このようなＡＤ変換器３１０のデジタル信号の出力タイミングを「ＡＤＣ３１０」として示す。なお、図４の例は、ｊ＋Ｌ＋１番目のクロック信号に応じてＡＤ変換器３１０がデジタル信号を出力する例を示したが、これに限定されることはない。ＡＤ変換器３１０は、異なるクロック周期のクロック信号に応じて動作し、図４に示すｊ＋Ｌ＋１番目のクロック信号のタイミングにおいて、変換したデジタル信号を出力してよい。そして、残渣加算部３２０は、ｊ＋Ｌ＋２番目のクロック信号において、量子化部１５０によって量子化された出力信号およびデジタル化された残渣成分を加算して出力する。

これにより、インクリメンタル型デルタシグマＡＤ変換器１０は、ＡＤ変換器３１０が出力する残渣成分Ｄ（ｊ＋Ｌ）に積分結果ＩＬ（ｊ）に加えた結果を、デジタル信号Ｄ_ＯＵＴとして出力することができる。図４の「ＤＯＵＴ」と示したデータ列は、デジタル信号Ｄ_ＯＵＴが出力するタイミングの一例を示す。即ち、図４は、ｊ＋５番目のクロック信号において、残渣成分Ｄ（ｊ＋３）および積分結果Ｉ３（ｊ）の和を、デジタル信号Ｄ_ＯＵＴとして出力する例を示す。

以上のように、デジタルフィルタ部１９０が積分結果を出力するタイミングは、ＡＤ変換器３１０が残渣成分をデジタル化して出力するタイミングと略一致する。したがって、インクリメンタル型デルタシグマＡＤ変換器１０は、従来のインクリメンタル型デルタシグマＡＤ変換器１０と比較して、出力タイミングを遅延させることなく、変換結果を出力することができる。即ち、第２例のインクリメンタル型デルタシグマＡＤ変換器１０は、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０と比較して、１変換サイクルの長さを変えずに、低コストで量子化誤差を低減させることができる。

ここで、ＡＤ変換器の変換速度は、性能およびコストが同一であれば速い方が望ましい。しかしながら、インクリメンタル型デルタシグマＡＤ変換器１０は、アナログ回路およびデジタル回路の出力の和を算出するので、アナログ回路およびデジタル回路の両方の速度を向上させなければならず、コストおよび性能を保ったまま変換速度を向上させることは困難であった。そこで、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、コストの上昇を防止しつつ、アナログ回路およびデジタル回路の出力信号を出力するタイミングをそれぞれ調整して、変換速度を向上させる。このようなインクリメンタル型デルタシグマＡＤ変換器２０について、次に説明する。

図５は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０のブロック図の一例を示す。本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０において、図３に示されたインクリメンタル型デルタシグマＡＤ変換器１０の動作と略同一のものには同一の符号を付け、説明を省略する。

なお、図５は、アナログ積分部１３０を簡略化して示すが、図２に示すアナログ積分部１３０と略同一の構成、または、図２に示すアナログ積分部１３０の差動信号をシングルエンド信号に変更した構成であってよい。また、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の増幅率を、それぞれ、ｂ１、ｂ２、およびｂ３として示す。ｂ１、ｂ２、およびｂ３は、一例として、略１倍でよい。

また、インクリメンタル型デルタシグマＡＤ変換器２０は、残渣算出部４１０を更に備え、アナログ積分部１３０が積分アナログ信号に残る残渣成分を出力するタイミングよりも早いタイミングで、当該残渣成分を出力する。残渣算出部４１０は、アナログ積分部１３０の積分アナログ信号に残る残渣成分を算出する。残渣算出部４１０は、複数のアナログ積分器の出力の重み付け和を算出することにより、当該残渣成分を算出する。残渣算出部４１０は、第１係数部４１２、第２係数部４１４、第３係数部４１６、および加算部４１８を有する。

第１係数部４１２は、第１アナログ積分器２１０の出力に第１係数ａ１を乗じた信号を出力する。第１係数部４１２は、第１係数ａ１を乗じた信号を加算部４１８に供給する。第２係数部４１４は、第２アナログ積分器２２０の出力に第２係数ａ２を乗じた信号を出力する。第２係数部４１４は、第２係数ａ２を乗じた信号を加算部４１８に供給する。第３係数部４１６は、第３アナログ積分器２３０の出力に第３係数ａ３を乗じた信号を出力する。第３係数部４１６は、第３係数ａ３を乗じた信号を加算部４１８に供給する。

第１係数部４１２、第２係数部４１４、および第３係数部４１６は、係数に応じた増幅率を有するアンプを有してよい。また、第１係数部４１２、第２係数部４１４、および第３係数部４１６は、係数に応じた容量を有するスイッチトキャパシタであってもよい。

加算部４１８は、第１係数部４１２、第２係数部４１４、および第３係数部４１６から受け取った信号の和を算出して残渣成分として出力する。即ち、加算部４１８は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の出力に重み付けした信号の和を出力する。ここで、第１係数ａ１、第２係数ａ２、および第３係数ａ３は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０のそれぞれに対する重みである。なお、重みが０の場合、対応する係数部はなくてもよい。

残渣算出部４１０は、算出した残渣成分をＡＤ変換器３１０に供給する。ＡＤ変換器３１０は、残渣算出部４１０が算出した残差成分をデジタル信号に変換し、デジタル化した残渣成分を残渣加算部３２０に供給する。残渣加算部３２０は、残渣算出部４１０が算出した残渣成分をデジタルフィルタ部１９０の出力に加えたデジタル信号を、入力アナログ信号のＡＤ変換結果Ｄ_ＯＵＴとして出力する。

以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、図３に示すインクリメンタル型デルタシグマＡＤ変換器１０と同様に、２ステップ型のインクリメンタル型デルタシグマＡＤ変換器として動作する。そして、残渣算出部４１０は、重み付け和を算出することにより、複数のアナログ積分器のうち最終段のアナログ積分器が残渣成分を出力するより前のタイミングで残渣成分を先行出力する。

例えば、デジタルフィルタ部１９０が１変換サイクルで積算すべきデータを量子化部１５０が出力したタイミングにおいて、残渣算出部４１０は、残渣成分を算出する。図５において、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０が出力する信号電圧を、Ｖ１（ｋ）、Ｖ２（ｋ）、およびＶ３（ｋ）とする。なお、Ｖ１（ｋ）は第１アナログ積分器２１０がタイミングｋにおいて出力する電圧、Ｖ２（ｋ）は第２アナログ積分器２２０がタイミングｋにおいて出力する電圧、Ｖ３（ｋ）は第３アナログ積分器２３０がタイミングｋにおいて出力する信号電圧とした。

ここで、アナログ積分部１３０が残渣成分を出力するｊ＋４番目のクロック信号のタイミングにおいて、量子化部１５０が量子化する信号電圧をＶ３（ｊ＋３）とする。信号電圧Ｖ３（ｊ＋３）は、１つ前のタイミングにおいて、次式のように算出される。
（数６）
Ｖ３（ｊ＋３）＝Ｖ３（ｊ＋２）＋ｂ３・Ｖ２（ｊ＋２）

したがって、残渣算出部４１０が重み付け和の重みａ１を０に、ａ２をｂ３に、ａ３を１にすることで、ｊ＋３番目のクロック信号のタイミングにおいて、（数６）式のアナログ信号の重み付け和が生成されることになる。即ち、残渣算出部４１０は、複数のアナログ積分器のうち最終段のアナログ積分器が残渣成分を出力するより以前のタイミングで、当該残渣成分に対応する信号電圧Ｖ３（ｊ＋３）を先行出力できる。なお、重みａ１を０にする場合、第１係数部４１２はなくてよい。また、重みａ３を１にする場合、第３係数部４１６は、信号電圧をスルーさせる配線でよい。このような残渣算出部４１０を用いてインクリメンタル型デルタシグマＡＤ変換器２０を動作させた例を、図６に示す。

図６は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０のタイミングチャートの第１例を示す。図６に示すタイミングチャートにおいて、図４に示されたタイミングチャートの動作と略同一のものには同一の符号を付け、説明を省略する。

残渣算出部４１０が重み付け和の重みａ１を０に、ａ２をｂ３に、ａ３を１にすることにより、ＡＤ変換器３１０がデジタル化した残渣成分Ｄ（ｊ＋３）をｊ＋３番目のクロック信号のタイミングで出力できる。即ち、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、残渣成分Ｄ（ｊ＋３）を、図４の例と比較して、１クロック早く出力することができる。

なお、図６は、デジタルフィルタ部１９０が、予め定められた演算を実行して、積分結果を出力するタイミングを早めた結果も示す。即ち、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、デジタルフィルタ部１９０が予め定められた演算を実行して、積分結果を出力するタイミングを早める。

図４に示すように、デジタルフィルタ部１９０は、ｊ＋Ｌ＋１番目のクロック信号において、積分結果ＩＬ（ｊ）を算出する例を説明した。これに対し、本実施形態に係るデジタルフィルタ部１９０は、ｊ＋１番目以降のクロック信号において、予め定められた演算を実行して、積分結果の出力タイミングを早める。デジタルフィルタ部１９０は、例えば、デルタシグマ変換部１００が出力する変調デジタル信号のデジタル重み付け和を算出する。この場合、デジタルフィルタ部１９０は、予め定められた周期において、変調デジタル信号のデジタル積分からデジタル重み付け和へと予め定められたタイミングで切り換えてよい。

インクリメンタル型デルタシグマＡＤ変換器２０は、デジタルフィルタ部１９０が変調デジタル信号を積算する第１演算から、変調デジタル信号の重み付け和を演算する第２演算に切り換えることにより、フィルタリングしたデジタル信号の出力タイミングを調整する。デジタルフィルタ部１９０は、ｊ＋１番目以降のクロック信号において、第１演算に代えて、予め定められた第２演算を実行して、積分結果の出力タイミングを早める。

デジタルフィルタ部１９０は、一例として、デルタシグマ変換部１００がフィルタリングすべき信号として最後にデジタルフィルタ部１９０に変調デジタル信号を供給する第１タイミングから第２演算に切り換え、ＡＤ変換結果の出力タイミングを調整する。ここで、図６の例における第１タイミングは、ｊ＋２番目のクロック信号のタイミングに相当する。即ち、デジタルフィルタ部１９０は、ｊ＋２番目のクロック信号において、デジタル重み付け和に切り換える。量子化部１５０は、ｊ＋１番目のクロック信号において、Ｄ（１）からＤ（ｊ）の１変換サイクルで積算すべきｊ個のデータを出力する。

即ち、デジタルフィルタ部１９０は、ｊ＋１番目のクロック信号において積分すべきデータを全て取得できるので、適切な演算を用いることにより、次のｊ＋２番目のクロック信号において積分結果を算出することができる。デジタルフィルタ部１９０は、一例として、次式に示すデジタル重み付け和を実行することで、積分結果Ｉ３（ｊ）を算出することができる。なお、次式は、アナログ積分部１３０のアナログ積分器の数Ｌが３の場合の例を示す。
（数７）
Ｉ３（ｊ）＝Ｉ３（ｊ−１）＋Ｉ２（ｊ）
＝｛Ｉ３（ｊ−２）＋Ｉ２（ｊ−１）｝＋｛Ｉ２（ｊ−１）＋Ｉ１（ｊ）｝
＝｛Ｉ３（ｊ−３）＋Ｉ２（ｊ−２）｝＋２｛Ｉ２（ｊ−２）＋Ｉ１（ｊ−１）｝
＋｛Ｉ１（ｊ−１）＋Ｄ（ｊ）｝
＝Ｉ３（ｊ−３）＋３・Ｉ２（ｊ−２）＋３・Ｉ１（ｊ−１）＋Ｄ（ｊ）

図４に示すように、Ｉ３（ｊ−３）、Ｉ２（ｊ−２）、Ｉ１（ｊ−１）、およびＤ（ｊ）は、いずれもデジタルフィルタ部１９０がｊ＋１番目のクロック信号において取得するデジタル値であるから、ｊ＋２番目のクロック信号において（数３）式を演算することができる。図６は、デジタルフィルタ部１９０が以上の演算を実行して、ｊ＋２番目のクロック信号において、積分結果Ｉ３（ｊ）を出力する例を示す。このように、デジタルフィルタ部１９０は、図４の例と比較して、積分結果Ｉ３（ｊ）を２クロック早く出力することができる。

以上の本実施形態に係るデジタルフィルタ部１９０は、ｊ＋２番目のクロック信号において、デジタル積分からデジタル重み付け和に切り換えた例を説明したが、これに限定されることはない。例えば、デジタルフィルタ部１９０は、ｊ＋３番目のクロック信号において、次式で示す重み付け和に切り換えてもよい。
（数８）
Ｉ３（ｊ）＝Ｉ３（ｊ−１）＋Ｉ２（ｊ）
＝｛Ｉ３（ｊ−２）＋Ｉ２（ｊ−１）｝＋｛Ｉ２（ｊ−１）＋Ｉ１（ｊ）｝
＝Ｉ３（ｊ−２）＋２・Ｉ２（ｊ−１）＋Ｉ１（ｊ）

このように、デジタルフィルタ部１９０は、デジタル重み付け和を用いることで、デジタル積分の算出結果の出力タイミングを早めることができる。したがって、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、図３に示すインクリメンタル型デルタシグマＡＤ変換器１０と同程度の精度のデジタル変換結果をより早く出力させることができる。

なお、（数７）式および（数８）式は、アナログ積分部１３０が３つのアナログ積分器を有する例であり、デジタルフィルタ部１９０が出力タイミングを調節できる範囲は２クロックに限定されることはない。即ち、アナログ積分部１３０がＬ個のアナログ積分器を有する場合、本実施形態に係るデジタルフィルタ部１９０は、Ｌ−１のクロック数の範囲で出力タイミングを調節することができる。

即ち、デジタルフィルタ部１９０は、第１タイミングの１つ後のタイミングから、第１演算だけでフィルタリングした場合の出力タイミングの１つ前のタイミングまでのうち、いずれかのタイミングで、ＡＤ変換結果を出力することができる。この場合、重み付け和の重みは、アナログ積分部１３０が有するアナログ積分器の個数と、調節するクロック数とに応じた重みが用いられる。

また、本実施形態において、残渣算出部４１０は、（数６）式に示す重み付け和を算出して、１つ前のタイミングにおいて残渣成分を出力する例を説明したが、これに限定されることはない。残渣算出部４１０は、例えば、アナログ積分部１３０が３以上のアナログ積分器を有する場合、２つ前のタイミングにおいて量子化された残渣成分を出力してもよい。

この場合、次式のように、残渣算出部４１０は、信号電圧Ｖ３（ｊ＋３）を２つ前のタイミングの信号電圧で表現した重み付け和を用いてよい。
（数９）
Ｖ３（ｊ＋３）＝Ｖ３（ｊ＋２）＋ｂ３・Ｖ２（ｊ＋２）
＝｛Ｖ３（ｊ＋１）＋ｂ３・Ｖ３（ｊ＋１）｝
＋ｂ３・｛Ｖ２（ｊ＋１）＋ｂ２・Ｖ１（ｊ＋１）｝
＝Ｖ３（ｊ＋１）＋２・ｂ３・Ｖ３（ｊ＋１）＋ｂ２・ｂ３・Ｖ１（ｊ＋１）

即ち、残渣算出部４１０は、重み付け和の重みａ１をｂ２・ｂ３に、ａ２を２・ｂ３に、ａ３を１にすることで、ｊ＋２番目のクロック信号のタイミングにおいて、（数９）式のアナログ信号の重み付け和を生成して出力することができる。なお、重みａ３を１にする場合、第３係数部４１６は、信号電圧をスルーさせる配線でよい。残渣算出部４１０がこのような重み付け和の重みを用いた例を図７に示す。

図７は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０のタイミングチャートの第２例を示す。図７に示すタイミングチャートの第２例において、図６に示されたタイミングチャートの第１例の動作と略同一のものには同一の符号を付け、説明を省略する。図７は、図６と同様に、デジタルフィルタ部１９０が、ｊ＋１番目のクロック信号において取得するデジタル値のデジタル重み付け和を用いることで、ｊ＋２番目のクロック信号において、積分結果Ｉ３（ｊ）を出力する例を示す。

また、残渣算出部４１０が重み付け和の重みを、（数９）式に対応する重みにすることで、ＡＤ変換器３１０は、デジタル信号の残渣成分Ｄ（ｊ＋３）をｊ＋２番目のクロック信号において出力することができる。このように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、デジタルフィルタ部１９０がデジタル信号を出力するタイミングと、デルタシグマ変換部１００が残渣成分を出力するタイミングとを一致させることができる。

これにより、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、積分結果Ｉ３（ｊ）および残渣成分Ｄ（ｊ＋３）の和を、図４の例と比較して、２クロック早く出力することができる。なお、図６および図７は、アナログ積分部１３０が３つのアナログ積分器を有する例であり、インクリメンタル型デルタシグマＡＤ変換器２０がタイミングを調節できる範囲は２クロックに限定されることはない。即ち、アナログ積分部１３０がＬ個のアナログ積分器を有する場合、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、Ｌ−１のクロック数の範囲で出力タイミングを調節することができる。

この場合、アナログ信号の重み付け和の重みと、デジタル信号の重み付け和の重みは、それぞれ、アナログ積分部１３０が有するアナログ積分器の個数Ｌと、調節するクロック数とに応じた重みに設定される。このように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０は、変換結果の出力タイミングを調節できるので、１変換サイクルを短縮することができ、高精度かつ高速なＡＤ変換を実現することができる。また、図５に示すインクリメンタル型デルタシグマＡＤ変換器２０の構成は、図３に示すインクリメンタル型デルタシグマＡＤ変換器１０の構成と比較して、残渣算出部４１０を追加したものであり、低コストで高速なＡＤ変換を実現できることがわかる。

図８は、本実施形態に係るアナログ積分部１３０および残渣算出部４１０の変形例を示す。図８は、アナログ積分部１３０がシングルエンド信号を入出力する構成例を示す。また、アナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０を有する例を示す。第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の増幅率は、それぞれ、ｂ１、ｂ２、およびｂ３とする。

なお、アナログ積分部１３０は、第１スイッチトキャパシタ２４０、第２スイッチトキャパシタ２４５に加えて、第３スイッチトキャパシタ４３０を有する例を示す。第３スイッチトキャパシタ４３０は、第１アナログ積分器２１０の入力側に設けられる。第３スイッチトキャパシタ４３０は、前段スイッチ４３２、後段スイッチ４３４、およびキャパシタＣ_ｓ１を有する。第３スイッチトキャパシタ４３０は、前段スイッチ４３２および後段スイッチ４３４を用いてキャパシタＣ_ｓ１への充電および放電を実行し、入力する電荷を後段の帰還キャパシタＣ_ｉ１へ伝達する。

例えば、第３スイッチトキャパシタ４３０の前段スイッチは、信号φｓがハイ電位のタイミングでキャパシタＣ_ｓ１の一方の端子から入力信号を入力させ、信号φｉがハイ電位のタイミングでキャパシタＣ_ｓ１の一方の端子を基準電位に接続する。また、第１係数部４１２の後段スイッチは、信号φｓがハイ電位のタイミングでキャパシタＣ_ｓ１の他方の端子を基準電位に接続し、信号φｉがハイ電位のタイミングでキャパシタＣ_ｓ１の他方の端子を第１アナログ積分器２１０の入力に接続する。なお、第１スイッチトキャパシタ２４０、第２スイッチトキャパシタ２４５も、略同一の動作を実行してよい。

第１アナログ積分器２１０の増幅率ｂ１は、第３スイッチトキャパシタ４３０のキャパシタＣ_ｓ１と帰還キャパシタＣ_ｉ１との比に略等しい。同様に、第２アナログ積分器２２０の増幅率ｂ２は、第１スイッチトキャパシタ２４０のキャパシタＣ_ｓ２と帰還キャパシタＣ_ｉ２との比に略等しく、第３アナログ積分器２３０の増幅率ｂ３は、第２スイッチトキャパシタ２４５のキャパシタＣ_ｓ３と帰還キャパシタＣ_ｉ３との比に略等しい。
（数１０）
ｂ１＝Ｃ_ｓ１／Ｃ_ｉ１
ｂ２＝Ｃ_ｓ２／Ｃ_ｉ２
ｂ３＝Ｃ_ｓ２／Ｃ_ｉ３

本変形例の残渣算出部４１０は、第１係数部４１２、第２係数部４１４、および加算部４１８を有する。第１係数部４１２および第２係数部４１４は、係数に応じた容量を有するスイッチトキャパシタの例を示す。例えば、第１係数部４１２は、容量Ｃ_ｓ２'のキャパシタを含み、第２係数部４１４は、容量Ｃ_ｓ３'のキャパシタを含む。

また、第１係数部４１２は、信号φｓ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ２'の一方の端子を第１アナログ積分器２１０の出力に接続し、信号φｉ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ２'の一方の端子を基準電位に接続する、前段スイッチを有する。また、第１係数部４１２は、信号φｓ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ２'の他方の端子を基準電位に接続し、信号φｉ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ２'の他方の端子を加算部４１８に接続する、後段スイッチを有する。

同様に、第２係数部４１４は、信号φｓ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ３'の一方の端子を第２アナログ積分器２２０の出力に接続し、信号φｉ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ３'の一方の端子を基準電位に接続する、前段スイッチを有する。また、第２係数部４１４は、信号φｓ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ３'の他方の端子を基準電位に接続し、信号φｉ＿ｆがハイ電位のタイミングでキャパシタＣ_ｓ３'の他方の端子を加算部４１８に接続する、後段スイッチを有する。なお、信号φｓ＿ｆおよびφｉ＿ｆは、制御部１８０が供給してよい。

加算部４１８は、第１係数部４１２および第２係数部４１４の出力を、第３アナログ積分器２３０の入力に接続する。これにより、加算部４１８は、第１係数部４１２および第２係数部４１４が伝達する信号を、第３アナログ積分器２３０により増幅させる。ここで、第１係数部４１２および第３アナログ積分器２３０による増幅率は、第１係数部４１２のキャパシタＣ_ｓ２'と帰還キャパシタＣ_ｉ３との比に略等しい。

即ち、例えば、タイミングｊにおいて第１アナログ積分器２１０から出力される信号電圧Ｖ１（ｊ）は、次のタイミングｊ＋１において、第３アナログ積分器２３０からｂ２'・Ｖ１（ｊ）として出力される。また、タイミングｊにおいて第２アナログ積分器２２０から出力される信号電圧Ｖ２（ｊ）は、次のタイミングｊ＋１において、第３アナログ積分器２３０からｂ３'・Ｖ２（ｊ）として出力される。したがって、タイミングｊ＋１において、第３アナログ積分器２３０から出力される信号は、次式のように算出される。
（数１１）
Ｖ３（ｊ＋１）＋ｂ３'・Ｖ２（ｊ）＋ｂ２'・Ｖ１（ｊ）
ｂ２'＝Ｃ_ｓ２'／Ｃ_ｉ３
ｂ３'＝Ｃ_ｓ３'／Ｃ_ｉ３

なお、ここで、タイミングｊから次のタイミングｊ＋１において、信号φｓ＿ｆおよび信号φｉ＿ｆが、順次ハイ電位となるとしている。（数９）式と（数１１）式を比較することにより、次式のようにキャパシタの容量を定めると、（数１１）は、（数９）式の右辺と同一の式となる。
（数１２）
ｂ２'＝ｂ２・ｂ３ → Ｃ_ｓ２'＝ｂ２・ｂ３・Ｃ_ｉ３
ｂ３'＝２・ｂ３ → Ｃ_ｓ３'＝２・ｂ３・Ｃ_ｉ３

これにより、残渣算出部４１０は、信号電圧Ｖ３（ｊ＋３）を２つ前のタイミングｊ＋１の信号電圧で表現した重み付け和を、第３アナログ積分器２３０から出力させることができる。即ち、本変形例のインクリメンタル型デルタシグマＡＤ変換器２０は、ＡＤ変換器３１０が第３アナログ積分器２３０の出力に接続され、タイミングｊ＋１において出力される残差成分をデジタル信号に変換する。

即ち、残渣算出部４１０は、第３アナログ積分器２３０を介して、算出した残渣成分をＡＤ変換器３１０に供給する。これにより、残渣加算部３２０は、デジタル化した残渣成分をデジタルフィルタ部１９０の出力に加えたデジタル信号を、入力アナログ信号のＡＤ変換結果Ｄ_ＯＵＴとして出力できる。以上の変形例の残渣算出部４１０は、アナログ積分部１３０が３つの積分器を有する例を説明したが、アナログ積分部１３０が複数の積分器を有してもよい。

この場合、残渣算出部４１０は、複数のアナログ積分器のうち、最終段のアナログ積分器を除く１または複数のアナログ積分器の出力と、最終段のアナログ積分器の入力とを、それぞれ接続してよい。残渣算出部４１０は、１または複数のアナログ積分器のそれぞれに対応する１または複数のスイッチトキャパシタを介して、それぞれの積分器の間を接続する。そして、残渣算出部４１０は、１または複数のスイッチトキャパシタの容量値は、対応する１または複数のアナログ積分器の出力の重み付け和の重みに応じた値とする。これにより、残渣算出部４１０は、最終段のアナログ積分器から、残渣成分に相当する重み付け和を出力させることができる。

図９は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０の第１変形例のタイミングチャートの例を示す。第１変形例のインクリメンタル型デルタシグマＡＤ変換器２０は、図８に示したアナログ積分部１３０および残渣算出部４１０の変形例を備える例を示す。図９は、時間軸方向に、各部が処理するデータまたは各部のタイミング信号を示す。例えば、「ＣＯＮＶ ＣＬＫ」と示した信号波形は、図６および図７等の例と同様に、インクリメンタル型デルタシグマＡＤ変換器２０の変換周期を示す。一例として、「ＣＯＮＶ ＣＬＫ」がハイ電位の場合に、リセット部１７０からリセット信号が各部に供給される。

図９の「φｓ」および「φｉ」と示した信号波形は、アナログ積分部１３０のスイッチトキャパシタを駆動するクロック信号を示す。なお、「φｓ」および「φｉ」のクロック周期は、図６および図７等で「ＣＬＫ」と示したクロック信号のクロック周期と略同一でよい。

図９の「φｓ＿ｆ」および「φｉ＿ｆ」と示した信号波形は、残渣算出部４１０のスイッチトキャパシタを駆動するクロック信号を示す。信号波形φｓ＿ｆは、第３アナログ積分器２３０が信号電圧Ｖ３（ｊ）を出力するタイミングの次のタイミングにおいてハイ電位となる。また、信号波形φｉ＿ｆは、信号波形φｓ＿ｆがハイ電位からロー電位に立ち下がるタイミングにおいてハイ電位となる。

即ち、残渣算出部４１０が有する１または複数のスイッチトキャパシタは、アナログ積分部１３０がフィルタリングすべき信号として最後にデジタルフィルタ部１９０へと積分アナログ信号を出力したことに応じて、動作を開始する。制御部１８０は、信号波形φｓおよびφｉの出力を完了してから、信号波形φｓ＿ｆおよびφｉ＿ｆを出力してよい。ここで、信号波形φｓ＿ｆがハイ電位になってから、信号波形φｉ＿ｆが立ち下がるまでの期間は、信号波形φｓおよびφｉの１つのクロック周期と略同一でよい。

図９の「Ｖ１」、「Ｖ２」、および「Ｖ３」と示したデータ列は、信号波形φｓ、φｉ、φｓ＿ｆ、およびφｉ＿ｆに応じて、アナログ積分部１３０の３つの積分器が出力する信号電圧の例を示す。図８で説明したように、アナログ積分部１３０および残渣算出部４１０は、タイミングｊ＋１において出力する信号電圧Ｖ１（ｊ＋１）、Ｖ２（ｊ＋１）、およびＶ３（ｊ＋１）を用いて、タイミングｊ＋２において残渣成分の信号電圧Ｖ３（ｊ＋３）を出力する。

以上のように、第１変形例のインクリメンタル型デルタシグマＡＤ変換器２０は、残渣算出部４１０を用いることにより、アナログ積分部１３０から残渣成分の信号電圧Ｖ３（ｊ＋３）を１クロック早く出力することができる。なお、本変形例の残渣算出部４１０は、タイミングｊ＋１において、キャパシタＣ_ｓ２による電荷の伝達を停止して、キャパシタＣ_ｓ２'による電荷の伝達に切り換える例を説明したが、このような動作に限定されることはない。

残渣算出部４１０は、タイミングｊ＋１において、キャパシタＣ_ｓ２およびキャパシタＣ_ｓ２'による電荷の伝達に切り換えてもよい。これにより、残渣算出部４１０のキャパシタＣ_ｓ２'の容量を低減させ、インクリメンタル型デルタシグマＡＤ変換器２０のチップ面積の増加を防止できる。同様に、残渣算出部４１０は、タイミングｊ＋１において、キャパシタＣ_ｓ３およびキャパシタＣ_ｓ３'による電荷の伝達に切り換えてよい。

図１０は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器２０の変形例を示す。本変形例のインクリメンタル型デルタシグマＡＤ変換器２０において、図５に示されたインクリメンタル型デルタシグマＡＤ変換器２０の動作と略同一のものには同一の符号を付け、説明を省略する。インクリメンタル型デルタシグマＡＤ変換器２０は、サンプルホールド部１１０およびフィードフォワード部１４０を更に備える。

サンプルホールド部１１０は、入力するアナログ信号の振幅値をサンプリングして、サンプリングした値を保持（ホールド）する。サンプルホールド部１１０は、１変換サイクルにおいて、１回のサンプリングとホールド、１回のサンプリングと複数回のホールド、または、複数回のサンプリングとホールドを実行してよい。サンプルホールド部１１０は、クロック信号等に同期して、サンプリングおよびホールドを繰り返してよい。ここで、クロック信号の周波数は、入力信号の周波数と比較して数倍から数十倍程度以上の周波数であることが望ましく、この場合、サンプルホールド部１１０は、入力するアナログ信号をオーバーサンプリングすることになる。

なお、このようなクロック信号は、当該インクリメンタル型デルタシグマＡＤ変換器２０の内部または外部に設けられたクロック信号発生部で発生し、当該インクリメンタル型デルタシグマＡＤ変換器２０の内部の各部に供給される。一例として、このようなクロック信号を制御部１８０が供給する。図１０は、サンプルホールド部１１０が入力するアナログ信号Ａ_ｉｎをサンプリングし、ホールドした値を出力する例を示す。サンプルホールド部１１０は、ホールドした値を加算部１２０に出力する。サンプルホールド部１１０については、後に説明する。

フィードフォワード部１４０は、複数のアナログ積分器のそれぞれの積分結果のうちの一部を量子化部１５０へと伝達する。また、フィードフォワード部１４０は、入力アナログ信号を量子化部１５０へと伝達する。フィードフォワード部１４０は、複数のアナログ積分器の出力の一部と、入力アナログ信号とを、アナログ積分部１３０のアナログ出力に含めて伝達してよい。

例えば、図２に示すアナログ積分部１３０を有するデルタシグマ変換部１００が、このようなフィードフォワード部１４０を有する場合を考える。この場合、第１アナログ積分器２１０の出力信号ＩＮＴ１０ＰおよびＩＮＴ１０Ｎと、第２アナログ積分器２２０の出力信号ＩＮＴ２０ＰおよびＩＮＴ２０Ｎとが、フィードフォワード部１４０によって量子化部１５０に伝達される。このようなフィードフォワード部１４０について、後に説明する。

図１１は、本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。図１１に示すサンプルホールド部１１０およびＤＡ変換部１６０は、図１０に示したサンプルホールド部１１０のより詳細な構成例を示す。なお、図１１は、サンプルホールド部１１０に差動信号が入力される例を示す。

サンプルホールド部１１０は、１または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器２０に入力する入力信号ＡＩＮＰおよびＡＩＮＮをサンプリングする。サンプルホールド部１１０は、オーバーサンプリング比Ｎと略同一の数のスイッチトキャパシタを含んでよい。複数のスイッチトキャパシタは、キャパシタＣ_ｓ１ｐｊと、キャパシタＣ_ｓ１ｎｊと、各キャパシタの前段および後段に切換スイッチをそれぞれ有する。なお、ｊは、１からｍまでの自然数とし、ｍは、オーバーサンプリング比Ｎと略同一の値とする。

キャパシタＣ_ｓ１ｐｊの前段のスイッチは、キャパシタＣ_ｓ１ｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_ｓ１ｐｊの後段のスイッチは、キャパシタＣ_ｓ１ｐｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。

同様に、キャパシタＣ_ｓ１ｎｊの前段のスイッチは、キャパシタＣ_ｓ１ｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_ｓ１ｎｊの後段のスイッチは、キャパシタＣ_ｓ１ｎｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。

制御部１８０は、このようなサンプルホールド部１１０の複数のスイッチトキャパシタに信号φｔをそれぞれ供給して制御する。制御部１８０は、例えば、第２タイミング（一例として、信号φｔがハイ電位）において、キャパシタＣ_ｓ１ｐｊの一方の端子を入力端子ＡＩＮＰに接続させ、他方の端子を基準電位に接続させて、正側のアナログ入力信号を充電する。この場合、制御部１８０は、第２タイミングにおいて、キャパシタＣ_ｓ１ｎｊの一方の端子を入力端子ＡＩＮＮに接続させ、他方の端子を基準電位に接続させて、負側のアナログ入力信号を充電する。

本実施形態において、このような第２タイミングを、トラッキング周期とする。即ち、制御部１８０は、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させる。

また、制御部１８０は、ｊ番目のキャパシタＣ_ｓ１ｎｊを、トラッキング周期からｊ番目にずれたタイミング（信号φｉｊがハイ電位）において、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した正側のアナログ入力信号をアナログ積分部１３０へと順次放電する。同様に、制御部１８０は、ｊ番目のキャパシタＣ_ｓ１ｐｊを、第２タイミングからｊ番目にずれたタイミングにおいて、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した負側のアナログ入力信号をアナログ積分部１３０へと順次放電する。

本実施形態において、このように制御部１８０が複数のスイッチトキャパシタを放電させるタイミングを、コンバージョン周期とする。即ち、制御部１８０は、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部１３０に順次転送させる。ここで、１変換サイクル（第１周期）は、トラッキング周期およびコンバージョン周期の和である。

また、複数のスイッチトキャパシタは、第１周期において、Ｎ回のサンプリングを実行し、Ｎ回のサンプリング結果を出力してよい。また、サンプルホールド部１１０は、第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有してよい。この場合、Ｎ個のスイッチトキャパシタは、アナログ積分部１３０への電荷の転送動作を、コンバージョン周期内で完了させるように、順次実行してよい。なお、スイッチトキャパシタの数Ｎは、１変換サイクルにおいて量子化部１５０が出力するデジタル信号の数ｊと同一であってよい。

制御部１８０は、一例として、複数のスイッチトキャパシタを、第１クロックにおいてそれぞれアナログ入力信号を充電させ、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電させる。これにより、サンプルホールド部１１０は、第１クロックにおいて複数のスイッチトキャパシタがそれぞれサンプリングした略同一のアナログ値を、第１クロック以降において、入力アナログ信号としてデルタシグマ変換部１００へと順次供給することができる。即ち、サンプルホールド部１１０は、アナログ信号が高速に変化しても、一のタイミングの値を保持してデジタル値へと変換することができる。

ＤＡ変換部１６０は、第１基準電圧ＲＥＦＰと、第２基準電圧ＲＥＦＮと、キャパシタＣ_ｆｂｐと、キャパシタＣ_ｆｂｎと、第１スイッチ部１６２と、第２スイッチ部１６４と、第３スイッチ部１６６と、を有する。第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第１基準電圧ＲＥＦＰは、正極性の電圧を出力し、第２基準電圧ＲＥＦＮは、負極性の電圧を出力する。

第１スイッチ部１６２は、キャパシタＣ_ｆｂｐの一方の端子を、第１基準電圧ＲＥＦＰおよび基準電位のいずれかに切り換える。また、第１スイッチ部１６２は、キャパシタＣ_ｆｂｎの一方の端子を、第２基準電圧ＲＥＦＮおよび基準電位のいずれかに切り換える。例えば、制御部１８０が供給する信号φｓがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐの一方の端子は第１基準電圧ＲＥＦＰに接続し、キャパシタＣ_ｆｂｎの一方の端子は第２基準電圧ＲＥＦＮに接続する。この場合、制御部１８０が供給する信号φｉがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐの一方の端子およびキャパシタＣ_ｆｂｎの一方の端子は、基準電位に接続する。

第２スイッチ部１６４は、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子を、基準電位に接続するか否かを切り換える。第２スイッチ部１６４は、例えば、信号φｓがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子は基準電位に接続し、信号φｉがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。制御部１８０は、第１スイッチ部１６２および第２スイッチ部１６４を制御して、信号φｓがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎと対応する基準電圧とをそれぞれ接続し、基準電圧およびキャパシタの容量に応じた電荷を充電する。

第３スイッチ部１６６は、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子を、加算部１２０に接続するか否かを切り換える。第３スイッチ部１６６は、例えば、信号φｉがハイ電位のタイミングにおいて、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子を加算部１２０に接続し、信号φｓがハイ電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。制御部１８０は、第３スイッチ部１６６を制御して、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮに応じてキャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎにそれぞれ充電された電荷を加算部１２０にそれぞれ供給する。

また、第３スイッチ部１６６は、量子化部１５０から供給されるデジタル信号Ｙに応じて、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの他方の端子の接続先を切り換える。ここで、キャパシタＣ_ｆｂｐおよびキャパシタＣ_ｆｂｎの接続先である加算部１２０は、サンプルホールド部１１０から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。

第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「０」の場合、キャパシタＣ_ｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣ_ｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。一例として、「０」のデジタルコードに応じて信号φｉｐがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣ_ｆｂｐの他方の端子を正側信号の伝送線路に接続し、キャパシタＣ_ｆｂｎの他方の端子を負側信号の伝送線路に接続する。

また、第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「１」の場合、キャパシタＣ_ｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣ_ｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。一例として、「１」のデジタルコードに応じて信号φｉｎがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣ_ｆｂｐの他方の端子を負側信号の伝送線路に接続し、キャパシタＣ_ｆｂｎの他方の端子を正側信号の伝送線路に接続する。

このように、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「０」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。また、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「１」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。

以上のように、制御部１８０は、サンプルホールド部１１０およびＤＡ変換部１６０を制御することにより、基準電圧を加算または減算するフィードバック信号を入力アナログ信号に重畳して、アナログ積分部１３０に供給する。図１１は、加算部１２０からアナログ積分部１３０に供給する正側信号をＳＰ、負側信号をＳＮとした。このように、インクリメンタル型デルタシグマＡＤ変換器２０は、サンプルホールド部１１０を備えることにより、高速なアナログ信号等をサンプリングしてデジタル信号に変換することができる。

図１２は、本実施形態に係るフィードフォワード部１４０の構成例を示す。フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０を有する。フィードフォワード部１４０は、制御部１８０によって制御されてよい。

第１フィードフォワード部２５０は、一または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器２０に入力するアナログ信号ＡＩＮＰおよびＡＩＮＮを、量子化部１５０へと伝達する。図１２は、第１フィードフォワード部２５０が、複数のスイッチトキャパシタを含む例を示す。第１フィードフォワード部２５０は、オーバーサンプリング比Ｎと同一の数のスイッチトキャパシタを含んでよい。第１フィードフォワード部２５０が含む一のスイッチトキャパシタは、一例として、第１ＦＦスイッチ２５２、キャパシタＣ_{０ｆｆｐｊ}、およびキャパシタＣ_{０ｆｆｎｊ}を含む。なお、ｊは、１からオーバーサンプリング比Ｎ（一例として、６０）までの自然数とした。

第１ＦＦスイッチ２５２は、例えば、制御部１８０の制御信号に応じて、キャパシタＣ_{０ｆｆｐｊ}の一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_{０ｆｆｐｊ}の他方の端子は、量子化部１５０に接続される。キャパシタＣ_{０ｆｆｐｊ}は、一例として、第２タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ_{０ｆｆｐｊ}は、第２タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。

第１ＦＦスイッチ２５２は、同様に、制御部１８０の制御信号に応じて、キャパシタＣ_{０ｆｆｎｊ}の一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。キャパシタＣ_{０ｆｆｎｊ}は、第２タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ_{０ｆｆｎｊ}は、第２タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。即ち、複数のスイッチトキャパシタは、第１クロックにおいてそれぞれアナログ入力信号を充電し、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号を量子化部１５０へと順次放電する。

第２フィードフォワード部２６０は、スイッチトキャパシタを含み、第１アナログ積分器２１０が出力する信号（一例として、ＩＮＴ１０ＰおよびＩＮＴ１０Ｎ）を、量子化部１５０へと伝達する。第２フィードフォワード部２６０は、一例として、第２ＦＦスイッチ２６２、キャパシタＣ_１ｆｆｐ、およびキャパシタＣ_１ｆｆｎを含む。

第２ＦＦスイッチ２６２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ_１ｆｆｐの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_１ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ_１ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｐを充電する。そして、キャパシタＣ_１ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。

第２ＦＦスイッチ２６２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ_１ｆｆｎの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_１ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ_１ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｎを充電する。そして、キャパシタＣ_１ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。

第３フィードフォワード部２７０は、スイッチトキャパシタを含み、第２アナログ積分器２２０が出力する信号（一例として、ＩＮＴ２０ＰおよびＩＮＴ２０Ｎ）を、量子化部１５０へと伝達する。第３フィードフォワード部２７０は、一例として、第３ＦＦスイッチ２７２、キャパシタＣ_２ｆｆｐ、およびキャパシタＣ_２ｆｆｎを含む。

第３ＦＦスイッチ２７２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ_２ｆｆｐの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_２ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ_２ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｐを充電する。そして、キャパシタＣ_２ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。

第３ＦＦスイッチ２７２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ_２ｆｆｎの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_２ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ_２ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｎを充電する。そして、キャパシタＣ_２ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。

第４フィードフォワード部２８０は、スイッチトキャパシタを含み、第３アナログ積分器２３０が出力する信号（一例として、ＩＮＴ３０ＰおよびＩＮＴ３０Ｎ）を、量子化部１５０へと伝達する。第４フィードフォワード部２８０は、一例として、第４ＦＦスイッチ２８２、キャパシタＣ_３ｆｆｐ、およびキャパシタＣ_３ｆｆｎを含む。

第４ＦＦスイッチ２８２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ_３ｆｆｐの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_３ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ_３ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｐを充電する。そして、キャパシタＣ_３ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。

第４ＦＦスイッチ２８２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ_３ｆｆｎの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ_３ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ_３ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｎを充電する。そして、キャパシタＣ_３ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。

制御部１８０は、一例として、以上の第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０に対して、信号φｉがハイ電位のタイミングで充電動作を、信号φｓがハイ電位のタイミングで放電動作を実行させる。以上のように、フィードフォワード部１４０は、インクリメンタル型デルタシグマＡＤ変換器２０に入力する信号と、アナログ積分部１３０が有するアナログ積分器がそれぞれ出力する信号とを、フィードフォワード信号として、量子化部１５０へと伝達する。このようなフィードフォワード信号により、量子化部１５０がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。

なお、本実施形態に係るフィードフォワード部１４０は、このようなフィードフォワード動作に限定されることはない。例えば、フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０のうち、少なくとも一つを有する構造である。

以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階又は（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。

特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。なお、専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。

コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。

コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。

コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。

コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ インクリメンタル型デルタシグマＡＤ変換器、１２ 入力端子、１４ 出力端子、２０ インクリメンタル型デルタシグマＡＤ変換器、１００ デルタシグマ変換部、１１０ サンプルホールド部、１２０ 加算部、１３０ アナログ積分部、１４０ フィードフォワード部、１５０ 量子化部、１６０ ＤＡ変換部、１６２ 第１スイッチ部、１６４ 第２スイッチ部、１６６ 第３スイッチ部、１７０ リセット部、１８０ 制御部、１９０ デジタルフィルタ部、２１０ 第１アナログ積分器、２１２ 第１アナログ増幅器、２１４ 正側リセットスイッチ、２１６ 負側リセットスイッチ、２２０ 第２アナログ積分器、２２２ 第２アナログ増幅器、２２４ 正側リセットスイッチ、２２６ 負側リセットスイッチ、２３０ 第３アナログ積分器、２３２ 第３アナログ増幅器、２３４ 正側リセットスイッチ、２３６ 負側リセットスイッチ、２４０ 第１スイッチトキャパシタ、２４２ 前段スイッチ、２４４ 後段スイッチ、２４５ 第２スイッチトキャパシタ、２４６ 前段スイッチ、２４８ 後段スイッチ、２５０ 第１フィードフォワード部、２５２ 第１ＦＦスイッチ、２６０ 第２フィードフォワード部、２６２ 第２ＦＦスイッチ、２７０ 第３フィードフォワード部、２７２ 第３ＦＦスイッチ、２８０ 第４フィードフォワード部、２８２ 第４ＦＦスイッチ、３１０ ＡＤ変換器、３２０ 残渣加算部、４１０ 残渣算出部、４１２ 第１係数部、４１４ 第２係数部、４１６ 第３係数部、４１８ 加算部、４３０ 第３スイッチトキャパシタ、４３２ 前段スイッチ、４３４ 後段スイッチ

Claims (18)

1. 入力アナログ信号に応じて積分アナログ信号を出力するアナログ積分部を有し、前記入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、
   前記変調デジタル信号をフィルタリングするデジタルフィルタ部と、
   前記積分アナログ信号に残る残渣成分を算出する残渣算出部と、
   前記残渣成分を前記デジタルフィルタ部の出力に加えたデジタル信号を、前記入力アナログ信号のＡＤ変換結果として出力する残渣加算部と、
   を備え、
   前記アナログ積分部は、縦続接続された複数のアナログ積分器を有し、
   前記残渣算出部は、前記複数のアナログ積分器の出力の重み付け和を算出することにより、前記複数のアナログ積分器のうち最終段のアナログ積分器が前記残渣成分を出力するより前のタイミングで前記残渣成分を先行出力する、
   インクリメンタル型デルタシグマＡＤ変換器。
2. 前記デジタルフィルタ部は、前記変調デジタル信号を積算する第１演算から、前記変調デジタル信号の重み付け和を演算する第２演算に切り換える、請求項１に記載のインクリメンタル型デルタシグマＡＤ変換器。
3. 前記デジタルフィルタ部は、前記デルタシグマ変換部がフィルタリングすべき信号として最後に前記デジタルフィルタ部に前記変調デジタル信号を供給する第１タイミングから前記第２演算に切り換え、フィルタリングした信号の出力タイミングを調整する、請求項２に記載のインクリメンタル型デルタシグマＡＤ変換器。
4. 前記デジタルフィルタ部は、前記第１タイミングの１つ後のタイミングから、前記第１演算だけでフィルタリングした場合の出力タイミングの１つ前のタイミングまでのうち、いずれかのタイミングでフィルタリングした信号の出力タイミングを調整し、前記ＡＤ変換結果の出力タイミングを早くする、請求項３に記載のインクリメンタル型デルタシグマＡＤ変換器。
5. 前記デジタルフィルタ部は、前記第２演算のデジタル重み付け和の重みを、前記複数のアナログ積分器の個数に応じた重みにする、請求項２から４のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
6. 前記残渣算出部は、前記複数のアナログ積分器の出力の重み付け和の重みを、前記複数のアナログ積分器の個数に応じた重みにする、請求項１から５のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
7. 前記残渣算出部は、前記複数のアナログ積分器のうち、最終段のアナログ積分器を除く１または複数のアナログ積分器の出力と、前記最終段のアナログ積分器の入力とを、前記１または複数のアナログ積分器のそれぞれに対応する１または複数のスイッチトキャパシタを介して接続する、請求項１から６のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
8. 前記１または複数のスイッチトキャパシタの容量値は、対応する前記１または複数のアナログ積分器の出力の重み付け和の重みに応じた値である、請求項７に記載のインクリメンタル型デルタシグマＡＤ変換器。
9. 前記１または複数のスイッチトキャパシタは、前記アナログ積分部がフィルタリングすべき信号として最後に前記デジタルフィルタ部へと前記積分アナログ信号を出力したことに応じて、動作を開始する、請求項７または８に記載のインクリメンタル型デルタシグマＡＤ変換器。
10. 前記残渣算出部が算出した残差成分をデジタル信号に変換するＡＤ変換器を備える、請求項１から９のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
11. 前記デルタシグマ変換部は、
    前記アナログ積分部の出力信号を量子化し、前記変調デジタル信号として前記デジタルフィルタ部に供給する量子化部と、
    前記量子化部の出力に基づいてフィードバック信号を出力するＤＡ変換部と、
    前記入力アナログ信号に前記ＤＡ変換部からの前記フィードバック信号を加算する加算部と、
    を有し、
    前記アナログ積分部は、前記加算部の出力を積分する、請求項１から１０のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
12. 前記デルタシグマ変換部は、前記入力アナログ信号を前記量子化部へと伝達するフィードフォワード部を備える、請求項１１に記載のインクリメンタル型デルタシグマＡＤ変換器。
13. 前記フィードフォワード部は、前記複数のアナログ積分器のそれぞれの積分結果のうちの一部を前記量子化部へと伝達する、請求項１２に記載のインクリメンタル型デルタシグマＡＤ変換器。
14. 前記量子化部は、前記アナログ積分部の出力信号を２値または多値のデジタル信号に量子化する、請求項１１から１３のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
15. 前記デルタシグマ変換部は、予め定められた周期毎に前記複数のアナログ積分器が保持する積分値をリセットするリセット部を有し、
    前記デジタルフィルタ部は、前記予め定められた周期毎に、フィルタリングしたデジタル信号を出力する、請求項１から１４のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
16. 前記リセット部は、前記アナログ積分部をリセットするタイミングで、前記デジタルフィルタ部をリセットする、請求項１５に記載のインクリメンタル型デルタシグマＡＤ変換器。
17. 複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部を更に備え、
    前記サンプルホールド部は、複数のスイッチトキャパシタがそれぞれサンプリングした値を入力アナログ信号として前記デルタシグマ変換部に順次供給する、請求項１５または１６に記載のインクリメンタル型デルタシグマＡＤ変換器。
18. 予め定められた前記周期毎に、
    予め定められたトラッキング周期において前記複数のスイッチトキャパシタに前記入力信号をそれぞれ充電させ、
    予め定められたコンバージョン周期において前記複数のスイッチトキャパシタに充電した電荷を前記デルタシグマ変換部に順次転送させる
    制御部を備える、
    請求項１７に記載のインクリメンタル型デルタシグマＡＤ変換器。

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