WO2020115065A1 - Schaltungsanordnung mindestens umfassend einen delta-sigma modulator und ein abtast-halteglied - Google Patents

Schaltungsanordnung mindestens umfassend einen delta-sigma modulator und ein abtast-halteglied Download PDF

Info

Publication number
WO2020115065A1
WO2020115065A1 PCT/EP2019/083535 EP2019083535W WO2020115065A1 WO 2020115065 A1 WO2020115065 A1 WO 2020115065A1 EP 2019083535 W EP2019083535 W EP 2019083535W WO 2020115065 A1 WO2020115065 A1 WO 2020115065A1
Authority
WO
WIPO (PCT)
Prior art keywords
sigma modulator
sample
capacitor
delta
circuit arrangement
Prior art date
Application number
PCT/EP2019/083535
Other languages
English (en)
French (fr)
Inventor
Michael Maurer
Markus KUDERER
Armin Taschwer
Original Assignee
Hahn-Schickard-Gesellschaft für angewandte Forschung e.V.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hahn-Schickard-Gesellschaft für angewandte Forschung e.V. filed Critical Hahn-Schickard-Gesellschaft für angewandte Forschung e.V.
Priority to CN201980080896.XA priority Critical patent/CN113169745A/zh
Publication of WO2020115065A1 publication Critical patent/WO2020115065A1/de
Priority to US17/338,955 priority patent/US11533061B2/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step

Definitions

  • Circuit arrangement comprising at least one delta-sigma modulator and one
  • the present invention relates to a circuit arrangement at least comprising a delta-sigma modulator and a sample and hold element and a method for operating a circuit arrangement at least comprising a delta-sigma modulator and a sample and hold element.
  • Incremental delta-sigma modulators are a modified form of delta-sigma modulators (DSM), in which there is no continuous AD conversion. An IDSM is reset after each AD conversion. The integrators are reset, for example, by a switch above the integration capacitors, as shown in FIG. 1. Resetting the IDSM enables multiplexing, in which analog signals from various input sources are converted into the digital domain with an IDSM. Multiplexing is not possible with a classic DSM. It is known that single-bit and multi-bit versions are possible for the DSM.
  • the IDSM there are two places where “sampling” takes place, namely on the comparator in the IDSM and / or on the sample and hold element, which is also called the S&H stage.
  • the S&H stage In the case of a sample clock of a single bit of the comparator of a known delta-sigma modulator, one bit is transferred from the comparator to the decimation filter.
  • the multi-bits from the comparators are transferred to the decimation filter.
  • a S&H stage sample clock (as with ADCs) is defined as a clock with which new voltage values are saved.
  • a sample clock also corresponds to the clock with which usable digital values are available at the output of the decimation filter, namely the voltage values converted into digital.
  • An AD conversion takes one S&H sample clock, but several comparator sample clocks and converts a sampled voltage value into digital each.
  • the input stage for the IDSM is a sample and hold element (in English also called sample & hold (S&H) stage), in which the input voltage to be converted is stored on a capacitance and with the help of an active amplifier or an impedance converter (in English active buffer to the entrance of the IDSM is connected.
  • the buffer serves to ensure that the stored input voltage is not influenced by the input resistors.
  • the storage capacity can also be dispensed with.
  • the input voltage is then applied to the buffer during the entire AD conversion.
  • a typical disadvantage of the DSM and also the IDSM is that with an input signal near the so-called "full scale” value, i.e. at the maximum possible reset voltage, an increased noise occurs in the digital output signal.
  • the variance increases significantly with high input signals.
  • the variance indicates the fluctuation of the output value for different AD conversions with the same input value for the input voltage. This is particularly problematic when a signal and an associated reference signal are to be converted (double sampling) and the reference signal is close to a full scale signal.
  • the actual signal in this case is typically either permanent or positive with respect to the reference signal (unipolar measurement). In this case, the total noise of the calculated final value would always be dominated by the noise of the reference value, even if the signal is in the middle of the IDSM and a small noise contribution could be achieved there.
  • a circuit arrangement for an incremental delta sigma modulator comprises at least one incremental delta sigma modulator and a, in particular passive, sample and hold element, where is arranged in front of the incremental delta-sigma modulator and provides an input voltage for the incremental delta-sigma modulator in the charged state, the sample-holding element for charging the input voltage for the incremental delta-sigma modulator a capacitor
  • a first switch is arranged in front of the capacitor and a second switch is arranged after the capacitor, the first switch being open when the second switch is closed in order to provide the delta-sigma modulator with an input voltage that decreases in terms of amount, in particular decays over time , or the second switch is open when the first switch is closed to charge the capacitor of the sample and hold.
  • the passive sample and hold element is characterized in that it does not comprise an active amplifier. Rather, the passive sample and hold element has only one capacitor, which is arranged between two switches. In the case of the passive sample and hold element, the two switches (the first and the second switch) are switched such that either the first switch is closed and the second switch is open at a time, or the second switch is closed and the first switch is open.
  • the passive sample and hold element is proposed to be used with an incremental split delta-sigma modulator.
  • Known DSM are typically operated entirely without a scan stop element (S&H stage). In general, it is conceivable to use the passive sample and hold element with an analog-to-digital converter. Both switches are then opened to avoid dead times during a shift.
  • the timing is such that the capacitor is charged while the integrator capacities of the IDSM are reset. In this way, dead times can be avoided.
  • several S&H stages can be used with one IDSM, whereby only one S&H stage is connected to the IDSM with its second switch. Then "loading times" would be possible regardless of the reset of the IDSM. In this way, dead times can also be avoided.
  • the capacitor is preferably configured such that a time constant for discharging the capacitor of the sample and hold element corresponds to an AD conversion.
  • a time constant for discharging the capacitor of the sample and hold element corresponds to an AD conversion.
  • the time constant for discharging the capacitor of the sample and hold element is greater or less than a time period for an AD conversion.
  • the time constant is given by the capacitance of the capacitor of the sample and hold element and an input resistance on the IDSM. This has the advantage that a large area of the input signal area of the incremental delta-sigma modulator can be usefully used.
  • the variance of the incremental delta-sigma modulator in the input area - in particular in the vicinity of the maximum input signals - is considerably smaller in comparison to the incremental delta-sigma modulators known from the prior art.
  • Charging of the capacitor is preferably provided during the resetting of the IDSM, in particular the capacitor of the sample-and-hold element has a time constant for charging the capacitor that is as small as possible.
  • a time constant for discharging the capacitor preferably corresponds to a time which is greater or less than the time of an AD conversion. It is particularly preferred to discharge the capacitor into the IDSM with a time constant of an AD conversion.
  • the time constant is defined by the capacitance C of the S&H stage and the input resistance R of the IDSM ..
  • the length of an AD conversion depends on the system specifications. For example, the length of an AD conversion can be in the range of 1 ps and the sampling clock of the comparator can be 100 MHz. This means that less than 100 bits of the comparator are transferred to the decimation filter for each AD conversion. Here less than 100 bits are transferred, since some cycles are necessary for resetting and other control tasks.
  • the incremental delta-sigma modulator can preferably be reset after each AD conversion. Due to the fact that the incremental delta-sigma modulator can be reset, a vibration influence from a previous AD conversion on a subsequent AD conversion can be avoided. Each AD conversion can thus be viewed independently of a previous AD conversion.
  • the order of the incremental delta sigma Modulator depends on the specifications of the modulator. In particular, the order of the delta-sigma modulator is determined by the number of integrators. In principle, more accurate A / D conversions can be achieved with the same number of comparator clocks used, or the same accuracy can be achieved with fewer comparator clocks, thereby providing a faster modulator. With higher orders, however, the modulator becomes more complex, in particular the modulator then has a larger spatial extent.
  • the order of the incremental delta sigma Modulators are a balance between accuracy or speed and complexity or size.
  • the sample and hold element is preferably integrated in the incremental delta sigma modulator or can be connected externally to the incremental delta sigma modulator.
  • the sample and hold element and the incremental delta-sigma modulator are particularly preferably arranged on a chip, in particular with other components.
  • the incremental delta-sigma modulator preferably comprises a decimation filter, in particular at its output.
  • the decimation filter particularly preferably comprises a lossy integrator.
  • a weighting of output bits in the decimation filter can be adjusted due to the decreasing input voltage.
  • the output bits at the end of an AD conversion preferably have a higher significance than the weighting in the case of a static, that is to say constant, input voltage applied to the incremental delta-sigma modulator.
  • An AD conversion includes, for example, fewer than 100 comparator clock cycles (i.e. ⁇ 1 OOBit).
  • the circuit arrangement comprises at least one incremental delta-sigma modulator and a sample and hold element, the, in particular passive, sample and hold element in front of an input of the Incremental delta-sigma modulator is arranged, in particular the circuit arrangement is designed as already described, the method comprising the following steps:
  • the capacitor is charged during a reset phase of the incremental delta sigma modulator and is connected to the incremental delta sigma modulator during a conversion.
  • a passive sample and hold element in which the applied input voltage changes, in particular decreases in terms of time.
  • charging of the sampling capacitor of the sample and hold element is excluded. This is achieved by opening the first switch while the second switch is closed (first switching state). However, as soon as the sampling capacitor is charged, i.e. the first switch is closed, the second switch is opened (second switching state) in order to avoid that the incremental delta-sigma modulator is supplied with an input voltage.
  • the capacitor of the sample and hold element is also referred to as a sampling capacitor.
  • a dead time or a switchover time between the two switching states of the first and the second switch are in the range of a comparator cycle and can therefore be neglected. This switchover time is easy to implement, in particular via the sequence control. Shorter. Longer switchover times are also conceivable. The switchover times are not critical if the resistances of the open switches are large enough so that the capacitor does not discharge (too much).
  • the capacitor of the sample-and-hold element is preferably selected such that a time constant for discharging the capacitor of the sample-and-hold element corresponds to a time period of an AD conversion.
  • an AD conversion is given as the number of the bit / clock frequency, the clock frequency being that of the comparator.
  • the time constant is given by the capacitance of the capacitor of the sample and hold element and an input resistance on the IDSM.
  • the capacitor is preferably charged during the resetting of the IDSM, that is to say with the smallest possible time constant for charging the capacitor.
  • several S&H stages can be provided in multiplexing mode during loading.
  • the capacitor is preferably discharged into the IDSM with a time constant of an AD conversion or with a time constant greater or less than a time period of an AD conversion.
  • the time constant is defined by the capacitance C of the S&H stage and the input resistance R of the IDSM.
  • the length of an AD conversion depends on the system specifications. For example, the length of an AD conversion can be in the range of 1 ps and the sample clock of the comparator can be 100 MHz. This means that less than 100 bits of the comparator are transferred to the decimation filter for each AD conversion. Here less than 100 bits are transferred, since some cycles are necessary for resetting and other control tasks.
  • a weighting of the output bits is further preferably adapted by means of a decimation filter; in particular, at the end of an AD conversion, the output bits are assigned a higher value than the weighting at a constant input voltage. If the input voltage drops to e.g. 90% of the maximum input voltage has dropped, the value of this comparator bit is increased to 1/90% (compared to the first generated bit in which the capacitor was still charged to 100% of the sampled voltage).
  • an integrator of the decimation filter is replaced by a so-called lossy integrator, in which in particular a cut-off frequency f c - l / (2nRC) is defined by a time constant made up of input resistance R and capacitor C.
  • This weighting is achieved by the lossy integrator in that the weighting of the bits processed first is reduced by the decaying impulse response of the lossy integrator.
  • a digital output value is preferably calculated as a weighted sum of the output bit stream.
  • the weighting of the bits is determined by the impulse response of the (digital len) decimation filter defined.
  • the last bit generated is weighted with the first value of the impulse response, the penultimate with the second, etc.
  • An essential aspect of the present invention can be seen in the fact that a passive sample and hold stage or a passive sample and hold element is used in order to feed an incremental delta-sigma modulator with an input voltage that decreases in amount over time. It is conceivable to apply the present invention to a delta-sigma modulator.
  • Fig. 3 output signals and variance with different input signals
  • Fig. 4 shows a typical output bit stream for an input signal with 90% full
  • FIGS. 1 to 9 being a circuit arrangement known from the prior art (FIG. 1) and its measurable output signal or its variance (FIG. 3 a, b) and show a typical output bit stream (Fig. 4).
  • the IDSM 1 shows an embodiment of a circuit arrangement 10 for an incremental delta-sigma modulator (IDSM) 1 known from the prior art.
  • the IDSM 1 comprises three integrators 2, which in turn each have a capacitor 3 and a switch 4 have. After converting a sample, that is, after an AD conversion, the integrators 2 are reset. To simplify matters, the IDSM was drawn without the zeros necessary for stability.
  • the condenser 3 of the integrator 2 serves as an analog memory in which the input voltage U a is added over time. This results in integration over time t.
  • the IDSM as well as any known DSM, comprises input resistors 5 and a comparator 6.
  • the IDSM comprises a feed-back component 8.
  • a feed-back component 8 consists of two voltage sources, which have a positive or negative maximum signal provide.
  • GND maximum signal
  • the supply voltage is arranged at the output of the IDSM.
  • a filter 7 in particular a digital filter, in particular a low-pass filter or integrator, is arranged at the output of the IDSM.
  • the circuit arrangement 10 further comprises a sample and hold element 9, which is connected upstream of the IDSM 1.
  • the sample and hold circuit 9 provides an input voltage U a at the input of IDSM 1 available.
  • the sample-holding member 9 known manner comprises a switch 1 1, a capacitor 12 and an active buffer 13, whereby the input of the IDSM 1 is a constant input voltage U can be provided.
  • a buffer in the sense of the present application is to be understood as an amplifier or an impedance converter.
  • the IDSM 1 is a modified form of a delta-sigma modulator, in which there is no continuous AD conversion of the input voltage U em .
  • the IDSM 1 is or can be reset after each AD conversion. When sampling a voltage, sample is the instantaneous value of the voltage at the time of sampling. This is then kept on the capacitor in the S&H stage. In the example shown in FIG. 1, the integrators are reset by the switches 4 above the integration capacitors or the capacitors 3. The resetting of the IDSM 1 enables multiplexing operation in which analog signals from various input sources are converted into digital with an IDSM Domains to be changed.
  • a sample and hold circuit 9 which as a sample & hold (S & H) stage is known in which stored to convert input voltage U on the capacitor 12 and by means of the active buffer 13 serves to typically connected to the input of the IDSM 1.
  • the buffer 13 serves to ensure that the stored input voltage U a is not influenced by the input resistors. Alternatively, the storage capacity or the capacitor 12 can also be dispensed with. The input voltage U a is then applied during the AD conversion to the buffer. 13
  • a typical decimation filter 7 'for an IDSM ster order consists of three digital integrators 20 as shown in FIG. 2.
  • the number of integrators 20 determines the order of the filter 7, 7'.
  • the integrators 20 can be implemented as summers.
  • the use of a look-up table (LUT) and a single summator can alternatively be used, since the influence of each bit on the digital output signal can be calculated in advance.
  • FIG. 3 shows a typical output signal with associated variance when using a known circuit arrangement 10 for an IDSM 1 with a known sampling Holding element 9.
  • a known disadvantage of the DSM and also of the IDSM is that with an input signal in the vicinity of the so-called FullScale value, increased noise occurs in the digital output signal.
  • the FullScale value corresponds to a maximum possible reset voltage.
  • FIG. 3a shows the relationship between a standardized input signal and a standardized output value (output)
  • FIG. 3b shows the relationship between a standardized input signal and the variance of the digital output signal (from FIG. 3a) with a 3rd order IDSM.
  • the variance indicates the fluctuation of the output value for different AD conversions with the same, ie constant, input value.
  • This is problematic when a signal and an associated reference signal are to be implemented, which is also understood as double sampling.
  • the reference signal is usually close to the FullScale signal and the actual signal is always more positive than the reference signal (unipolar measurement).
  • the total noise of the calculated end signal would always be dominated by the noise of the reference signal, even if the signal is in the middle area of the IDSM 1 and a small noise contribution could be achieved there.
  • a large area of the input signal area (approx. 40-50%) cannot be used meaningfully due to the high noise.
  • FIG. 4 shows the temporally known course of an (output) bit stream with an input signal with 90% full scale (FS), ie with an input voltage of 90% of the maximum possible reset voltage.
  • the bitstream of a DSM or IDSM 1 normally exhibits a quasi-random behavior. This random behavior is the basis for the interpretation and calculation of the behavior of the DSM. This random behavior no longer exists with input signals near the FullScale value.
  • 4 shows an example of an output bit current for an input signal with 90% FS. Almost all of the output bits have a value of 1.
  • Fig. 5 shows an embodiment of a proposed circuit arrangement 10 for an incremental delta-sigma modulator 1.
  • IDSM When using an active sample-and-hold member 9 is IDSM with a constant input voltage U supplied while the IDSM 1 when using a proposed passive scanning stop member 9 'with a time-decaying input voltage U is fed.
  • the capacitor 12 is then connected during the reset phase, ie during the reset, the IDSM 1 to the input voltage U loaded and during the reaction to the input of the resistor 5 IDSM.
  • the sampling capacitor 12 is preferably selected so that the time constant of the sampling capacitor 12 and input resistor 5 of the IDSM 1 corresponds to the conversion period T, in particular the AD conversion duration, which is defined as the number of bits / clock frequency.
  • FIG. 9 shows the variance of the digital output value when using a passive sample and hold element 9 'or a passive S&H stage 9'.
  • the reduced variance for input values close to the FS value enables the use of the entire input range. Due to the larger usable area, any overdimensioning of the IDSM that might be necessary can be avoided. In addition, better optimization of the analog circuit components in terms of thermal noise and power consumption is possible. Furthermore, the elimination of the active buffer 13 can save both power and circuit area and also development time.

Abstract

Die vorliegende Erfindung betrifft eine Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator, die Schaltungsanordnung umfasst mindestens einen Inkrementellen-Delta-Sigma Modulator und ein Abtast-Halteglied, wobei das Abtast-Halteglied vor dem Inkrementellen-Delta-Sigma Modulator angeordnet ist und für den Inkrementellen-Delta-Sigma Modulator im geladenen Zustand eine Eingangsspannung bereitstellt, wobei das Abtast-Halteglied zum Laden der Eingangsspannung für den Inkrementellen-Delta-Sigma Modulator einen Kondensator aufweist, wobei vor dem Kondensator ein erster Schalter und nach dem Kondensator ein zweiter Schalter angeordnet sind, wobei der erste Schalter geöffnet ist, wenn der zweite Schalter geschlossen ist, um an dem Inkrementellen-Delta-Sigma Modulator eine betragsmäßig abnehmende, insbesondere abklingende, Eingangsspannung bereitzustellen, oder der zweite Schalter geöffnet ist, wenn der erste Schalter geschlossen ist, um den Kondensator des Abtast-Haltegliedes zu laden. Ferner wird ein Verfahren zum Betreiben einer Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator vorgeschlagen.

Description

Schaltungsanordnung mindestens umfassend einen Delta-Sigma Modulator und ein
Abtast-Halteglied
Die vorliegende Erfindung betrifft eine Schaltungsanordnung mindestens umfassend einen Delta-Sigma Modulator und ein Abtast-Halteglied sowie ein Verfahren zum Betreiben einer Schaltungsanordnung mindestens umfassend einen Delta-Sigma Modulator und ein Abtast-Halteglied.
Inkrementelle Delta-Sigma Modulatoren (IDSM) sind eine abgewandelte Form der Delta- Sigma Modulatoren (DSM), bei denen keine fortlaufende AD-Wandlung stattfindet. Ein IDSM wird nach jeder AD-Wandlung zurückgesetzt. Ein Rücksetzen der Integratoren erfolgt beispielsweise durch einen Schalter über den Integrationskapazitäten, wie dies in Figur 1 gezeigt ist. Das Rücksetzen des IDSM ermöglicht einen Multiplexing-Betrieb, bei dem analoge Signale aus verschiedenen Eingangsquellen mit einem IDSM in die digitale Domaine gewandelt werden. Multiplexing ist bei einem klassischen DSM nicht möglich. Es ist bekannt, dass Single-Bit als auch Multi-Bit Ausführungen für den DSM möglich sind.
Beim IDSM gibt es zwei Stellen, an denen„gesamplet“ wird, nämlich an dem Komparator im IDSM und/oder an dem Abtast-Haltglied, welche auch S&H-Stufe genannt wird. Bei einem Sampletakt eines Single-Bits des Komparators eines bekannten Delta-Sigma- Modulators wird jeweils ein Bit aus dem Komparator an den Dezimationsfilter übergeben. Entsprechend wird bei einem Sampletakt des Komparators bei einer Multi-Bit Ausführung des DSMs, bei welchem entsprechend Multi-Bit-Komparatoren vorhanden sind, die Multi- Bits aus den Komparatoren an den Dezimationsfilter übergeben. Ein Sampletakt der S&H Stufe (wie bei ADCs) ist als ein Takt definiert, mit dem neue Spannungswerte gespeichert werden. Ein Sampletakt entspricht auch dem Takt, mit dem am Ausgang des Dezimationsfilters nutzbare Digitalwerte zur Verfügung stehen, nämlich die ins Digitale gewandelten Spannungswerte. Eine AD-Wandlung dauert einen S&H-Sampletakt, aber mehrere Komparator-Sampletakte und wandelt jeweils einen gesampelten Spannungswert ins Digitale.
Als Eingangsstufe für den IDSM dient im typischen Fall ein Abtast-Halteglied (im Englischen auch Sample&Hold (S&H) Stufe genannt), bei der die zu konvertierende Eingangsspannung auf einer Kapazität gespeichert und mit Hilfe eines aktiven Verstärkers bzw. eines Impedanzwandlers (im Englischen active Buffer genannt) an den Eingang des IDSM angeschlossen wird. Der Buffer dient hierbei dazu, dass die gespeicherte Eingangsspannung nicht durch die Eingangswiderstände beeinflusst wird. Alternativ kann auch auf die Speicherkapazität verzichtet werden. Die Eingangsspannung wird dann während der ganzen AD-Wandlung an den Buffer angelegt.
Ein typischer Nachteil der DSM und auch der IDSM ist, dass bei einem Eingangssignal in der Nähe des sogenannten„Full Scale“ Wertes, d.h. bei der maximal möglichen Rückstellspannung, ein erhöhtes Rauschen im digitalen Ausgangssignal auftritt. Dies hat zur Folge, dass bei hohen Eingangssignalen ein deutlicher Anstieg der Varianz auftritt. Die Varianz gibt die Schwankung des Ausgangswertes bei verschiedenen AD-Wandlungen mit gleichem Eingangswert der Eingangsspannung an. Dies ist insbesondere problema tisch, wenn ein Signal und ein zugehöriges Referenzsignal umgesetzt werden sollen (double sampling) und sich das Referenzsignal in der Nähe eines Full Scale Signals befindet. Das eigentliche Signal ist in diesem Fall typischerweise dauerhaft entweder posi tiv oder negativ bezogen auf das Referenzsignal (unipolare Messung). In diesem Fall würde das Gesamtrauschen des berechneten Endwertes immer vom Rauschen des Referenzwertes dominiert werden, auch dann wenn sich das Signal im mittleren Bereich des IDSM befindet und dort ein kleiner Rauschbeitrag erreicht werden könnte.
Dies hat zur Folge, dass ein großer Bereich des Eingangssignalbereichs (ca. 40-50%) des Delta-Sigma Modulators aufgrund des hohen Rauschens nicht sinnvoll nutzbar ist.
Eine Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Schaltungsanordnung für einen, insbesondere Inkrementellen-, Delta-Sigma Modulator bereitzustellen, mit welcher insbesondere ein großer Bereich des Eingangssignalbereichs des, insbesondere Inkrementellen-, Delta-Sigma Modulators sinnvoll nutzbar ist.
Diese Aufgabe wird gelöst mit einer Schaltungsanordnung für einen Inkrementellen Delta- Sigma Modulator nach Anspruch 1 und einem Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 9. Weitere Ausführungsformen der verbesserten Schaltungsanordnung und des vorgeschlagenen Verfahrens sind Gegenstand der abhängigen Ansprüche.
Erfindungsgemäß wird eine Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator vorgeschlagen. Die Schaltungsanordnung umfasst mindestens einen Inkre- mentellen-Delta-Sigma Modulator und ein, insbesondere passives, Abtast-Halteglied, wo- bei das Abtast-Halteglied vor dem Inkrementellen-Delta-Sigma Modulator angeordnet ist und für den Inkrementellen-Delta-Sigma Modulator im geladenen Zustand eine Eingangsspannung bereitstellt, wobei das Abtast-Halteglied zum Laden der Eingangsspannung für den Inkrementellen-Delta-Sigma Modulator einen Kondensator aufweist, wobei vor dem Kondensator ein erster Schalter und nach dem Kondensator ein zweiter Schalter angeordnet sind, wobei der erste Schalter geöffnet ist, wenn der zweite Schalter geschlossen ist, um an dem Delta-Sigma Modulator eine betragsmäßig abnehmende, insbesondere zeitlich abklingende, Eingangsspannung bereitzustellen, oder der zweite Schalter geöffnet ist, wenn der erste Schalter geschlossen ist, um den Kondensator des Abtast- Haltegliedes zu laden. Das passive Abtast-Haltglied zeichnet sich dadurch aus, dass es keinen aktiven Verstärker umfasst. Vielmehr weist das passive Abtast-Haltglied lediglich einen Kondensator auf, welcher zwischen zwei Schaltern angeordnet ist. Beim passiven Abtast-Haltglied werden die beiden Schalter (der erste und der zweite Schalter) so geschaltet, dass zu einem Zeitpunkt entweder der erste Schalter geschlossen ist und der zweite Schalter geöffnet ist, oder der zweite Schalter geschlossen ist und der erste Schalter geöffnet ist. Das passive Abtast-Haltglied wird vorschlagsgemäß mit einem inkremen teilen Delta-Sigma-Modulator verwendet. Bekannte DSM werden typischerweise ganz ohne Abtast-Haltglied (S&H Stufe) betrieben. Generell ist es denkbar, das passive Abtast-Haltglied mit einem Analog-Digital-Wandler zu verwenden. Hierbei sind zur Vermeidung von Totzeiten während eines Schaltens dann beide Schalter geöffnet. Vorschlage- gemäß ist der Zeitablauf derart, dass der Kondensator geladen wird, während die Integratorkapazitäten des IDSM zurückgesetzt werden. Hierdurch können Todzeiten vermieden werden. Alternativ können auch mehrere S&H Stufen mit einem IDSM verwendet werden, wobei nur jeweils eine S&H Stufe mit ihrem zweiten Schalter mit dem IDSM verbunden ist. Dann wären „Ladezeiten“ unabhängig vom Reset des IDSM möglich. Hierdurch können Todzeiten ebenfalls vermieden werden.
Bevorzugt ist der Kondensator derart konfiguriert, dass eine Zeitkonstante zum Entladen des Kondensators des Abtast-Haltegliedes einer AD-Wandlung entspricht. Insbesondere ist eine AD-Wandlung als Anzahl der Bit / Taktfrequenz gegeben, wobei es sich bei der Taktfrequenz um eine Taktfrequenz des Komparators handelt. Es ist ferner denkbar, dass die Zeitkonstante zum Entladen des Kondensators des Abtast-Haltegliedes größer oder kleiner als eine Zeitdauer für eine AD-Wandlung ist. Insbesondere ist die Zeitkonstante durch die Kapazität des Kondensators des Abtast-Haltegliedes und einem Eingangswiderstand an dem IDSM gegeben. Dies hat den Vorteil, dass ein großer Bereich des Eingangssignalbereichs des Inkrementellen- Delta-Sigma Modulators sinnvoll nutzbar ist. Insbesondere fällt die Varianz des Inkrementellen-Delta-Sigma Modulators im Eingangsbereich - insbesondere in der Nähre der maximalen Eingangssignale - im Vergleich zu aus dem Stand der Technik bekannten Inkrementellen-Delta-Sigma-Modulatoren wesentlich geringer aus..
Bevorzugt ist ein Laden des Kondensators während dem Rücksetzen des IDSM vorgesehen, insbesondere weist der Kondensator des Abtast-Haltegliedes eine möglichst kleine Zeitkonstante zum Laden des Kondensators auf. Alternativ können beim Laden auch mehrere S&H-Stufen im Multiplexingbetrieb vorgesehen sein. Bevorzugt entspricht eine Zeitkonstante zum Entladen des Kondensators einer Zeit, welche größer oder kleiner als die Zeit einer AD-Wandlung ist. Besonders bevorzugt ist ein Entladen des Kondensators in den IDSM mit einer Zeitkonstante einer AD-Wandlung vorgesehen. Hierbei ist die Zeitkonstante definiert durch die Kapazität C der S&H-Stufe und des Eingangswiderstandes R des IDSM.. Die Länge einer AD-Wandlung hängt von den Systemspezifikationen ab. Bei spielsweise kann die Länge einer AD-Wandlung im Bereich von 1 ps und der Sampletakt des Komparators bei 100MHz liegen. Hierbei werden also pro AD-Wandlung weniger als 100 Bit des Komparators an den Dezimationsfilter übergeben. Hierbei werden weniger als 100 Bit übergeben, da einige Takte fürs Rücksetzen und sonstige Steueraufgaben nötig sind.
Ferner bevorzugt ist der Inkrementelle-Delta-Sigma Modulator nach jeder AD-Wandlung zurücksetzbar. Dadurch, dass der inkrementeile Delta-Sigma Modulator zurücksetzbar ist, kann ein Schwingungseinfluss aus einer vorherigen AD-Wandlung auf eine nachfolgende AD-Wandlung vermieden werden. Jede AD-Wandlung kann somit unabhängig von einer vorherigen AD-Wandlung betrachtet werden.
Gemäß einer bevorzugten Ausführungsform ist der Inkrementelle-Delta-Sigma Modulator ein Modulator n-ter Ordnung, wobei n eine natürliche Zahl ist, insbesondere ist n = 1 , 2, 3, 4, 5 oder 6. Die Ordnung des Inkrementellen-Delta-Sigma Modulators ist abhängig von den Spezifikationen des Modulators. Insbesondere ist die Ordnung des Delta-Sigma Modulators durch die Anzahl der Integratoren bestimmt. Grundsätzlich lassen sich mit einer höheren Ordnung genauere AD-Wandlungen bei gleicher Anzahl an verwendeten Komparatortakten erzielen oder es lässt sich die gleiche Genauigkeit bei weniger Komparatortak- ten erzielen, wodurch ein schnellerer Modulator bereitgestellt wird. Bei höheren Ordnungen wird der Modulator allerdings komplexer, insbesondere weist der Modulator dann eine größere räumliche Ausdehnung auf. Die Ordnung des Inkrementellen-Delta-Sigma- Modulators ist also eine Abwägung zwischen Genauigkeit bzw. Geschwindigkeit und Komplexität bzw. Größe.
Bevorzugt ist das Abtast-Halteglied in dem Inkrementellen-Delta-Sigma Modulator inte griert oder ist extern an dem Inkrementellen-Delta-Sigma Modulator anschließbar. Beson ders bevorzugt sind das Abtast-Halteglied und der Inkrementelle-Delta-Sigma Modulator auf einem Chip, insbesondere mit anderen Bauteilen, angeordnet.
Ferner bevorzugt umfasst der Inkrementelle-Delta-Sigma Modulator, insbesondere an dessen Ausgang, einen Dezimationsfilter. Besonders bevorzugt umfasst der Dezimationsfilter einen Lossy-Integrator. Bei Verwendung eines Lossy- Integrators kann eine Gewich tung von Ausgangsbits im Dezimationsfilter wegen der betragsmäßig abnehmenden Eingangsspannung angepasst werden.
Bevorzugt weisen die Ausgangsbits am Ende einer AD-Wandlung eine im Vergleich zur Gewichtung bei einer an dem Inkrementellen-Delta-Sigma Modulator anliegenden statischen, also konstanten, Eingangsspannung erhöhte Wertigkeit auf. Eine AD-Wandlung umfasst dabei beispielsweise weniger als 100 Komparatortakte (also <1 OOBit).
Zur Anpassung der Gewichtung ist ein, insbesondere digitaler, Integrator des Dezimationsfilters des Inkrementellen-Delta-Sigma Modulators durch einen sog., insbesondere digitalen, Lossy Integrator ersetzt, bei welchem insbesondere eine Eckfrequenz fc = 1/ (27 TRC) durch eine Zeitkonstante aus Eingangswiderstand R des Inkrementellen-Delta- Sigma Modulators und der Kapazität C des Kondensators des, insbesondere passiven, Abtast-Haltgliedes definiert ist. Bei einem idealen Integrator ist die Verstärkung nicht begrenzt. Ein konstanter Eingangswert F 0 würde also (nach unendlicher Zeit) zu einem unendlich großen Ausganswert führen. Bei einem Lossy-Integrator hingegen ist die Verstärkung begrenzt. Dies führt dazu, dass sich der Lossy-Integrator bei hohen Eingangsfrequenzen wie ein Integrator (Integratorverhalten) verhält und bei niedrigen Frequenzen wie ein Verstärker verhält (Tiefpassverhalten). Der Übergang zwischen dem Integratorverhalten und dem Tiefpassverhalten ist durch die Eckfrequenz definiert.
Ein weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren zum Betreiben einer Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator. Die Schaltungsanordnung umfasst mindestens einen Inkrementellen-Delta-Sigma Modulator und ein Abtast-Halteglied, wobei das, insbesondere passive, Abtast-Haltglied vor einem Eingang des Inkrementellen-Delta-Sigma Modulators angeordnet ist, insbesondere ist die Schaltungsanordnung wie bereits beschrieben ausgebildet, wobei das Verfahren folgende Schritte umfasst:
Bereitstellen einer Eingangsspannung an dem Inkrementellen-Delta-Sigma Modulator, insbesondere durch einen Kondensator des Abtast-Haltegliedes,
- Verwenden einer betragsmäßig abnehmenden Eingangsspannung, um ein zu fälliges Verhalten eines Ausgangbitstromes zu gewährleisten, wobei
- der Kondensator während einer Rückstellphase des Inkrementellen-Delta- Sigma Modulators geladen wird und während einer Umsetzung an den Inkre mentellen-Delta-Sigma Modulator angeschlossen wird.
Bei dem vorgeschlagenen Verfahren wird ein passives Abtast-Haltglied verwendet, bei welchem sich die anliegende Eingangsspannung verändert, insbesondere zeitlich betragsmäßig abnimmt. Solange eine Eingangsspannung an den IDSM übergeben wird, ist eine Ladung des Samplingkondensators des Abtast-Haltegliedes ausgeschlossen. Dies wird erreicht, indem der erste Schalter geöffnet ist, während der zweite Schalter geschlossen ist (erster Schaltzustand). Sobald jedoch der Samplingkondensator geladen wird, d.h. der erste Schalter geschlossen wird, wird der zweite Schalter geöffnet (zweiter Schaltzustand), um zu vermeiden, dass der Inkrementelle-Delta-Sigma Modulator mit einer Eingangsspannung versorgt wird. Der Kondensator des Abtast-Haltgliedes wird auch als Samplingkondensator bezeichnet. Eine Totzeit bzw. eine Umschaltzeit zwischen den beiden Schaltzuständen des ersten und des zweiten Schalter liegen im Bereich eines Komparatortaktes und ist damit zu vernachlässigen. Diese Umschaltzeit ist insbesondere über die Ablaufsteuerung einfach zu realisieren. Kürzere. Längere Umschaltzeiten sind aber auch denkbar. Die Umschaltzeiten sind unkritisch, wenn die Widerstände der geöffneten Schalter groß genug sind, damit sich der Kondensator nicht (zu sehr) entlädt.
Bevorzugt wird der Kondensator des Abtast-Halteglieds so gewählt, dass eine Zeitkonstante zum Entladen des Kondensators des Abtast-Haltegliedes einer Zeitdauer einer AD- Wandlung entspricht. Insbesondere ist eine AD-Wandlung als Anzahl der Bit / Taktfrequenz gegeben, wobei die Taktfrequenz die des Komparators ist. Insbesondere ist die Zeitkonstante durch die Kapazität des Kondensators des Abtast-Haltegliedes und einem Eingangswiderstand an dem IDSM gegeben. Dies hat den Vorteil, dass ein großer Be- reich des Eingangssignalbereichs des Inkrementellen- Delta-Sigma Modulators sinnvoll nutzbar ist. Insbesondere fällt die Varianz des Inkrementellen-Delta-Sigma Modulators im Eingangsbereich - insbesondere in der Nähre der maximalen Eingangssignale - im Vergleich zu aus dem Stand der Technik bekannten Inkrementellen-Delta-Sigma- Modulatoren wesentlich geringer aus. Bevorzugt ist ein Laden des Kondensators während dem Rücksetzen des IDSM vorgesehen, also mit einer möglichst kleinen Zeitkonstante zum Laden des Kondensators vorgesehen. Alternativ können beim Laden auch mehrere S&H-Stufen im Multiplexingbetrieb vorgesehen sein. Ferner bevorzugt ist ein Entladen des Kondensators in den IDSM mit einer Zeitkonstante einer AD-Wandlung vorgesehen oder mit einer Zeitkonstante größer oder kleiner als eine Zeitdauer einer AD-Wandlung. Hierbei ist die Zeitkonstante definiert durch die Kapazität C der S&H-Stufe und des Eingangswiderstandes R des IDSM. Die Länge einer AD-Wandlung hängt von den Systemspezifikationen ab. Beispielsweise kann die Länge einer AD-Wandlung im Bereich von 1 ps und der Sampletakt des Komparators bei 100MHz liegen. Hierbei werden also pro AD-Wandlung weniger als 100 Bit des Komparators an den Dezimationsfilter übergeben. Hierbei werden weniger als 100 Bit übergeben, da einige Takte fürs Rücksetzen und sonstige Steueraufgaben nötig sind.
Weiter bevorzugt wird eine Gewichtung der Ausgangsbits mittels eines Dezimationsfilters angepasst, insbesondere werden den Ausgangsbits am Ende einer AD-Wandlung eine im Vergleich zur Gewichtung bei einer konstanten Eingangsspannung erhöhte Wertigkeit zugeordnet. Wenn die Eingangsspannung aufgrund der Entladung auf z.B. 90% der ma ximalen Eingangsspannung gefallen ist, wird die Wertigkeit dieses Komparator-Bits auf 1/90% erhöht (im Vergleich zum ersten generierten Bit bei dem der Kondensator noch auf 100% der gesampelten Spannung geladen war).
Zur Anpassung der Gewichtung wird ein Integrator des Dezimationsfilters durch einen sog. Lossy Integrator ersetzt, bei welchem insbesondere eine Eckfrequenz fc— l/(2nRC ) durch eine Zeitkonstante aus Eingangswiderstand R und Kondensator C defi niert wird. Durch den Lossy Integrator wird diese Gewichtung dadurch erreicht, dass durch die abklingende Impulsantwort des Lossy Integrators die Gewichtung der zuerst verarbeiteten Bits reduziert wird.
Bevorzugt wird ein digitaler Ausgangswert als gewichtete Summe des Ausgangsbitstromes berechnet. Die Gewichtung der Bits wird hierbei durch die Impulsantwort des (digita- len) Dezimationsfilters definiert. Das zuletzt generierte Bit wird mit dem ersten Wert der Impulsantwort gewichtet, das vorletzte mit dem zweiten usw...
Ein wesentlicher Aspekt der vorliegenden Erfindung kann darin gesehen werden, dass eine passive Abtast-Halte Stufe bzw. ein passives Abtast-Haltglied verwendet wird, um einen Inkrementellen-Delta-Sigma Modulator mit einer betragsmäßig im Laufe der Zeit abnehmenden Eingangsspannung zu speisen. Es ist denkbar, die vorliegende Erfindung auch auf einen Delta-Sigma-Modulator anzuwenden.
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend im Zusammenhang mit den beigefügten Figuren beschrieben. Es versteht sich von selbst, dass die beschriebenen Ausführungsformen den Umfang der beanspruchten Erfindung nicht limitieren.
Es zeigen:
Fig. 1 IDSM 3ter Ordnung mit aktiver Abtast-Halteglied Stufe (Engiish Samp- le&Hold Stufe),
Fig. 2 einen typischen Dezimationsfilter für einen IDSM 3ter Ordnung,
Fig. 3 Ausgangssignai und Varianz bei unterschiedlichen Eingangssignalen bei
Nutzung einer aus dem Stand der Technik bekannten aktiven Abtast- Halteglied Stufe,
Fig. 4 einen typischen Ausgangsbitstrom bei einem Eingangssignal mit 90% Full
Scale (FS),
Fig. 5 IDSM mit vorgeschlagener passiver Abtast-Halteglied Stufe,
Fig. 6 Verlauf der abgetasteten Spannung während einer AD-Wandlung bei einem Eingangssignal mit 90% FS und passiver Abtast-Halteglied Stufe ge mäß Fig. 5,
Fig. 7 entstehenden quasi zufälligen Bitstrom bei Verwendung eines IDSM gemäß Fig. 5 und betragsmäßig abnehmender Spannung gemäß Fig. 6, Fig. 8 einen Dezimationsfilter mit Lossy Integrator für einen IDSM mit passiver
Abtast-Halteglied Stufe,
Fig. 9 Ausgangssignal und Varianz bei unterschiedlichen Eingangssignalen bei
Nutzung einer erfindungsgemäßen passiven Abtast-Halteglied Stufe.
Die vorliegende Erfindung wird im Folgenden in Zusammenschau der Figuren 1 bis 9 beschrieben, wobei die Figuren 1 , 3 und 4 eine aus dem Stand der Technik bekannte Schaltungsanordnung (Fig. 1) und deren messbares Ausgabesignal bzw. deren Varianz (Fig. 3 a, b) und einen typischen Ausgangsbitstrom (Fig. 4) zeigen.
Fig. 1 zeigt ein aus dem Stand der Technik bekanntes Ausführungsbeispiel einer Schaltungsanordnung 10 für einen Inkrementellen Delta-Sigma Modulators (IDSM) 1. Der IDSM 1 umfasst wie in Fig. 1 gezeigt drei Integratoren 2, welche wiederum je einen Kondensator 3 und einen Schalter 4 aufweisen. Nach Konvertierung eines Samples, also nach einer AD-Wandlung, werden die Integratoren 2 zurückgesetzt. Der IDSM wurde zur Vereinfachung ohne die für die Stabilität nötigen Nullstellen gezeichnet. Der Kondensator 3 des Integrators 2 dient als analoger Speicher, in dem die Eingangsspannung Uein über die Zeit aufaddiert wird. Dadurch ergibt sich die Integration über die Zeit t. Ferner umfasst der IDSM wie auch jeder DSM bekannter Weise Eingangswiderstände 5 und einen Komparator 6. Ferner umfasst der IDSM eine Feed-Back Komponente 8. Im einfachsten Fall be steht eine Feed-Back Komponente 8 aus zwei Spannungsquellen, welche ein positives bzw. negatives Maximalsignal bereitstellen. Es ist beispielsweise denkbar, einfach GND und die Versorgungsspannung als positives bzw. negatives Maximalsignal und einen gesteuerten Schalter, der abhängig vom Ausgangsbit die eine oder andere Spannung an den Widerstand anlegt, zu verwenden. Bei Multi-bit Ausführungen müssen entsprechend mehr verschiedene Spannungslevei möglich sein. Am Ausgang des IDSM ist ein - insbesondere digitales - Filter 7, insbesondere ein Tiefpassfilter oder Integrator, angeordnet. Die Schaltungsanordnung 10 umfasst ferner ein Abtast-Halteglied 9, welches dem IDSM 1 vorgeschaltet ist. Das Abtast-Halteglied 9 stellt eine Eingangsspannung Uein am Eingang des IDSM 1 zur Verfügung. Das Abtast-Halteglied 9 umfasst bekannter Weise einen Schalter 1 1 , einen Kondensator 12 und einen aktiven Buffer 13, wodurch am Eingang des IDSM 1 eine konstante Eingangsspannung Uein bereitgestellt werden kann. Un ter einen Buffer im Sinne der vorliegenden Anmeldung ist ein Verstärker bzw. ein Impedanzwandler zu verstehen. Der IDSM 1 ist eine abgewandelte Form eines Delta-Sigma Modulators, bei welchem keine fortlaufende AD-Wandlung der Eingangsspannung Uem stattfindet. Der IDSM 1 wird bzw. kann nach jeder AD-Wandlung zurückgesetzt werden Beim Samplen einer Spannung ist unter Sample der Momentanwert der Spannung zum Samplingzeitpunkt zu verstehen. Dieser wird dann in der S&H-Stufe auf dem Kondensator gehalten. Das Rückset zen der Integratoren erfolgt im gezeigten Beispiel gemäß Fig. 1 durch die Schalter 4 über den Integrationskapazitäten bzw. den Kondensatoren 3. Das Rücksetzen des IDSM 1 ermöglicht ein Multiplexing-Betrieb, bei dem analoge Signale aus verschiedenen Eingangsquellen mit einem IDSM in die digitale Domaine gewandelt werden.
Als Eingangsstufe für den IDSM 1 dient im typischen Fall ein Abtast-Halteglied 9, welche auch als eine Sample&Hold (S&H) Stufe bekannt ist, bei der die zu konvertierende Eingangsspannung Uein auf dem Kondensator 12 gespeichert ist und mit Hilfe des aktiven Buffers 13 an dem Eingang des IDSM 1 angeschlossen wird. Der Buffer 13 dient dazu, dass die gespeicherte Eingangsspannung Uein nicht durch die Eingangswiderstände be einflusst wird. Alternativ kann auch auf die Speicherkapazität bzw. den Kondensator 12 verzichtet werden. Die Eingangsspannung Uein wird dann während der AD-Wandlung an den Buffer 13 angelegt.
Fig. 2 zeigt einen möglichen Filter 7, welcher am Ausgang des IDSM 1 eingesetzt werden kann, nämlich einen Dezimationsfilter 7‘. Ein Vorteil der IDSM 1 im Vergleich zu DSM ist die Möglichkeit, den einfacheren digitale Dezimationsfilter 7‘ zum Verarbeiten des Bitstroms einsetzen zu können. Ein typischer Dezimationsfilter 7' für einen IDSM Ster- Ordnung besteht wie in Fig. 2 gezeigt aus drei digitalen Integratoren 20. Die Anzahl der Integratoren 20 bestimmt die Ordnung des Filters 7, 7'. Die Integratoren 20 können als Summierer realisiert werden. Wie beim analogen Teil des IDSM 1 werden die Summierer nach Abschluss jeder AD-Wandlung zurück gesetzt. Der digitale Ausgang Out des Dezi mationsfilter 7‘ berechnet sich zu Out = S S S BitN. Anstelle der drei Integratoren 20 kann ersatzweise auch die Verwendung einer Look-Up-Tabelle (LUT) und ein einzelner Summierer treten, da der Einfluss jedes Bits auf das digitale Ausgangssignal vorab berechnet werden kann.
Fig. 3 zeigt ein typisches Ausgangssignal mit dazugehöriger Varianz bei Verwendung einer bekannten Schaltungsanordnung 10 für einen IDSM 1 mit einem bekannten Abtast- Halteglied 9. Ein bekannter Nachteil der DSM und auch der IDSM ist, dass bei einem Eingangssignal in der Nähe des sogenannten FullScale Wertes ein erhöhtes Rauschen im digitalen Ausgangssignal auftritt. Der FullScale Wert entspricht einer maximal möglichen Rückstellspannung. Fig. 3a zeigt den Zusammenhang zwischen einem genormten Eingangssignal und einem genormten Ausgangswert (Output) und Fig. 3b zeigt den Zusammenhang zwischen einem genormten Eingangssignal und der Varianz des digitalen Ausgangssignal (aus Fig. 3a) bei einem IDSM 3ter Ordnung. Auf den x-Achsen der Figs. 3a, b nimmt ein maximales positives Eingangssignal den Wert +1 an und ein maximal negatives Eingangssignal den Wert -1 an. (Auf der y-Achse der Fig. 3a ist ein genormtes Ausgangssignal dargestellt, während auf der y-Achse der Fig. 3b die Varianz des Ausgangssignals (Output) bei mehrfacher Umsetzung des gleichen Wertes dargestellt ist. Die Varianz ist ebenfalls genormt dargestellt.
Es ist zu erkennen, dass bei hohen Eingangssignalen, also bei maximaler positiver Spannung und bei minimaler negativer Spannung, ein deutlicher Anstieg der Varianz auftritt.
Die Varianz gibt die Schwankung des Ausgangswertes bei verschiedenen AD- Wandlungen mit gleichem, also konstantem, Eingangswert an. Dies ist allerdings problematisch, wenn ein Signal und ein zugehöriges Referenzsignal umgesetzt werden sollen, was auch unter double sampling verstanden wird. Das Referenzsignal befindet sich in der Regel in der Nähe des FullScale Signals und das eigentliche Signal ist immer positiver als das Referenzsignal ist (unipolare Messung). In diesem Fall würde das Gesamtrauschen des berechneten Endsignals immer vom Rauschen des Referenzsignales dominiert, auch dann wenn sich das Signal im mittleren Bereich des IDSM 1 befindet und dort ein kleiner Rauschbeitrag erreicht werden könnte. Dies hat zur Folge, dass ein großer Bereich des Eingangssignalbereichs (ca. 40-50%) aufgrund des hohen Rauschens nicht sinnvoll nutzbar ist.
Fig. 4 zeigt den zeitlichen bekannten Verlauf eines (Ausgangs-)Bitstromes bei einem Eingangssignal mit 90% FullScale (FS), d.h. bei einer Eingangsspannung von 90% der maximal möglichen Rückstellspannung. Normalerweise weist der Bitstrom eines DSM bzw. IDSM 1 ein quasi zufälliges Verhalten auf. Dieses zufällige Verhalten ist die Basis für die Auslegung und Berechnung des Verhaltens des DSM. Bei Eingangssignalen in der Nähe des FullScale Wertes ist dieses zufällige Verhalten nicht mehr gegeben. Fig. 4 zeigt beispielhaft einen Ausgangsbitstrom bei einem Eingangssignal mit 90% FS. Fast alle Aus gangsbits liegen hierbei auf einem Wert, von nämlich 1. Fig. 5 zeigt eine Ausführungsform einer vorschlagsgemäßen Schaltungsanordnung 10 für einen Inkrementellen-Delta-Sigma Modulator 1. Um das quasi zufällige Verhalten des Ausgangsbitstroms auch bei Eingangssignalen in der Nähe von FS zu gewährleisten, wird ein abklingendes Eingangssignal (eine abklingende Eingangsspannung Uein wie in Fig. 6 gezeigt) verwendet. Dies wird erreicht, in dem wie in Fig. 5 gezeigt, auf den aktiven Buffer 13 (vgl. mit Fig. 1) zwischen Samplingkondensator 12 und Eingangswiderstand 5 des IDSM 1 verzichtet wird. Statt eines aktiven Buffers 13 (Fig. 1) wird vorschlagsgemäß ein Schalter 14 in das Abtast-Halteglied integriert, so dass der Kondensator 12 zwischen den Schaltern 11 und 14 angeordnet ist. Statt eines bekannten aktiven Abtast-Haltgliedes 9 (Fig. 1) wird vorschlagsgemäß eine passives Abtast-Haltglied 9‘ (Fig. 5) für die Speisung des IDSM 1 mit einer Eingangsspannung Uein verwendet. Bei Verwendung eines aktiven Abtast-Haltgliedes 9 wird der IDSM mit einer konstanten Eingangsspannung Uein gespeist, während der IDSM 1 bei Verwendung eines vorschlaggemäßen passiven Abtast- Haltgliedes 9‘ mit einer zeitlich abklingende Eingangsspannung Uein gespeist wird. Der Kondensator 12 wird dann während der Reset-Phase, also während des Zurücksetzens, des IDSM 1 auf die Eingangsspannung Uein geladen und während der Umsetzung an den Eingangswiderstand 5 des IDSM 1 angeschlossen. Der Samplingkondensator 12 wird dabei vorzugsweise so gewählt, dass die Zeitkonstante aus Samplingkondensator 12 und Eingangswiderstand 5 des IDSM 1 der Konvertierungsperiodendauer T, insbesondere der AD-Wandlungsdauer, welche als Anzahl der Bits / Taktfrequenz definiert ist, entspricht.
Durch die Entladung des Kondensators 12 während der AD-Wandlung sinkt die Spannung Uein auf dem Kondensator 12 wie in Fig. 6 gezeigt vom abgetasteten Startwert aus ab. Da die Spannung Uem auf dem Kondensator 12 während der Konvertierung, also der AD- Wandlung, abnimmt, ist gewährleistet, dass der entstehende Bitstrom des IDSM 1 nach einigen Takten wieder ein quasi zufälliges Muster aufweist, wie dies in Fig. 7 gezeigt ist.
Aufgrund des nun zeitlich veränderlichen Eingangssignal Uem des IDSM 1 , welches durch die Abnahme der Kondensatorentladung gegeben ist, ist es notwendig die Gewichtung der Ausgangsbits im Dezimationsfilter 7‘ anzupassen. Aufgrund des abnehmenden Eingangssignals Uein benötigen die Bits am Ende der AD-Wandlung eine erhöhte Wertigkeit im Vergleich zur Gewichtung bei einem konstanten Eingangssignal Uem- . Zur Anpassung der Gewichtung wird, wie in Fig. 8 gezeigt, einer der Integratoren 20 des Dezimationsfilters 7“ (vgl. mit Dezimationsfilter 7‘ gemäß Fig. 2) durch einen„Lossy Integrator“ 21 ersetzt. Die Eckfrequenz des„Lossy Integrators“ 21 wird hierbei vorzugsweise durch die Zeitkonstante aus Eingangswiderstand 5 und Samplingkondensator 12 definiert, nämlich durch fc = 1/ (2 nRC). Welcher der Integratoren 20 ersetzt wird, kann frei gewählt werden. Wie beim Dezimationsfilter 7‘ aus Fig. 2 ist auch beim Dezimationsfilter 7“ gemäß Fig. 8 eine Berechnung des digitalen Ausgangswertes als gewichtete Summe des Bitstroms möglich.
Bei Verwendung eines passiven Abtast-Haltgliedes 9‘ bzw. einer passiven S&H Stufe 9‘ sowie, insbesondere der Anpassung des Dezimationsfilters 7“, wird erreicht, dass die Varianz des digitalen Ausgangswertes in der Nähe von FS deutlich verbessert wird. Fig. 9 zeigt die Varianz des digitalen Ausgangswertes bei Verwendung eines passiven Abtast-Haltgliedes 9‘ bzw. einer passiven S&H Stufe 9‘. Die reduzierte Varianz bei Eingangswerten in der Nähe des FS Wertes ermöglicht die Nutzung des gesamten Ein gangsbereiches. Aufgrund des größeren nutzbaren Bereichs kann eine sonst eventuell nötige Überdimensionierung des IDSM vermieden werden. Außerdem ist eine bessere Optimierung der analogen Schaltungskomponenten in Bezug auf thermisches Rauschen und Leistungsverbrauch möglich. Des Weiteren kann durch den Wegfall des aktiven Buffers 13 sowohl Leistung und Schaltungsfläche als auch Entwicklungszeit eingespart werden.

Claims

Patentansprüche
1. Schaltungsanordnung (10) für einen Inkrementellen-Delta-Sigma Modulator (1 ), die Schaltungsanordnung (10) umfasst mindestens einen Inkrementellen-Delta- Sigma Modulator (1) und ein Abtast-Halteglied (9‘), wobei das Abtast-Halteglied (9‘) vor dem Inkrementellen-Delta-Sigma Modulator (1) angeordnet ist und für den Inkrementellen-Delta-Sigma Modulator (1 ) im geladenen Zustand eine Eingangsspannung bereitstellt, wobei das Abtast-Halteglied (9‘) zum Laden der Eingangsspannung für den Inkrementellen-Delta-Sigma Modulator (1) einen Kondensator (12) aufweist, wobei vor dem Kondensator (12) ein erster Schalter (11) und nach dem Kondensator (12) ein zweiter Schalter (14) angeordnet sind, wobei der erste Schalter (1 1) geöffnet ist, wenn der zweite Schalter (14) geschlossen ist, um an dem Inkrementellen-Delta-Sigma Modulator (1) eine betragsmäßig abnehmende, insbesondere abklingende, Eingangsspannung bereitzustellen, oder der zweite Schalter (14) geöffnet ist, wenn der erste Schalter (11) geschlossen ist, um den Kondensator (12) des Abtast-Haltegliedes (9‘) zu laden.
2 . Schaltungsanordnung (10) nach Anspruch 1 , wobei Kondensator (12) derart konfi guriert ist, dass eine Zeitkonstante zum Entladen des Kondensators (12) des Abtast-Haltegliedes (9‘) einer AD-Wandlung entspricht.
3. Schaltungsanordnung (10) nach Anspruch 1 oder 2, wobei der Inkrementelle- Delta-Sigma Modulator (1) nach einer jeden AD-Wandlung zurücksetzbar ist.
4. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, wobei der Inkrementelle-Delta-Sigma Modulator (1) ein Modulator n-ter Ordnung ist, wobei n eine natürliche Zahl ist, insbesondere ist n= 1 , 2, 3, 4, 5 oder 6.
5. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, wobei das Abtast-Halteglied (9‘) in dem Inkrementellen-Delta-Sigma Modulator (1) integriert ist oder extern an dem Inkrementellen-Delta-Sigma Modulator (1) anschließbar ist.
6. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, wobei der Inkrementellen-Delta-Sigma Modulator (1), insbesondere an dessen Ausgang, einen Dezimationsfilter (7, 7‘, 7“) umfasst, wobei eine Gewichtung von Ausgangsbits im Dezimationsfilter (7, 7‘, 7“) wegen der betragsmäßig abnehmenden Eingangsspannung anpassbar ist.
7. Schaltungsanordnung (10) nach Anspruch 6, wobei die Ausgangsbits am Ende der AD-Wandlung eine im Vergleich zur Gewichtung bei einer an dem Inkrementellen- Delta-Sigma Modulator (1) anliegenden statischen Eingangsspannung erhöhte Wertigkeit aufweisen.
8. Schaltungsanordnung (10) nach Anspruch 6 oder 7, wobei zur Anpassung der Gewichtung ein Integrator (20) eines Dezimationsfilters (7, 7‘, 7“) des Delta-Sigma Modulators (1) durch einen sog. Lossy Integrator (21) ersetzt ist, bei welchem insbesondere eine Eckfrequenz fc = ί/(2p RC) durch eine Zeitkonstante aus Eingangswiderstand R (5) und Kondensator C (12) definiert ist.
9. Verfahren zum Betreiben einer Schaltungsanordnung (10) mindestens umfassend einen Inkrementellen-Delta-Sigma Modulator (1) und ein, insbesondere passives, Abtast-Halteglied (9‘), wobei das Abtast-Haltglied (9‘) vor einem Eingang des Inkrementellen-Delta-Sigma Modulators (1) angeordnet ist, insbesondere ist die Schaltungsanordnung (10) nach einem der Ansprüche 1-8 ausgebildet, wobei das Verfahren folgende Schritte umfasst:
- Bereitstellen einer Eingangsspannung (Uein) an dem Inkrementellen-Delta- Sigma Modulator (1), insbesondere durch den Kondensator (12) des Abtast- Haltegliedes (9‘),
- Verwenden einer betragsmäßig abnehmenden Eingangsspannung (Uein), um ein zufälliges Verhalten eines Ausgangbitstromes zu gewährleisten, wobei
- der Kondensator (12) während einer Rückstellphase des Delta-Sigma Modulators (1) geladen wird und während einer Umsetzung an den Delta-Sigma Modulator (1) angeschlossen wird.
10. Verfahren nach Anspruch 9, wobei der Kondensator (12) des Abtast- Halteglieds (9‘) so gewählt wird, dass eine Zeitkonstante zum Entladen des Kondensators (12) des Abtast-Halteglieds (9‘) einer Zeitdauer einer AD-Wandlung ent spricht.
11. Verfahren nach Anspruch 9 oder 10, wobei eine Gewichtung der Ausgangsbits mittels eines Dezimationsfilters (7, 7‘, 7“) angepasst wird, insbesondere werden den Ausgangsbits am Ende einer AD-Wandlung eine im Vergleich zur Gewichtung bei einer konstanten Eingangsspannung erhöhte Wertigkeit zugeordnet.
12. Verfahren nach einem der Ansprüche 9-11 , wobei zur Anpassung der Gewichtung ein Integrator (20) des Dezimationsfilters (7, 7‘, 7“) durch einen sog. Lossy In tegrator (21) ersetzt wird, bei welchem insbesondere eine Eckfrequenz fc = i/(2nRC) durch eine Zeitkonstante aus Eingangswiderstand (5) R und Kondensator (12) C definiert wird.
13. Verfahren nach einem der Ansprüche 9-12, wobei ein digitaler Ausgangswert als gewichtete Summe des Ausgangsbitstromes berechnet wird.
PCT/EP2019/083535 2018-12-07 2019-12-03 Schaltungsanordnung mindestens umfassend einen delta-sigma modulator und ein abtast-halteglied WO2020115065A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201980080896.XA CN113169745A (zh) 2018-12-07 2019-12-03 至少包括delta-sigma调制器和采样保持元件的电路装置
US17/338,955 US11533061B2 (en) 2018-12-07 2021-06-04 Circuitry including at least a delta-sigma modulator and a sample-and-hold element

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102018221184.1 2018-12-07
DE102018221184.1A DE102018221184B4 (de) 2018-12-07 2018-12-07 Schaltungsanordnung mindestens umfassend einen delta-sigma modulator und ein abtast-halteglied

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/338,955 Continuation US11533061B2 (en) 2018-12-07 2021-06-04 Circuitry including at least a delta-sigma modulator and a sample-and-hold element

Publications (1)

Publication Number Publication Date
WO2020115065A1 true WO2020115065A1 (de) 2020-06-11

Family

ID=68808349

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2019/083535 WO2020115065A1 (de) 2018-12-07 2019-12-03 Schaltungsanordnung mindestens umfassend einen delta-sigma modulator und ein abtast-halteglied

Country Status (4)

Country Link
US (1) US11533061B2 (de)
CN (1) CN113169745A (de)
DE (1) DE102018221184B4 (de)
WO (1) WO2020115065A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022144245A (ja) * 2021-03-18 2022-10-03 キヤノン株式会社 光電変換装置、電子機器および基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140372074A1 (en) * 2013-06-14 2014-12-18 Memsic, Inc. Tip-over sensor
EP3182597A1 (de) * 2015-12-16 2017-06-21 IMEC vzw Schaltung und verfahren zur umwandlung eines analogsignals in eine digitale wertdarstellung
JP2018133630A (ja) * 2017-02-13 2018-08-23 旭化成エレクトロニクス株式会社 インクリメンタル型デルタシグマａｄ変換器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101276439B1 (ko) * 2011-11-17 2013-06-19 한양대학교 산학협력단 샘플링 정확도를 증가시키기 위한 아날로그 리셋 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터
JP5915669B2 (ja) * 2014-01-14 2016-05-11 株式会社デンソー Ａ／ｄ変換装置
US9432049B2 (en) * 2015-01-07 2016-08-30 Asahi Kasei Microdevices Corporation Incremental delta-sigma A/D modulator and A/D converter
DE102018104530B4 (de) * 2018-02-28 2024-01-11 Infineon Technologies Ag Sigma-Delta-Wandler und entsprechende Verfahren
US10615818B1 (en) * 2019-06-02 2020-04-07 Nxp Usa, Inc. Mixed chopping and correlated double sampling two-step analog-to-digital converter
US10868564B1 (en) * 2020-02-12 2020-12-15 Semiconductor Components Industries, Llc Methods and apparatus for a delta-sigma analog-to-digital converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140372074A1 (en) * 2013-06-14 2014-12-18 Memsic, Inc. Tip-over sensor
EP3182597A1 (de) * 2015-12-16 2017-06-21 IMEC vzw Schaltung und verfahren zur umwandlung eines analogsignals in eine digitale wertdarstellung
JP2018133630A (ja) * 2017-02-13 2018-08-23 旭化成エレクトロニクス株式会社 インクリメンタル型デルタシグマａｄ変換器

Also Published As

Publication number Publication date
US20210297089A1 (en) 2021-09-23
DE102018221184A1 (de) 2020-06-10
CN113169745A (zh) 2021-07-23
DE102018221184B4 (de) 2020-08-13
US11533061B2 (en) 2022-12-20

Similar Documents

Publication Publication Date Title
DE102013211557B4 (de) System und verfahren für eine schaltung mit geschalteten kondensatoren
DE102020203036A1 (de) Schaltung zum Betreiben eines kapazitiven Sensors sowie zugehörige Sensorvorrichtung
DE10117689A1 (de) Integrations-und Faltungsschaltung für eine Analog-/Digital-Umwandlung
WO2007115710A1 (de) Analog/digital-wandleranordnung und verfahren
DE69928875T2 (de) Delta-Sigma Modulator mit verbesserter Spitzenwertgenauigkeit
DE102017110976B3 (de) Selbstoszillierender Mehrrampen-Umsetzer und Verfahren zum Umsetzen einer Kapazität in ein digitales Signal
DE102016117464B4 (de) Analog-Digital-Wandlung mit analoger Filterung
WO2007137838A1 (de) Einstellbare analog-digital-wandleranordnung und verfahren zur analog-digital-wandlung
DE102021116136A1 (de) Neues verfahren für eine schnelle erkennung und eine automatische verstärkungsanpassung in einem adc-basierten signal
DE102017104012A1 (de) Verfahren und vorrichtung für einen delta-sigma-adc mit parallel gekoppelten integratoren
DE10247133B4 (de) Gesteuerte Stromquelle, insbesondere für Digital-Analog-Umsetzer in zeitkontinuierlichen Sigma-Delta-Modulatoren
DE102019219882A1 (de) Strom-digital-präzisionswandler
WO2020115065A1 (de) Schaltungsanordnung mindestens umfassend einen delta-sigma modulator und ein abtast-halteglied
DE102007018613A1 (de) Schaltungsanordnung und Verfahren zur Signalspannungsbegrenzung
DE10327621B4 (de) Schaltungsanordnung und Verfahren zur Reduzierung eines Anpassungsfehlers in einem Sigma-Delta-Modulator
EP2175287B1 (de) Vorrichtung und Verfahren zur Messung elektrischer Kenngrößen
EP1428224B1 (de) Integrierte schaltung mit einer abtast-halte-einrichtung
DE102011079211B3 (de) Verfahren und Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung
EP1378062B1 (de) Rückgekoppelter a/d- bzw. d/a-wandler mit reduziertem stromverbrauch
EP1048112B1 (de) Sigma-delta-d/a-wandler
EP3141877A2 (de) Vorrichtung und verfahren zum betreiben passiver infrarotsensoren
DE102018104530B4 (de) Sigma-Delta-Wandler und entsprechende Verfahren
DE112008000602T5 (de) Ladungsumverteilungs-Analog-Digital-Wandler mit Ladungsdomäne -Pipeline
DE102022206600A1 (de) Auswerteschaltung für einen Sensor und Sensorsystem
WO2012079901A1 (de) Analog-digital-umsetzer, verfahren zum betrieb eines analog-digital-umsetzers und verfahren zur umsetzung eines analogen eingangssignals in ein digitales ausgangssignal

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19816620

Country of ref document: EP

Kind code of ref document: A1

DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19816620

Country of ref document: EP

Kind code of ref document: A1