DE102018221184B4

DE102018221184B4 - Schaltungsanordnung mindestens umfassend einen delta-sigma modulator und ein abtast-halteglied

Info

Publication number: DE102018221184B4
Application number: DE102018221184.1A
Authority: DE
Inventors: Michael Maurer; Armin Taschwer; Markus Kuderer
Original assignee: Hann-Schickard-Gesellschaft fuer Angewandte Forschung eV
Current assignee: Hann-Schickard-Gesellschaft fuer Angewandte Forschung eV
Priority date: 2018-12-07
Filing date: 2018-12-07
Publication date: 2020-08-13
Anticipated expiration: 2038-12-08
Also published as: CN113169745A; DE102018221184A1; US11533061B2; US20210297089A1; WO2020115065A1

Abstract

Die vorliegende Erfindung betrifft eine Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator, die Schaltungsanordnung umfasst mindestens einen Inkrementellen-Delta-Sigma Modulator und ein Abtast-Halteglied, wobei das Abtast-Halteglied vor dem Inkrementellen-Delta-Sigma Modulator angeordnet ist und für den Inkrementellen-Delta-Sigma Modulator im geladenen Zustand eine Eingangsspannung bereitstellt, wobei das Abtast-Halteglied zum Laden der Eingangsspannung für den Inkrementellen-Delta-Sigma Modulator einen Kondensator aufweist, wobei vor dem Kondensator ein erster Schalter und nach dem Kondensator ein zweiter Schalter angeordnet sind, wobei der erste Schalter geöffnet ist, wenn der zweite Schalter geschlossen ist, um an dem Inkrementeilen-Delta-Sigma Modulator eine betragsmäßig abnehmende, insbesondere abklingende, Eingangsspannung bereitzustellen, oder der zweite Schalter geöffnet ist, wenn der erste Schalter geschlossen ist, um den Kondensator des Abtast-Haltegliedes zu laden. Ferner wird ein Verfahren zum Betreiben einer Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator vorgeschlagen.

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mindestens umfassend einen Delta-Sigma Modulator und ein Abtast-Halteglied sowie ein Verfahren zum Betreiben einer Schaltungsanordnung mindestens umfassend einen Delta-Sigma Modulator und ein Abtast-Halteglied.
Inkrementelle Delta-Sigma Modulatoren (IDSM) sind eine abgewandelte Form der Delta-Sigma Modulatoren (DSM), bei denen keine fortlaufende AD-Wandlung stattfindet. Ein IDSM wird nach jeder AD-Wandlung zurückgesetzt. Ein Rücksetzen der Integratoren erfolgt beispielsweise durch einen Schalter über den Integrationskapazitäten, wie dies in 1 gezeigt ist. Das Rücksetzen des IDSM ermöglicht einen Multiplexing-Betrieb, bei dem analoge Signale aus verschiedenen Eingangsquellen mit einem IDSM in die digitale Domaine gewandelt werden. Multiplexing ist bei einem klassischen DSM nicht möglich. Es ist bekannt, dass Single-Bit als auch Multi-Bit Ausführungen für den DSM möglich sind.
Beim IDSM gibt es zwei Stellen, an denen „gesamplet“ wird, nämlich an dem Komparator im IDSM und/oder an dem Abtast-Haltglied, welche auch S&H-Stufe genannt wird. Bei einem Sampletakt eines Single-Bits des Komparators eines bekannten Delta-Sigma-Modulators wird jeweils ein Bit aus dem Komparator an den Dezimationsfilter übergeben. Entsprechend wird bei einem Sampletakt des Komparators bei einer Multi-Bit Ausführung des DSMs, bei welchem entsprechend Multi-Bit-Komparatoren vorhanden sind, die Multi-Bits aus den Komparatoren an den Dezimationsfilter übergeben. Ein Sampletakt der S&H Stufe (wie bei ADCs) ist als ein Takt definiert, mit dem neue Spannungswerte gespeichert werden. Ein Sampletakt entspricht auch dem Takt, mit dem am Ausgang des Dezimationsfilters nutzbare Digitalwerte zur Verfügung stehen, nämlich die ins Digitale gewandelten Spannungswerte. Eine AD-Wandlung dauert einen S&H-Sampletakt, aber mehrere Komparator-Sampletakte und wandelt jeweils einen gesampelten Spannungswert ins Digitale.
Als Eingangsstufe für den IDSM dient im typischen Fall ein Abtast-Halteglied (im Englischen auch Sample&Hold (S&H) Stufe genannt), bei der die zu konvertierende Eingangsspannung auf einer Kapazität gespeichert und mit Hilfe eines aktiven Verstärkers bzw. eines Impedanzwandlers (im Englischen active Buffer genannt) an den Eingang des IDSM angeschlossen wird. Der Buffer dient hierbei dazu, dass die gespeicherte Eingangsspannung nicht durch die Eingangswiderstände beeinflusst wird. Alternativ kann auch auf die Speicherkapazität verzichtet werden. Die Eingangsspannung wird dann während der ganzen AD-Wandlung an den Buffer angelegt.
Ein typischer Nachteil der DSM und auch der IDSM ist, dass bei einem Eingangssignal in der Nähe des sogenannten „Full Scale“ Wertes, d.h. bei der maximal möglichen Rückstellspannung, ein erhöhtes Rauschen im digitalen Ausgangssignal auftritt. Dies hat zur Folge, dass bei hohen Eingangssignalen ein deutlicher Anstieg der Varianz auftritt. Die Varianz gibt die Schwankung des Ausgangswertes bei verschiedenen AD-Wandlungen mit gleichem Eingangswert der Eingangsspannung an. Dies ist insbesondere problematisch, wenn ein Signal und ein zugehöriges Referenzsignal umgesetzt werden sollen (double sampling) und sich das Referenzsignal in der Nähe eines Full Scale Signals befindet. Das eigentliche Signal ist in diesem Fall typischerweise dauerhaft entweder positiv oder negativ bezogen auf das Referenzsignal (unipolare Messung). In diesem Fall würde das Gesamtrauschen des berechneten Endwertes immer vom Rauschen des Referenzwertes dominiert werden, auch dann wenn sich das Signal im mittleren Bereich des IDSM befindet und dort ein kleiner Rauschbeitrag erreicht werden könnte.
Dies hat zur Folge, dass ein großer Bereich des Eingangssignalbereichs (ca. 40-50%) des Delta-Sigma Modulators aufgrund des hohen Rauschens nicht sinnvoll nutzbar ist.
Die Publikation „Kang, E. G. et al.: Design of low power Sigma-delta ADC for USN/RFID Reader im Journal of the Korean Institute of electrical and electronic Material Engineers, Vol. 19, No. 9, September 2006, S. 800-807“ beschreibt einen Delta-Sigma Modulator mit zwei voneinander unabhängigen ADC Schaltkreisen. US 2016/01977619 A1 offenbart einen A/D Wandler mit einem inkrementellen Delta-Sigma Modulator und einer digitalen Verarbeitungseinheit, an welcher eine Eingabe vom Delta-Sigma Modulator übergeben wird. KR 101276439 B1 offenbart einen Sigma-Delta-Analog-Digital Wandler, der zum Erhöhen der Abtastgenauigkeit eine Umschaltung verwendet.
Eine Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Schaltungsanordnung für einen, insbesondere Inkrementellen-, Delta-Sigma Modulator bereitzustellen, mit welcher insbesondere ein großer Bereich des Eingangssignalbereichs des, insbesondere Inkrementellen-, Delta-Sigma Modulators sinnvoll nutzbar ist.
Diese Aufgabe wird gelöst mit einer Schaltungsanordnung für einen Inkrementellen Delta-Sigma Modulator nach Anspruch 1 und einem Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 9. Weitere Ausführungsformen der verbesserten Schaltungsanordnung und des vorgeschlagenen Verfahrens sind Gegenstand der abhängigen Ansprüche.
Erfindungsgemäß wird eine Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator vorgeschlagen. Die Schaltungsanordnung umfasst mindestens einen Inkrementellen-Delta-Sigma Modulator und ein, insbesondere passives, Abtast-Halteglied, wobei das Abtast-Halteglied vor dem Inkrementellen-Delta-Sigma Modulator angeordnet ist und für den Inkrementellen-Delta-Sigma Modulator im geladenen Zustand eine Eingangsspannung bereitstellt, wobei das Abtast-Halteglied zum Laden der Eingangsspannung für den Inkrementellen-Delta-Sigma Modulator einen Kondensator aufweist, wobei vor dem Kondensator ein erster Schalter und nach dem Kondensator ein zweiter Schalter angeordnet sind, wobei der erste Schalter geöffnet ist, wenn der zweite Schalter geschlossen ist, um an dem Delta-Sigma Modulator eine betragsmäßig abnehmende, insbesondere zeitlich abklingende, Eingangsspannung bereitzustellen, oder der zweite Schalter geöffnet ist, wenn der erste Schalter geschlossen ist, um den Kondensator des Abtast-Haltegliedes zu laden. Ferner umfasst der vorgeschlagene inkrementelle-Delta-Sigma Modulator, insbesondere an dessen Ausgang, einen Dezimationsfilter, wobei eine Gewichtung von Ausgangsbits im Dezimationsfilter wegen der betragsmäßig abnehmenden Eingangsspannung anpassbar ist. Besonders bevorzugt umfasst der Dezimationsfilter einen Lossy-Integrator. Bei Verwendung eines Lossy-Integrators kann eine Gewichtung von Ausgangsbits im Dezimationsfilter wegen der betragsmäßig abnehmenden Eingangsspannung angepasst werden. Das passive Abtast-Haltglied zeichnet sich dadurch aus, dass es keinen aktiven Verstärker umfasst. Vielmehr weist das passive Abtast-Haltglied lediglich einen Kondensator auf, welcher zwischen zwei Schaltern angeordnet ist. Beim passiven Abtast-Haltglied werden die beiden Schalter (der erste und der zweite Schalter) so geschaltet, dass zu einem Zeitpunkt entweder der erste Schalter geschlossen ist und der zweite Schalter geöffnet ist, oder der zweite Schalter geschlossen ist und der erste Schalter geöffnet ist. Das passive Abtast-Haltglied wird vorschlagsgemäß mit einem inkrementellen Delta-Sigma-Modulator verwendet. Bekannte DSM werden typischerweise ganz ohne Abtast-Haltglied (S&H Stufe) betrieben. Generell ist es denkbar, das passive Abtast-Haltglied mit einem Analog-Digital-Wandler zu verwenden. Hierbei sind zur Vermeidung von Totzeiten während eines Schaltens dann beide Schalter geöffnet. Vorschlagegemäß ist der Zeitablauf derart, dass der Kondensator geladen wird, während die Integratorkapazitäten des IDSM zurückgesetzt werden. Hierdurch können Todzeiten vermieden werden. Alternativ können auch mehrere S&H Stufen mit einem IDSM verwendet werden, wobei nur jeweils eine S&H Stufe mit ihrem zweiten Schalter mit dem IDSM verbunden ist. Dann wären „Ladezeiten“ unabhängig vom Reset des IDSM möglich. Hierdurch können Todzeiten ebenfalls vermieden werden.
Bevorzugt ist der Kondensator derart konfiguriert, dass eine Zeitkonstante zum Entladen des Kondensators des Abtast-Haltegliedes einer AD-Wandlung entspricht. Insbesondere ist eine AD-Wandlung als Anzahl der Bit / Taktfrequenz gegeben, wobei es sich bei der Taktfrequenz um eine Taktfrequenz des Komparators handelt. Es ist ferner denkbar, dass die Zeitkonstante zum Entladen des Kondensators des Abtast-Haltegliedes größer oder kleiner als eine Zeitdauer für eine AD-Wandlung ist. Insbesondere ist die Zeitkonstante durch die Kapazität des Kondensators des Abtast-Haltegliedes und einem Eingangswiderstand an dem IDSM gegeben. Dies hat den Vorteil, dass ein großer Bereich des Eingangssignalbereichs des Inkrementellen- Delta-Sigma Modulators sinnvoll nutzbar ist. Insbesondere fällt die Varianz des Inkrementellen-Delta-Sigma Modulators im Eingangsbereich - insbesondere in der Nähre der maximalen Eingangssignale - im Vergleich zu aus dem Stand der Technik bekannten Inkrementellen-Delta-Sigma-Modulatoren wesentlich geringer aus.
Bevorzugt ist ein Laden des Kondensators während dem Rücksetzen des IDSM vorgesehen, insbesondere weist der Kondensator des Abtast-Haltegliedes eine möglichst kleine Zeitkonstante zum Laden des Kondensators auf. Alternativ können beim Laden auch mehrere S&H-Stufen im Multiplexingbetrieb vorgesehen sein. Bevorzugt entspricht eine Zeitkonstante zum Entladen des Kondensators einer Zeit, welche größer oder kleiner als die Zeit einer AD-Wandlung ist. Besonders bevorzugt ist ein Entladen des Kondensators in den IDSM mit einer Zeitkonstante einer AD-Wandlung vorgesehen. Hierbei ist die Zeitkonstante definiert durch die Kapazität C der S&H-Stufe und des Eingangswiderstandes R des IDSM.. Die Länge einer AD-Wandlung hängt von den Systemspezifikationen ab. Beispielsweise kann die Länge einer AD-Wandlung im Bereich von 1µs und der Sampletakt des Komparators bei 100MHz liegen. Hierbei werden also pro AD-Wandlung weniger als 100 Bit des Komparators an den Dezimationsfilter übergeben. Hierbei werden weniger als 100 Bit übergeben, da einige Takte fürs Rücksetzen und sonstige Steueraufgaben nötig sind.
Ferner bevorzugt ist der Inkrementelle-Delta-Sigma Modulator nach jeder AD-Wandlung zurücksetzbar. Dadurch, dass der inkrementelle Delta-Sigma Modulator zurücksetzbar ist, kann ein Schwingungseinfluss aus einer vorherigen AD-Wandlung auf eine nachfolgende AD-Wandlung vermieden werden. Jede AD-Wandlung kann somit unabhängig von einer vorherigen AD-Wandlung betrachtet werden.
Gemäß einer bevorzugten Ausführungsform ist der Inkrementelle-Delta-Sigma Modulator ein Modulator n-ter Ordnung, wobei n eine natürliche Zahl ist, insbesondere ist n = 1, 2, 3, 4, 5 oder 6. Die Ordnung des Inkrementellen-Delta-Sigma Modulators ist abhängig von den Spezifikationen des Modulators. Insbesondere ist die Ordnung des Delta-Sigma Modulators durch die Anzahl der Integratoren bestimmt. Grundsätzlich lassen sich mit einer höheren Ordnung genauere AD-Wandlungen bei gleicher Anzahl an verwendeten Komparatortakten erzielen oder es lässt sich die gleiche Genauigkeit bei weniger Komparatortakten erzielen, wodurch ein schnellerer Modulator bereitgestellt wird. Bei höheren Ordnungen wird der Modulator allerdings komplexer, insbesondere weist der Modulator dann eine größere räumliche Ausdehnung auf. Die Ordnung des Inkrementellen-Delta-Sigma-Modulators ist also eine Abwägung zwischen Genauigkeit bzw. Geschwindigkeit und Komplexität bzw. Größe.
Bevorzugt ist das Abtast-Halteglied in dem Inkrementellen-Delta-Sigma Modulator integriert oder ist extern an dem Inkrementellen-Delta-Sigma Modulator anschließbar. Besonders bevorzugt sind das Abtast-Halteglied und der Inkrementelle-Delta-Sigma Modulator auf einem Chip, insbesondere mit anderen Bauteilen, angeordnet.
Ferner bevorzugt umfasst der Inkrementelle-Delta-Sigma Modulator an dessen Ausgang einen Dezimationsfilter. Besonders bevorzugt umfasst der Dezimationsfilter einen Lossy-Integrator. Bei Verwendung eines Lossy-Integrators kann eine Gewichtung von Ausgangsbits im Dezimationsfilter wegen der betragsmäßig abnehmenden Eingangsspannung angepasst werden.
Bevorzugt weisen die Ausgangsbits am Ende einer AD-Wandlung eine im Vergleich zur Gewichtung bei einer an dem Inkrementellen-Delta-Sigma Modulator anliegenden statischen, also konstanten, Eingangsspannung erhöhte Wertigkeit auf. Eine AD-Wandlung umfasst dabei beispielsweise weniger als 100 Komparatortakte (also <100Bit).
Zur Anpassung der Gewichtung ist ein, insbesondere digitaler, Integrator des Dezimationsfilters des Inkrementellen-Delta-Sigma Modulators durch einen sog., insbesondere digitalen, Lossy Integrator ersetzt, bei welchem eine Eckfrequenz f_c = 1/(2πRC) durch eine Zeitkonstante aus Eingangswiderstand R des Inkrementellen-Delta-Sigma Modulators und der Kapazität C des Kondensators des, insbesondere passiven, Abtast-Haltgliedes definiert ist. Bei einem idealen Integrator ist die Verstärkung nicht begrenzt. Ein konstanter Eingangswert ≠ 0 würde also (nach unendlicher Zeit) zu einem unendlich großen Ausganswert führen. Bei einem Lossy-Integrator hingegen ist die Verstärkung begrenzt. Dies führt dazu, dass sich der Lossy-Integrator bei hohen Eingangsfrequenzen wie ein Integrator (Integratorverhalten) verhält und bei niedrigen Frequenzen wie ein Verstärker verhält (Tiefpassverhalten). Der Übergang zwischen dem Integratorverhalten und dem Tiefpassverhalten ist durch die Eckfrequenz definiert.
Ein weiterer Aspekt der vorliegenden Erfindung betrifft ein Verfahren zum Betreiben einer Schaltungsanordnung für einen Inkrementellen-Delta-Sigma Modulator. Die Schaltungsanordnung umfasst mindestens einen Inkrementellen-Delta-Sigma Modulator und ein Abtast-Halteglied, wobei das, insbesondere passive, Abtast-Haltglied vor einem Eingang des Inkrementellen-Delta-Sigma Modulators angeordnet ist und die Schaltungsanordnung wie bereits beschrieben ausgebildet ist, wobei das Verfahren folgende Schritte umfasst:

- Bereitstellen einer Eingangsspannung an dem Inkrementellen-Delta-Sigma Modulator durch einen Kondensator des Abtast-Haltegliedes,
- Verwenden einer betragsmäßig abnehmenden Eingangsspannung, um ein zufälliges Verhalten eines Ausgangbitstromes zu gewährleisten, wobei
- der Kondensator während einer Rückstellphase des Inkrementellen-Delta-Sigma Modulators geladen wird und während einer Umsetzung an den Inkrementellen-Delta-Sigma Modulator angeschlossen wird, wobei
- eine Gewichtung der Ausgangsbits mittels eines Dezimationsfilters angepasst wird.

Bei dem vorgeschlagenen Verfahren wird ein passives Abtast-Haltglied verwendet, bei welchem sich die anliegende Eingangsspannung verändert, insbesondere zeitlich betragsmäßig abnimmt. Solange eine Eingangsspannung an den IDSM übergeben wird, ist eine Ladung des Samplingkondensators des Abtast-Haltegliedes ausgeschlossen. Dies wird erreicht, indem der erste Schalter geöffnet ist, während der zweite Schalter geschlossen ist (erster Schaltzustand). Sobald jedoch der Samplingkondensator geladen wird, d.h. der erste Schalter geschlossen wird, wird der zweite Schalter geöffnet (zweiter Schaltzustand), um zu vermeiden, dass der Inkrementelle-Delta-Sigma Modulator mit einer Eingangsspannung versorgt wird. Der Kondensator des Abtast-Haltgliedes wird auch als Samplingkondensator bezeichnet. Eine Totzeit bzw. eine Umschaltzeit zwischen den beiden Schaltzuständen des ersten und des zweiten Schalter liegen im Bereich eines Komparatortaktes und ist damit zu vernachlässigen. Diese Umschaltzeit ist insbesondere über die Ablaufsteuerung einfach zu realisieren. Kürzere. Längere Umschaltzeiten sind aber auch denkbar. Die Umschaltzeiten sind unkritisch, wenn die Widerstände der geöffneten Schalter groß genug sind, damit sich der Kondensator nicht (zu sehr) entlädt.
Bevorzugt wird der Kondensator des Abtast-Halteglieds so gewählt, dass eine Zeitkonstante zum Entladen des Kondensators des Abtast-Haltegliedes einer Zeitdauer einer AD-Wandlung entspricht. Insbesondere ist eine AD-Wandlung als Anzahl der Bit / Taktfrequenz gegeben, wobei die Taktfrequenz die des Komparators ist. Insbesondere ist die Zeitkonstante durch die Kapazität des Kondensators des Abtast-Haltegliedes und einem Eingangswiderstand an dem IDSM gegeben. Dies hat den Vorteil, dass ein großer Bereich des Eingangssignalbereichs des Inkrementellen- Delta-Sigma Modulators sinnvoll nutzbar ist. Insbesondere fällt die Varianz des Inkrementellen-Delta-Sigma Modulators im Eingangsbereich - insbesondere in der Nähre der maximalen Eingangssignale - im Vergleich zu aus dem Stand der Technik bekannten Inkrementellen-Delta-Sigma-Modulatoren wesentlich geringer aus. Bevorzugt ist ein Laden des Kondensators während dem Rücksetzen des IDSM vorgesehen, also mit einer möglichst kleinen Zeitkonstante zum Laden des Kondensators vorgesehen. Alternativ können beim Laden auch mehrere S&H-Stufen im Multiplexingbetrieb vorgesehen sein. Ferner bevorzugt ist ein Entladen des Kondensators in den IDSM mit einer Zeitkonstante einer AD-Wandlung vorgesehen oder mit einer Zeitkonstante größer oder kleiner als eine Zeitdauer einer AD-Wandlung. Hierbei ist die Zeitkonstante definiert durch die Kapazität C der S&H-Stufe und des Eingangswiderstandes R des IDSM. Die Länge einer AD-Wandlung hängt von den Systemspezifikationen ab. Beispielsweise kann die Länge einer AD-Wandlung im Bereich von 1µs und der Sampletakt des Komparators bei 100MHz liegen. Hierbei werden also pro AD-Wandlung weniger als 100 Bit des Komparators an den Dezimationsfilter übergeben. Hierbei werden weniger als 100 Bit übergeben, da einige Takte fürs Rücksetzen und sonstige Steueraufgaben nötig sind.
Weiter bevorzugt wird eine Gewichtung der Ausgangsbits mittels eines Dezimationsfilters angepasst, wobei den Ausgangsbits am Ende einer AD-Wandlung eine im Vergleich zur Gewichtung bei einer konstanten Eingangsspannung erhöhte Wertigkeit zugeordnet wird. Wenn die Eingangsspannung aufgrund der Entladung auf z.B. 90% der maximalen Eingangsspannung gefallen ist, wird die Wertigkeit dieses Komparator-Bits auf 1/90% erhöht (im Vergleich zum ersten generierten Bit bei dem der Kondensator noch auf 100% der gesampelten Spannung geladen war).
Zur Anpassung der Gewichtung wird ein Integrator des Dezimationsfilters durch einen sog. Lossy Integrator ersetzt, bei welchem eine Eckfrequenz f_c = 1/(2πRC) durch eine Zeitkonstante aus Eingangswiderstand R und Kondensator C definiert wird. Durch den Lossy Integrator wird diese Gewichtung dadurch erreicht, dass durch die abklingende Impulsantwort des Lossy Integrators die Gewichtung der zuerst verarbeiteten Bits reduziert wird.
Bevorzugt wird ein digitaler Ausgangswert als gewichtete Summe des Ausgangsbitstromes berechnet. Die Gewichtung der Bits wird hierbei durch die Impulsantwort des (digitalen) Dezimationsfilters definiert. Das zuletzt generierte Bit wird mit dem ersten Wert der Impulsantwort gewichtet, das vorletzte mit dem zweiten usw...
Ein wesentlicher Aspekt der vorliegenden Erfindung kann darin gesehen werden, dass eine passive Abtast-Halte Stufe bzw. ein passives Abtast-Haltglied verwendet wird, um einen Inkrementellen-Delta-Sigma Modulator mit einer betragsmäßig im Laufe der Zeit abnehmenden Eingangsspannung zu speisen. Es ist denkbar, die vorliegende Erfindung auch auf einen Delta-Sigma-Modulator anzuwenden.
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend im Zusammenhang mit den beigefügten Figuren beschrieben. Es versteht sich von selbst, dass die beschriebenen Ausführungsformen den Umfang der beanspruchten Erfindung nicht limitieren.
Es zeigen:

1 IDSM 3ter Ordnung mit aktiver Abtast-Halteglied Stufe (English Sample&Hold Stufe),
2 einen typischen Dezimationsfilter für einen IDSM 3ter Ordnung,
3 Ausgangssignal und Varianz bei unterschiedlichen Eingangssignalen bei Nutzung einer aus dem Stand der Technik bekannten aktiven Abtast-Halteglied Stufe,
4 einen typischen Ausgangsbitstrom bei einem Eingangssignal mit 90% Full Scale (FS),
5 IDSM mit vorgeschlagener passiver Abtast-Halteglied Stufe,
6 Verlauf der abgetasteten Spannung während einer AD-Wandlung bei einem Eingangssignal mit 90% FS und passiver Abtast-Halteglied Stufe gemäß 5,
7 entstehenden quasi zufälligen Bitstrom bei Verwendung eines IDSM gemäß 5 und betragsmäßig abnehmender Spannung gemäß 6,
8 einen Dezimationsfilter mit Lossy Integrator für einen IDSM mit passiver Abtast-Halteglied Stufe,
9 Ausgangssignal und Varianz bei unterschiedlichen Eingangssignalen bei Nutzung einer erfindungsgemäßen passiven Abtast-Halteglied Stufe.

Die vorliegende Erfindung wird im Folgenden in Zusammenschau der 1 bis 9 beschrieben, wobei die 1, 3 und 4 eine aus dem Stand der Technik bekannte Schaltungsanordnung (1) und deren messbares Ausgabesignal bzw. deren Varianz (3 a, b) und einen typischen Ausgangsbitstrom (4) zeigen.
1 zeigt ein aus dem Stand der Technik bekanntes Ausführungsbeispiel einer Schaltungsanordnung 10 für einen Inkrementellen Delta-Sigma Modulators (IDSM) 1. Der IDSM 1 umfasst wie in 1 gezeigt drei Integratoren 2, welche wiederum je einen Kondensator 3 und einen Schalter 4 aufweisen. Nach Konvertierung eines Samples, also nach einer AD-Wandlung, werden die Integratoren 2 zurückgesetzt. Der IDSM wurde zur Vereinfachung ohne die für die Stabilität nötigen Nullstellen gezeichnet. Der Kondensator 3 des Integrators 2 dient als analoger Speicher, in dem die Eingangsspannung U_ein über die Zeit aufaddiert wird. Dadurch ergibt sich die Integration über die Zeit t. Ferner umfasst der IDSM wie auch jeder DSM bekannter Weise Eingangswiderstände 5 und einen Komparator 6. Ferner umfasst der IDSM eine Feed-Back Komponente 8. Im einfachsten Fall besteht eine Feed-Back Komponente 8 aus zwei Spannungsquellen, welche ein positives bzw. negatives Maximalsignal bereitstellen. Es ist beispielsweise denkbar, einfach GND und die Versorgungsspannung als positives bzw. negatives Maximalsignal und einen gesteuerten Schalter, der abhängig vom Ausgangsbit die eine oder andere Spannung an den Widerstand anlegt, zu verwenden. Bei Multi-bit Ausführungen müssen entsprechend mehr verschiedene Spannungslevel möglich sein. Am Ausgang des IDSM ist ein - insbesondere digitales - Filter 7, insbesondere ein Tiefpassfilter oder Integrator, angeordnet. Die Schaltungsanordnung 10 umfasst ferner ein Abtast-Halteglied 9, welches dem IDSM 1 vorgeschaltet ist. Das Abtast-Halteglied 9 stellt eine Eingangsspannung U_ein am Eingang des IDSM 1 zur Verfügung. Das Abtast-Halteglied 9 umfasst bekannter Weise einen Schalter 11, einen Kondensator 12 und einen aktiven Buffer 13, wodurch am Eingang des IDSM 1 eine konstante Eingangsspannung U_ein bereitgestellt werden kann. Unter einen Buffer im Sinne der vorliegenden Anmeldung ist ein Verstärker bzw. ein Impedanzwandler zu verstehen.
Der IDSM 1 ist eine abgewandelte Form eines Delta-Sigma Modulators, bei welchem keine fortlaufende AD-Wandlung der Eingangsspannung U_ein stattfindet. Der IDSM 1 wird bzw. kann nach jeder AD-Wandlung zurückgesetzt werden Beim Samplen einer Spannung ist unter Sample der Momentanwert der Spannung zum Samplingzeitpunkt zu verstehen. Dieser wird dann in der S&H-Stufe auf dem Kondensator gehalten. Das Rücksetzen der Integratoren erfolgt im gezeigten Beispiel gemäß 1 durch die Schalter 4 über den Integrationskapazitäten bzw. den Kondensatoren 3. Das Rücksetzen des IDSM 1 ermöglicht ein Multiplexing-Betrieb, bei dem analoge Signale aus verschiedenen Eingangsquellen mit einem IDSM in die digitale Domaine gewandelt werden.
Als Eingangsstufe für den IDSM 1 dient im typischen Fall ein Abtast-Halteglied 9, welche auch als eine Sample&Hold (S&H) Stufe bekannt ist, bei der die zu konvertierende Eingangsspannung U_ein auf dem Kondensator 12 gespeichert ist und mit Hilfe des aktiven Buffers 13 an dem Eingang des IDSM 1 angeschlossen wird. Der Buffer 13 dient dazu, dass die gespeicherte Eingangsspannung U_ein nicht durch die Eingangswiderstände beeinflusst wird. Alternativ kann auch auf die Speicherkapazität bzw. den Kondensator 12 verzichtet werden. Die Eingangsspannung U_ein wird dann während der AD-Wandlung an den Buffer 13 angelegt.
2 zeigt einen möglichen Filter 7, welcher am Ausgang des IDSM 1 eingesetzt werden kann, nämlich einen Dezimationsfilter 7'. Ein Vorteil der IDSM 1 im Vergleich zu DSM ist die Möglichkeit, den einfacheren digitale Dezimationsfilter 7' zum Verarbeiten des Bitstroms einsetzen zu können. Ein typischer Dezimationsfilter 7' für einen IDSM 3ter-Ordnung besteht wie in 2 gezeigt aus drei digitalen Integratoren 20. Die Anzahl der Integratoren 20 bestimmt die Ordnung des Filters 7, 7'. Die Integratoren 20 können als Summierer realisiert werden. Wie beim analogen Teil des IDSM 1 werden die Summierer nach Abschluss jeder AD-Wandlung zurück gesetzt. Der digitale Ausgang Out des Dezimationsfilter 7' berechnet sich zu Out = Σ Σ Σ Bit_N. Anstelle der drei Integratoren 20 kann ersatzweise auch die Verwendung einer Look-Up-Tabelle (LUT) und ein einzelner Summierer treten, da der Einfluss jedes Bits auf das digitale Ausgangssignal vorab berechnet werden kann.
3 zeigt ein typisches Ausgangssignal mit dazugehöriger Varianz bei Verwendung einer bekannten Schaltungsanordnung 10 für einen IDSM 1 mit einem bekannten Abtast-Halteglied 9. Ein bekannter Nachteil der DSM und auch der IDSM ist, dass bei einem Eingangssignal in der Nähe des sogenannten FullScale Wertes ein erhöhtes Rauschen im digitalen Ausgangssignal auftritt. Der FullScale Wert entspricht einer maximal möglichen Rückstellspannung. 3a zeigt den Zusammenhang zwischen einem genormten Eingangssignal und einem genormten Ausgangswert (Output) und 3b zeigt den Zusammenhang zwischen einem genormten Eingangssignal und der Varianz des digitalen Ausgangssignal (aus 3a) bei einem IDSM 3ter Ordnung. Auf den x-Achsen der 3a,b nimmt ein maximales positives Eingangssignal den Wert +1 an und ein maximal negatives Eingangssignal den Wert -1 an. (Auf der y-Achse der 3a ist ein genormtes Ausgangssignal dargestellt, während auf der y-Achse der 3b die Varianz des Ausgangssignals (Output) bei mehrfacher Umsetzung des gleichen Wertes dargestellt ist. Die Varianz ist ebenfalls genormt dargestellt.
Es ist zu erkennen, dass bei hohen Eingangssignalen, also bei maximaler positiver Spannung und bei minimaler negativer Spannung, ein deutlicher Anstieg der Varianz auftritt. Die Varianz gibt die Schwankung des Ausgangswertes bei verschiedenen AD-Wandlungen mit gleichem, also konstantem, Eingangswert an. Dies ist allerdings problematisch, wenn ein Signal und ein zugehöriges Referenzsignal umgesetzt werden sollen, was auch unter double sampling verstanden wird. Das Referenzsignal befindet sich in der Regel in der Nähe des FullScale Signals und das eigentliche Signal ist immer positiver als das Referenzsignal ist (unipolare Messung). In diesem Fall würde das Gesamtrauschen des berechneten Endsignals immer vom Rauschen des Referenzsignales dominiert, auch dann wenn sich das Signal im mittleren Bereich des IDSM 1 befindet und dort ein kleiner Rauschbeitrag erreicht werden könnte. Dies hat zur Folge, dass ein großer Bereich des Eingangssignalbereichs (ca. 40-50%) aufgrund des hohen Rauschens nicht sinnvoll nutzbar ist.
4 zeigt den zeitlichen bekannten Verlauf eines (Ausgangs-)Bitstromes bei einem Eingangssignal mit 90% FullScale (FS), d.h. bei einer Eingangsspannung von 90% der maximal möglichen Rückstellspannung. Normalerweise weist der Bitstrom eines DSM bzw. IDSM 1 ein quasi zufälliges Verhalten auf. Dieses zufällige Verhalten ist die Basis für die Auslegung und Berechnung des Verhaltens des DSM. Bei Eingangssignalen in der Nähe des FullScale Wertes ist dieses zufällige Verhalten nicht mehr gegeben. 4 zeigt beispielhaft einen Ausgangsbitstrom bei einem Eingangssignal mit 90% FS. Fast alle Ausgangsbits liegen hierbei auf einem Wert, von nämlich 1.
5 zeigt eine Ausführungsform einer vorschlagsgemäßen Schaltungsanordnung 10 für einen Inkrementellen-Delta-Sigma Modulator 1. Um das quasi zufällige Verhalten des Ausgangsbitstroms auch bei Eingangssignalen in der Nähe von FS zu gewährleisten, wird ein abklingendes Eingangssignal (eine abklingende Eingangsspannung U_ein wie in 6 gezeigt) verwendet. Dies wird erreicht, in dem wie in 5 gezeigt, auf den aktiven Buffer 13 (vgl. mit 1) zwischen Samplingkondensator 12 und Eingangswiderstand 5 des IDSM 1 verzichtet wird. Statt eines aktiven Buffers 13 (1) wird vorschlagsgemäß ein Schalter 14 in das Abtast-Halteglied integriert, so dass der Kondensator 12 zwischen den Schaltern 11 und 14 angeordnet ist. Statt eines bekannten aktiven Abtast-Haltgliedes 9 (1) wird vorschlagsgemäß eine passives Abtast-Haltglied 9' (5) für die Speisung des IDSM 1 mit einer Eingangsspannung U_ein verwendet. Bei Verwendung eines aktiven Abtast-Haltgliedes 9 wird der IDSM mit einer konstanten Eingangsspannung U_ein gespeist, während der IDSM 1 bei Verwendung eines vorschlaggemäßen passiven Abtast-Haltgliedes 9' mit einer zeitlich abklingende Eingangsspannung U_ein gespeist wird. Der Kondensator 12 wird dann während der Reset-Phase, also während des Zurücksetzens, des IDSM 1 auf die Eingangsspannung U_ein geladen und während der Umsetzung an den Eingangswiderstand 5 des IDSM 1 angeschlossen. Der Samplingkondensator 12 wird dabei vorzugsweise so gewählt, dass die Zeitkonstante aus Samplingkondensator 12 und Eingangswiderstand 5 des IDSM 1 der Konvertierungsperiodendauer T, insbesondere der AD-Wandlungsdauer, welche als Anzahl der Bits / Taktfrequenz definiert ist, entspricht.
Durch die Entladung des Kondensators 12 während der AD-Wandlung sinkt die Spannung U_ein auf dem Kondensator 12 wie in 6 gezeigt vom abgetasteten Startwert aus ab. Da die Spannung U_ein auf dem Kondensator 12 während der Konvertierung, also der AD-Wandlung, abnimmt, ist gewährleistet, dass der entstehende Bitstrom des IDSM 1 nach einigen Takten wieder ein quasi zufälliges Muster aufweist, wie dies in 7 gezeigt ist.
Aufgrund des nun zeitlich veränderlichen Eingangssignal U_ein des IDSM 1, welches durch die Abnahme der Kondensatorentladung gegeben ist, ist es notwendig die Gewichtung der Ausgangsbits im Dezimationsfilter 7' anzupassen. Aufgrund des abnehmenden Eingangssignals U_ein benötigen die Bits am Ende der AD-Wandlung eine erhöhte Wertigkeit im Vergleich zur Gewichtung bei einem konstanten Eingangssignal U_ein. Zur Anpassung der Gewichtung wird, wie in 8 gezeigt, einer der Integratoren 20 des Dezimationsfilters 7" (vgl. mit Dezimationsfilter 7' gemäß 2) durch einen „Lossy Integrator“ 21 ersetzt. Die Eckfrequenz des „Lossy Integrators“ 21 wird hierbei vorzugsweise durch die Zeitkonstante aus Eingangswiderstand 5 und Samplingkondensator 12 definiert, nämlich durch f_c = 1/(2πRC). Weicher der Integratoren 20 ersetzt wird, kann frei gewählt werden. Wie beim Dezimationsfilter 7' aus 2 ist auch beim Dezimationsfilter 7" gemäß 8 eine Berechnung des digitalen Ausgangswertes als gewichtete Summe des Bitstroms möglich.
Bei Verwendung eines passiven Abtast-Haltgliedes 9' bzw. einer passiven S&H Stufe 9' sowie, insbesondere der Anpassung des Dezimationsfilters 7", wird erreicht, dass die Varianz des digitalen Ausgangswertes in der Nähe von FS deutlich verbessert wird. 9 zeigt die Varianz des digitalen Ausgangswertes bei Verwendung eines passiven Abtast-Haltgliedes 9' bzw. einer passiven S&H Stufe 9'. Die reduzierte Varianz bei Eingangswerten in der Nähe des FS Wertes ermöglicht die Nutzung des gesamten Eingangsbereiches. Aufgrund des größeren nutzbaren Bereichs kann eine sonst eventuell nötige Überdimensionierung des IDSM vermieden werden. Außerdem ist eine bessere Optimierung der analogen Schaltungskomponenten in Bezug auf thermisches Rauschen und Leistungsverbrauch möglich. Des Weiteren kann durch den Wegfall des aktiven Buffers 13 sowohl Leistung und Schaltungsfläche als auch Entwicklungszeit eingespart werden.

Claims

Schaltungsanordnung (10) für einen Inkrementellen-Delta-Sigma Modulator (1), die Schaltungsanordnung (10) umfasst mindestens einen Inkrementellen-Delta-Sigma Modulator (1) und ein Abtast-Halteglied (9'), wobei das Abtast-Halteglied (9') vor dem Inkrementellen-Delta-Sigma Modulator (1) angeordnet ist und für den Inkrementellen-Delta-Sigma Modulator (1) im geladenen Zustand eine Eingangsspannung bereitstellt, wobei das Abtast-Halteglied (9') zum Laden der Eingangsspannung für den Inkrementellen-Delta-Sigma Modulator (1) einen Kondensator (12) aufweist, wobei vor dem Kondensator (12) ein erster Schalter (11) und nach dem Kondensator (12) ein zweiter Schalter (14) angeordnet sind, wobei der erste Schalter (11) geöffnet ist, wenn der zweite Schalter (14) geschlossen ist, um an dem Inkrementellen-Delta-Sigma Modulator (1) eine betragsmäßig abnehmende Eingangsspannung bereitzustellen, oder der zweite Schalter (14) geöffnet ist, wenn der erste Schalter (11) geschlossen ist, um den Kondensator (12) des Abtast-Haltegliedes (9') zu laden, wobei der Inkrementelle-Delta-Sigma Modulator (1), einen Dezimationsfilter (7, 7', 7") umfasst, wobei eine Gewichtung von Ausgangsbits im Dezimationsfilter (7, 7', 7") wegen der betragsmäßig abnehmenden Eingangsspannung anpassbar ist.
Schaltungsanordnung (10) nach Anspruch 1, wobei der Kondensator (12) derart konfiguriert ist, dass eine Zeitkonstante zum Entladen des Kondensators (12) des Abtast-Haltegliedes (9') einer AD-Wandlung entspricht.
Schaltungsanordnung (10) nach Anspruch 1 oder 2, wobei der Inkrementelle-Delta-Sigma Modulator (1) nach einer jeden AD-Wandlung zurücksetzbar ist.
Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, wobei der Inkrementelle-Delta-Sigma Modulator (1) ein Modulator n-ter Ordnung ist, wobei n eine natürliche Zahl ist.
Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, wobei das Abtast-Halteglied (9') in dem Inkrementellen-Delta-Sigma Modulator (1) integriert ist oder extern an dem Inkrementellen-Delta-Sigma Modulator (1) anschließbar ist.
Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, wobei der Dezimationsfilter (7, 7', 7") am Ausgang des Inkrementellen-Delta-Sigma Modulators (1) angeordnet ist.
Schaltungsanordnung (10) nach Anspruch 6, wobei die Ausgangsbits am Ende der AD-Wandlung eine im Vergleich zur Gewichtung bei einer an dem Inkrementellen-Delta-Sigma Modulator (1) anliegenden statischen Eingangsspannung erhöhte Wertigkeit aufweisen.
Schaltungsanordnung (10) nach Anspruch 6 oder 7, wobei zur Anpassung der Gewichtung ein Integrator (20) eines Dezimationsfilters (7, 7', 7") des Delta-Sigma Modulators (1) durch einen sog. Lossy Integrator (21) ersetzt ist, bei welchem eine Eckfrequenz f_c = 1/(2πRC) durch eine Zeitkonstante aus Eingangswiderstand R (5) und Kondensator C (12) definiert ist.
Verfahren zum Betreiben einer Schaltungsanordnung (10), ausgebildet nach einem der Ansprüche 1-8, wobei das Verfahren folgende Schritte umfasst: - Bereitstellen einer Eingangsspannung (U_ein) an dem Inkrementellen-Delta-Sigma Modulator (1) durch den Kondensator (12) des Abtast-Haltegliedes (9'), - Verwenden einer betragsmäßig abnehmenden Eingangsspannung (U_ein), um ein zufälliges Verhalten eines Ausgangbitstromes zu gewährleisten, wobei - der Kondensator (12) während einer Rückstellphase des Delta-Sigma Modulators (1) geladen wird und während einer Umsetzung an den Delta-Sigma Modulator (1) angeschlossen wird, wobei - eine Gewichtung der Ausgangsbits mittels eines Dezimationsfilters (7, 7', 7") angepasst wird.
Verfahren nach Anspruch 9, wobei der Kondensator (12) des Abtast-Halteglieds (9') so gewählt wird, dass eine Zeitkonstante zum Entladen des Kondensators (12) des Abtast-Halteglieds (9') einer Zeitdauer einer AD-Wandlung entspricht.
Verfahren nach Anspruch 9 oder 10, wobei den Ausgangsbits am Ende einer AD-Wandlung eine im Vergleich zur Gewichtung bei einer konstanten Eingangsspannung erhöhte Wertigkeit zugeordnet wird.
Verfahren nach einem der Ansprüche 9-11, wobei zur Anpassung der Gewichtung ein Integrator (20) des Dezimationsfilters (7, 7', 7") durch einen sog. Lossy Integrator (21) ersetzt wird, bei welchem eine Eckfrequenz f_c = 1/(2πRC) durch eine Zeitkonstante aus Eingangswiderstand (5) R und Kondensator (12) C definiert wird.
Verfahren nach einem der Ansprüche 9-12, wobei ein digitaler Ausgangswert als gewichtete Summe des Ausgangsbitstromes berechnet wird.