DE102014204518A1

DE102014204518A1 - Schaltungsanordnung, Analog-Digital-Wandler, Gradientenverstärker und Verfahren zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen einer der Analog-Digital-Konvertierung

Info

Publication number: DE102014204518A1
Application number: DE102014204518.5A
Authority: DE
Inventors: Helmut Lenz
Original assignee: Siemens AG
Current assignee: Siemens Healthcare GmbH
Priority date: 2014-03-12
Filing date: 2014-03-12
Publication date: 2015-09-17
Also published as: KR101702842B1; CN104917525A; CN104917525B; US20150263750A1; KR20150106845A; US9401725B2

Abstract

Die Erfindung gibt eine Schaltungsanordnung zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung an. Die Anordnung umfasst einen Analog-Digital-Wandler (11), der ausgebildet ist, ein analoges Eingangssignal (9) in Ausgangsdaten (Data_out) zu wandeln, einen Inverter (18), der ausgebildet ist, das Eingangssignal (9) zu invertieren, mindestens ein dem Analog-Digital-Wandler (11) vorgeschaltetes und dem Inverter (18) nachgeschaltetes Schaltelement (19), das ausgebildet ist, periodisch zwischen dem Eingangssignal (9) und dem invertierten Eingangssignal mit einer vorgebbaren Schaltfrequenz (fneg) umzuschalten, und eine dem Analog-Digital-Wandler (11) nachgeschaltete schaltbare Negiererschaltung (20), die ausgebildet ist, die Ausgangsdaten (Data_out) des Analog-Digital-Wandlers (11) periodisch mit der Schaltfrequenz (fneg) zu negieren, wobei bei Anliegen des invertierten Eingangssignals am Analog-Digital-Wandler (11) die Ausgangsdaten (Data_out) negiert werden. Die Erfindung gibt des Weiteren einen Analog-Digital-Wandler mit Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung an. Die Erfindung gibt auch einen Gradientenverstärker mit einer erfindungsgemäßen Schaltungsanordnung oder einem erfindungsgemäßen Analog-Digital-Wandler an. Ein zugehöriges Verfahren wird ebenfalls angegeben. Die Erfindung bietet den Vorteil, dass der Offset, die Offsetdrift und das 1/f-Rauschen (niederfrequentes Rauschen) bei einer Analog-Digital-Konvertierung unterdrückt werden.

Description

Gebiet der Erfindung
Die Erfindung betrifft eine Schaltungsanordnung zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung mit einem Analog-Digital-Wandler, der ein analoges Eingangssignal in Ausgangsdaten wandelt. Die Erfindung gibt auch einen Analog-Digital-Wandler mit Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung an. Ein Gradientenverstärker mit einer derartigen Schaltungsanordnung oder einem derartigen Analog-Digital-Wandler wird auch angegeben. Ein zugehöriges Verfahren zur Analog-Digital-Konvertierung wird ebenfalls angegeben.
Hintergrund der Erfindung
Insbesondere für eine digitale Regelung und Steuerung von Gradientenverstärkern der Magnetresonanzbildgebung ist eine Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung erforderlich.
Ein Gradientenverstärker mit einem Grundfeld von größer 1 Tesla und einer Gradientenstärke von größer 30 mT/m braucht erfahrungsgemäß eine Strom-Stabilität im Frequenzbereich von 0,1 Hz bis 10 Hz von kleiner 0,25 ppm, was einem Verhältnis von 1:4000000 entspricht. Der Strom von Gradientenverstärkern für die Kernspintomographie wird daher heutzutage analog geregelt und besitzt entsprechende rauscharme Bauteile in seinem Signalweg.
Soll der Strom des Gradientenverstärkers digital geregelt werden, muss ein Analog-Digital-Wandler (ADC) zum Einsatz kommen. 1 zeigt ein Blockschaltbild eines Gradientenverstärkers 1 für die Kernspintomographie. Der Gradientenverstärker 1 regelt gemäß eines digitalen Sollwerts 2, der von einer Steuerung einer Magnetresonanzanlage erzeugt wird, einen Strom in der an den Gradientenverstärker 1 angeschlossenen Gradientenspule 3.
Der Strom wird von einer Strommesseinheit 4 erfasst, beispielsweise von einem sehr genauen DC-Stromwandler, die ihren Sekundärstrom auf einen Messwiderstand (Shunt) 8 speist, der Bestandteil der Stromistwertaufbereitung 7 ist. Die Messspannung 9 am Messwiderstand 8 ist nun ein Maß für den gemessenen Gradientenstrom. Die unter Umständen zu verstärkende Messspannung 9 des Messwiderstand 8, also der analoge Stromistwert, wird von der analogen Istwertaufbereitung 10 verarbeitet und mittels eines Analog-Digital-Wandlers (ADC) 11 in einen digitalen Stromistwert 13 gewandelt, der nun in der ADC-Steuereinheit 12 vorliegt. Die ADC-Steuereinheit 12 steuert die Zeitpunkte zu denen der ADC 11 wandeln soll und nimmt passend dazu die gewandelten Werte vom ADC 11 auf.
Der digitale Stromistwert 13 wird zur Regelung des Gradientenstroms in der Regel- und Ansteuereinheit 14 mit dem Sollwert 2 verglichen. Die Regel- und Ansteuereinheit 14 erzeugt das Ansteuersignal 15 für die Endstufe 6 des Gradientenverstärkers 1, an der die Gradientenspule 3 angeschlossen ist. Die Stromistwertaufbereitung 7 und die Regel- und Ansteuereinheit 14 sind Bestandteil einer Regel- und Steuereinheit 5.
2 zeigt ein Blockschaltbild der Weiterverarbeitung des analogen Stromistwertes 9 in der analogen Istwertaufbereitung 10 und dem ADC 11. In der Regel wird der analoge Stromistwert 9 über ein Antialiasingfilter 16, beispielsweise über ein Tiefpassfilter, geführt.
Vor dem ADC 11 wird auf den derart gefilterten Stromistwert eine kleine Signalwelligkeit (Dithering, Zittersignal) von der Ditheringeinheit 17 addiert, um für niedrige Frequenzen die Quantisierungsgrenzen des ADC 11 zu verwischen. Die Spannung der Ditheringeinheit 17 kann beispielsweise eine Dreieckspannung sein, deren Spitze-Spitze-Wert mindestens einem „Least Significant Bit” (LSB) am Eingang des ADC 11 entspricht und deren Frequenz unterschiedlich zur Abtastfrequenz (Wandelfrequenz) des ADC 11 ist.
Im Blockschaltbild A) der 2 wird das durch die Ditheringeinheit 17 mit Dithering versehene Signal zusätzlich über einen Inverter 18 geführt und dann dem ADC 11 mit Differenzeingängen zugeführt. Ebenso ist es möglich, das Dithering nur einem Eingang des ADC 11 zuzuführen, indem es beispielsweise zu dem Signal nach dem Inverter 18 addiert wird. Dadurch wird der ADC 11 nicht mehr exakt symmetrisch angesteuert, da das Dithering aber nur eine Höhe von einem oder wenigen LSB hat, ist das tolerierbar.
Im Blockschaltbild B) der 2 ist dargestellt, wie der ADC 11 auch mit einem sogenannten „single-ended” Signal angesteuert werden kann, wobei der Inverter 18 nach Blockschaltbild A) nicht benötigt wird. Das Dithering der Ditheringeinheit 17 wird dabei einfach in den Bezugseingang eingespeist und muss so nicht zum gefilterten Signal addiert werden.
Das Wandeln des ADC 11 wird über das Steuersignal „Convert” von einer ADC-Steuereinheit 12 ausgelöst. Der ADC 11 ist vor dem Anliegen des Steuersignals „Convert” aufnahmefähig für das an seinen Eingängen anliegende Signal („sample”) und hält dieses intern mit dem Steuersignal „Convert” fest („hold”). Am Ende des Wandelvorgangs stehen die neuen Daten mit der Bitbreite „n” an dem Ausgang „Data_out” des ADC 11 an und der ADC 11 signalisiert der ADC-Steuereinheit 12 über den Ausgang „ready” die Übernahme der n Bit Daten vom Ausgang „Data_out”. Am Ende des Wandelvorgangs geht der ADC 11 wieder in den Zustand „sample” und verbindet seinen internen Speicher (üblicherweise einen Kondensator) wieder mit den Eingängen +IN und –IN.
Schaltungsanordnungen nach 2 sind bekannt und gehören zum Stand der Technik. Beispielsweise ist in der Offenlegungsschrift EP 1 134 898 A2 eine ADC-Schaltungsanordnung mit Dithering beschrieben.
Nachteilig an Schaltungsanordnungen nach 2 ist, dass mit verfügbaren ADC 11 nicht die für Magnetresonanz-Hochfeldanlagen (>= 1 Tesla) notwendige Stabilität bei niedrigen Frequenzen erreicht werden kann. Im Frequenzbereich von 0,1 Hz bis 10 Hz muss eine Stabilität von kleiner 0,25 ppm erzielt werden, was einer stabilen Auflösung und Genauigkeit von mindestens 22 Bit entspricht. Dabei wird angenommen, dass andere Komponenten, wie beispielsweise der Stromwandler 4, ideal sind und keinen Beitrag zum Gesamtrauschen liefern.
Zusammenfassung der Erfindung
Es ist Aufgabe der Erfindung, eine Schaltungsanordnung, einen Analog-Digital-Wandler, einen Gradientenverstärker und ein Verfahren anzugeben, die obigen Nachteil überwindet und Offset, Offsetdrift und 1/f-Rauschen bei der Analog-Digital-Konvertierung unterdrücken.
Gemäß der Erfindung wird die gestellte Aufgabe mit der Schaltungsanordnung, den Analog-Digital-Wandlern, dem Gradientenverstärker und dem Verfahren der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Die erfindungsgemäße Idee besteht darin, zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen eines ADC den Eingängen des ADC, an denen das Eingangssignal und das invertierte Eingangssignal anliegen, Schalterelemente vorzuschalten. Die Schaltelemente werden periodisch umgeschaltet, so dass der ADC periodisch nicht invertierte und invertierte Signale wandelt. Die Ausgangsdaten des ADC werden über eine schaltbare Negiererschaltung geführt. Passend zum Invertieren bzw. Nicht-Invertieren durch die Schaltelemente am Eingang werden die Ausgangsdaten des ADC negiert oder nicht negiert, so dass das ursprüngliche Signal vor den Schaltelementen in den Ausgangsdaten der schaltbaren Negiererschaltung vorhanden ist.
In der Analogtechnik dreht ein Inverter die Polarität um (invertierender Verstärker). In der Digitaltechnik macht der Inverter aus „high” „low”, und umgekehrt. Bei einem Negierer der Negiererschaltung bleibt offen, ob bitweise invertiert wird, oder ob eine Multiplikation mit –1 erfolgt.
Die Erfindung beansprucht eine Schaltungsanordnung zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung mit einem Analog-Digital-Wandler, der ausgebildet ist, ein analoges Eingangssignal in Ausgangsdaten zu wandeln. Die Anordnung umfasst des Weiteren einen Inverter, der ausgebildet ist, das Eingangssignal zu invertieren, mindestens ein dem Analog-Digital-Wandler vorgeschaltetes und dem Inverter nachgeschaltetes Schaltelement, das ausgebildet ist, periodisch zwischen dem Eingangssignal und dem invertierten Eingangssignal mit einer vorgebbaren Schaltfrequenz umzuschalten, und eine dem Analog-Digital-Wandler nachgeschaltete schaltbare Negiererschaltung, die ausgebildet ist, die Ausgangsdaten des Analog-Digital-Wandlers periodisch mit der Schaltfrequenz zu negieren, wobei bei Anliegen des invertierten Eingangssignals am Analog-Digital-Wandler die Ausgangsdaten negiert werden.
Die Erfindung bietet den Vorteil, dass der Offset, die Offsetdrift und das 1/f-Rauschen (niederfrequentes Rauschen) bei einer Analog-Digital-Konvertierung unterdrückt werden.
In einer Weiterbildung ist die Schaltfrequenz maximal halb so groß wie eine Wandelfrequenz des Analog-Digital-Wandlers.
In einer weiteren Ausführungsform umfasst die Schaltungsanordnung eine Analog-Digital-Steuereinheit, die ausgebildet ist, das Schaltelement und die schaltbare Negiererschaltung zu steuern.
In einer weiteren Ausbildung umfasst die Schaltungsanordnung zwei Schaltelemente, wobei das eine einem positiven Eingang und das andere einem negativen Eingang des Analog-Digital-Wandlers vorgeschaltet ist.
In einer weiteren Ausgestaltung umfasst die Schaltungsanordnung ein Schaltelement, das einem positiven Eingang des Analog-Digital-Wandlers vorgeschaltet ist, und eine Bezugserde (Masse), die mit einem negativen Eingang des Analog-Digital-Wandlers verbunden ist.
Des Weiteren umfasst die Schaltungsanordnung eine dem Inverter vorgeschaltete Ditheringeinheit, die ausgebildet ist, das Eingangssignal und das invertierte Eingangssignal mit Dithering (Zittersignal) zu beaufschlagen.
In einer weiteren Ausführungsform umfasst die Schaltungsanordnung ein Schaltelement, das einem positiven Eingang des Analog-Digital-Wandlers vorgeschaltet ist, und eine Ditheringeinheit, die mit einem negativen Eingang des Analog-Digital-Wandlers verbunden ist.
In einer weiteren Ausführungsform umfasst die schaltbare Negiererschaltung einen Negierer und einen dem Negierer nachgeschalteten Polaritätswahlschalter.
In einer weiteren Ausgestaltung kann der Negierer ausgebildet sein, eine Multiplikation der Ausgangsdaten mit „–1” auszuführen.
In einer weiteren Ausgestaltung kann der Negierer ausgebildet sein, die Bits der Ausgangsdaten zu invertieren.
Des Weiteren kann die Schaltungsanordnung ein am Eingang der Schaltungsanordnung angeordnetes Antialiasingfilter umfassen, das ausgebildet ist, das Eingangssignal zu filtern.
In einer weiteren Ausführungsform umfasst die Schaltungsanordnung einen Spannungsfolger, der dem Schaltelement nachgeschaltet ist.
Die Erfindung beansprucht auch einen Analog-Digital-Wandler mit einer Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung, wobei der der Analog-Digital-Wandler ausgebildet ist, ein analoges Eingangssignal in Ausgangsdaten zu wandeln. Der Analog-Digital-Wandler umfasst einen Inverter, der ausgebildet ist, das Eingangssignal zu invertieren, zwei der Analog-Digital-Konvertierung vorgeschaltete und dem Inverter nachgeschaltete Schaltelemente, die ausgebildet sind, periodisch zwischen dem Eingangssignal und dem invertierten Eingangssignal mit einer vorgebbaren Schaltfrequenz umzuschalten, und eine der Analog-Digital-Konvertierung nachgeschaltete schaltbare Negiererschaltung, die ausgebildet ist, die Ausgangsdaten der Analog-Digital-Konvertierung periodisch mit der Schaltfrequenz zu negieren, wobei bei Anliegen des invertierten Eingangssignals die Ausgangsdaten negiert werden.
Die Erfindung bietet den Vorteil, dass alle erfindungsgemäßen Funktionen in einem einzigen Bauteil realisiert werden können.
Die Erfindung beansprucht auch einen Analog-Digital-Wandler mit einer Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung, der ausgebildet ist, ein analoges positives Eingangssignal und ein negatives Eingangssignal in Ausgangsdaten zu wandeln, mit zwei der Analog-Digital-Konvertierung vorgeschalteten Schaltelementen, die ausgebildet sind, periodisch zwischen dem positiven und dem negativen Eingangssignal mit einer vorgebbaren Schaltfrequenz umzuschalten, und mit einer der Analog-Digital-Konvertierung nachgeschalteten schaltbaren Negiererschaltung, die ausgebildet ist, die Ausgangsdaten der Analog-Digital-Konvertierung periodisch mit der Schaltfrequenz zu negieren.
In einer Weiterbildung umfasst der Analog-Digital-Wandler einen Spannungsfolger, der dem Schaltelement nachgeschaltet ist.
Die Erfindung beansprucht auch einen Gradientenverstärker mit einer erfindungsgemäßen Schaltungsanordnung oder mit einem erfindungsgemäßen Analog-Digital-Wandler, wobei das Eingangssignal ein mit einem Messwiderstand erfasster Stromistwert einer Gradientenspule ist.
Außerdem beansprucht die Erfindung ein Verfahren zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung eines analogen Eingangssignals zu Ausgangsdaten, mit einer Invertierung des Eingangssignals, mit einem vor der Analog-Digital-Konvertierung und nach der Invertierung periodischen Umschalten zwischen dem Eingangssignal und dem invertierten Eingangssignal mit einer vorgebbaren Schaltfrequenz, und mit einem nach der Analog-Digital-Konvertierung mit der Schaltfrequenz periodischen Negieren der Ausgangsdaten, wobei bei einem invertierten Eingangssignal die Ausgangsdaten negiert werden.
Weitere Besonderheiten und Vorteile der Erfindung werden aus den nachfolgenden Erläuterungen mehrerer Ausführungsbeispiele anhand von schematischen Zeichnungen ersichtlich.
Es zeigen:
1: ein Blockschaltbild eines Gradientenverstärkers,
2: zwei Blockschaltbilder der analogen Istwertaufbereitung und des ADC,
3: zwei Blockschaltbilder der analogen Istwertaufbereitung und des ADC mit Unterdrückung des Offsets und des 1/f Rauschens,
4: ein weiteres Blockschaltbild der analogen Istwertaufbereitung und des ADC mit Unterdrückung des Offsets und des 1/f Rauschens,
5: Schaubilder der Signale eines ADC,
6: Schaubild des digitalen Stromistwerts,
7: Schaubilder des Einflusses von Dithering,
8: Schaubilder der Spektrumsverschiebungen,
9: zwei Blockschaltbilder der analogen Istwertaufbereitung und des ADC mit Unterdrückung des Offsets und des 1/f Rauschens mit einem Spannungsfolger am Eingang des ADC,
10: ein Blockschaltbild eines ADC,
11: ein weiteres Blockschaltbild eines ADC und
12: Schaubilder der Signale eines ADC ohne Antialiasingfilter.
Detaillierte Beschreibung mehrerer Ausführungsbeispiele
3 zeigt zwei Blockschaltbilder der erfindungsgemäßen Schaltungsanordnung. Das Blockschaltbild A) zeigt die Ansteuerung des ADC 11 mit Differenzeingängen gemäß dem Blockschaltbild A) der 2. Erfindungsgemäß sind im Analogteil der Schaltungsanordnung zwei elektronische Schaltelemente 19 angeordnet, die wie der ADC 11 von der ADC-Steuereinheit 12 gesteuert werden. Zusätzlich gibt es auch die schaltbare Negiererschaltung 20 am Ausgang des ADC 11, die ebenfalls von der ADC-Steuereinheit 12 geschaltet wird. Die Negiererschaltung 20 kann Bestandteil der ADC-Steuereinheit 12 sein.
Die Schaltelemente 19 werden gleichzeitig geschaltet und legen entweder das gefilterte Signal mit Dithering in der Polarität wie in 2 an die Eingänge +IN und –IN des ADC 11 oder aber mit umgekehrter Polarität. Mit der schaltbaren Negiererschaltung 20 werden die Ausgangsdaten entweder mit der Polarität wie in 2 übernommen, oder aber mit „umgekehrter Polarität”, wenn das Wandelergebnis aus einer Wandlung des Eingangssignals mit durch die Schaltelemente 19 umgepolten Eingängen stammt.
Das Blockschaltbild B) der 3 zeigt eine Schaltungsanordnung für einen ADC 11 mit einem „single-ended” Eingang entsprechend dem Blockschaltbild B) der 2. Im Gegensatz zu 2 wird hier das Dithering zu dem gefilterten Stromistwert addiert. Im Unterschied zum Blockschaltbild A) der 3 ist hier nur ein einziges Schaltelement 19 erforderlich.
4 zeigt eine Alternative zur Ansteuerung eines ADC 11 mit einem „single-ended” Eingang gemäß Blockschaltbild B) der 3. Im Unterschied zum Blockschaltbild B) der 3 wird wie in 2 das Dithering dem Bezugspin des ADC 11 zugeführt.
Die Schaltungsanordnungen nach 3 und 4 haben gegenüber den Schaltungsanordnungen aus 2 folgende erweiterte Funktion: Je nach Schaltzustand der Schaltelemente 19 wird dem ADC 11 das ursprüngliche oder das in der Polarität umgepolte ursprüngliche Signal zugeführt. Entsprechend erzeugt der ADC aus seinem Eingangssignal Daten wie die Schaltungsanordnungen der 2, die dem ursprünglichen Signal entsprechen oder aber Daten mit umgekehrter Polarität sind. Die Daten umgekehrter Polarität kann die ADC-Steuereinheit 12 mittels der Negiererschaltung 20 wieder in Daten der ursprünglichen Polarität umwandeln.
5 zeigt in Abhängigkeit der Zeit t Schaubilder der Funktion der erfindungsgemäßen Schaltungsanordnungen aus 3 und 4. Das Schaubild A) zeigt das an dem oder den Schaltelement(en) 19 anliegende Signal +U bzw. –(–U). Das Signal +U bzw. –U sei so groß, dass man ein Dithering nicht erkennen kann. Schaubild B) zeigt das Umschaltsignal für das (die) Schaltelement(e) 19. Immer wenn dieses Signal den Pegel „high” hat, wird das Signal zum ADC-Eingang invertiert (Schaubild C)). Gegenüber der dargestellten Frequenz des ursprünglichen Signals und gegenüber der Frequenz, mit der die Schaltelemente 19 umgeschaltet werden, ist die Frequenz von „Convert” sehr hoch (Schaubild D)).
Schaubild E) zeigt den Datenausgang Data_out des ADC 11. Es liegt nun in numerischer Form ein Abbild des Signals vom ADC-Eingang vor. Passend zur Steuerung der Schaltelemente 19 (Schaubild B)) werden die ADC-Daten Data_out von der schaltbaren Negiererschaltung 20 (Schaubild F)) in ihrer Polarität gedreht oder unverändert übernommen, so dass als digitaler Stromistwert 13 – wie im Schaubild G) dargestellt – wieder ein Datensignal entsprechend des ursprünglichen Signals (Schaubild A)) vorliegt.
Der Vorteil einer erfindungsgemäßen Schaltungsanordnung wird aus 6 deutlich. 6 zeigt Schaubilder von Signalverläufen in Abhängigkeit der Zeit t. Die Signale +U und –U vor dem/den Schaltelement(en) 19 seien null und sind deshalb nicht dargestellt. Somit ist auch nach den Schaltelementen 19, also am Eingang des ADC 11, das Signal immer null (egal ob invertiert oder nicht invertiert) und ist daher nicht dargestellt.
Es sei angenommen, dass der ADC 11 einen Offset und eine niederfrequente Offsetdrift bzw. ein niederfrequentes 1/f-Rauschen hat. Die vom ADC 11 (mit hoher Frequenz, vgl. dazu 5, nicht dargestellt) gewandelten Daten Data_out spiegeln diesen Offset und dieses Rauschen wieder (Schaubild A)). Mit einer Frequenz, die wesentlich höher als die Frequenz des Rauschens, aber kleiner als die Wandelfrequenz des ADC 11 ist, werden nun die Daten von Data_out von der schaltbaren Negiererschaltung 20 periodisch negiert oder nicht negiert (Schaubild B).
Das Ergebnis ist in Schaubild C) der 6 dargestellt. Es entsteht eine Schwingung mit der Grundfrequenz der schaltbaren Negiererschaltung 20, deren Amplitudeneinhüllende gleich dem Verlauf des Betrages des Offsets und der Offsetdrift des ADCs ist. Somit sind der Gleichspannungsoffset und seine Drift bzw. sein niederfrequentes Rauschen umgewandelt in ein hochfrequentes Wechselsignal ohne Offset bzw. ohne wesentlichen niederfrequenten Signalanteil.
Die Magnetresonanzbildgebung ist umso unempfindlicher auf eine Störfrequenz im Gradientenstrom, je höher diese Frequenz liegt. Ferner hat die Regelung des Gradientenverstärkers einen Tiefpasscharakter, so dass eine hochfrequente Störung im Istwert ohnehin nur gedämpft im Gradientenstrom auffindbar wäre. Daraus kann gefolgert werden, dass somit für die Magnetresonanzbildgebung bildgebungswirksame störende niederfrequente Rauschanteile des ADC 11 vollständig in ein nicht bildgebungswirksames Signal umgewandelt werden.
In 6 wechseln sich nach der schaltbaren Negiererschaltung 20 innerhalb einer Schaltperiode der schaltbaren Negiererschaltung 20 positive und negative Datenanteile ab. So beginnt der Datenstrom mit +1 LSB/–1 LSB/+1 LSB/–1 LSB. Dann aber ist eine Periode nicht ausgeglichen: +1 LSB/–2 LSB. Die folgenden Perioden sind wieder ausgeglichen, +2 LSB/–2 LSB usw. Wenn sich das Rauschsignal des ADC 11 ändert, entstehen somit nicht ausgeglichene Perioden, also zeitlich begrenzte Abweichungen vom symmetrischen Zustand, also doch letztlich Überreste des Rauschens. Dabei ist die Signal-Zeitfläche bestimmt durch die Abweichung und die Periodendauer.
Um die Überreste des Rauschens klein zu halten, kann nur die Periodendauer verkürzt werden, denn die minimalste Signalhöhe ist durch 1 LSB gegeben und nicht veränderbar. Eine Verkürzung der Periodendauer eines Schaltzyklus der schaltbaren Negiererschaltung 20 kommt einer Erhöhung seiner Frequenz gleich. Daraus folgt, dass die Schaltungsanordnungen nach 3 und 4 umso besser funktionieren je höher die Schaltfrequenz f_neg der Schalterelemente 19 ist. Maximal kann die Schaltfrequenz f_neg die halbe ADC-Wandelfrequenz f_ADC betragen.
Allgemein gilt für die Schaltfrequenz f_neg der Schaltelemente 19 und der schaltbaren Negiererschaltung 20: f_ADC = (2m)·f_neg (1) mit m = 1, 2, 3...
In 5 ist dargestellt, wie ein Signal nach dem periodischen Polaritätswechsel durch die Schaltelemente 19, einer Wandlung vom ADC 11 und einem zu den Schaltelementen 19 passenden Polaritätswechsel in der schaltbaren Negiererschaltung 20 wieder in seine ursprünglichen Form gebracht wird, nur dass das Signal jetzt als numerischer Datenstrom vorliegt.
7 zeigt den Einfluss von Dithering einer Schaltungsanordnung nach 4 in Form von Schaubildern. Angenommen in 4 sei das ursprüngliche Signal vor dem Schaltelement 19 null, so wird es auch nach dem Schaltelement 19 weiterhin immer null sein. In 7 ist deshalb das Eingangssignal nicht dargestellt.
Am Bezugspin wird ein Dithering als Dreieckspannung U_dith mit der Amplitude mehrerer LSB eingespeist, das die Frequenz f_neg der Negiererschaltung 20 hat (Schaubild A), Anmerkung: In 7 Schaubild A) ist die Achse mit –U_dith gezeichnet, da die Einspeisung nach 4 am invertierenden Eingang erfolgt; man könnte jedoch auch die Funktion der Eingänge vertauschen).
Das Schaubild B) der 7 zeigt, dass das dreieckförmige Ditheringsignal nun vom ADC 11 in Daten Data_out gewandelt wird. Die Werte von Data_out beinhalten die vom ADC 11 quantisierte Dreiecksform. Entsprechend Schaubild C) wird die schaltbare Negiererschaltung 20 geschaltet. Nach der schaltbaren Negiererschaltung 20 treten Datenwerte entsprechend Schaubild D) auf. Im gezeigten Beispiel sind alle Werte positiv, d. h. es wurde ein positiver Offset erzeugt. Ferner ist in den Werten eine Schwingung mit doppelter Schaltfrequenz der schaltbaren Negiererschaltung 20 zu erkennen.
Die Schaubilder der 8 zeigen qualitativ die Verschiebungen des Spektrums aufgrund der erfindungsgemäßen Schaltungsanordnungen. Für die Schaltungsanordnungen nach 3 und 4 gilt: Ein niederfrequentes (ADC-)Rauschspektrum, das auch die Frequenz null einschließt (gleichbedeutend mit einem DC-Offset), wird um die Schaltfrequenz f_neg verschoben (Schaubild A)). Ein (ADC-)Rauschspektrum um die Schaltfrequenz f_neg herum wird sowohl um –f_neg wie +f_neg verschoben (Schaubild B)). Speziell für die Schaltungsanordnung nach 4 gilt: Ein Dithering mit einer Frequenz f_ditn nahe oder gleich der Schaltfrequenz f_neg wird sowohl um –f_neg wie +f_neg verschoben und kann daher für die Magnetresonanzbildgebung schädliche niederfrequente Störungen und Offset erzeugen (Schaubild C)).
Die schaltbare Negiererschaltung 20 nach 3 besteht aus einem Negierer 21 und einem Polaritätswählschalter 22. Am Eingang des ADC 11 liegen das nicht invertierte Eingangssignal und das durch den Inverter 18 invertierte Eingangssignal an. Der Inverter 18 bewirkt eine Multiplikation des nicht invertierten Eingangssignales mit „–1”. Aus einer Spannung von beispielsweise 1 V bezüglich eines Bezugspunktes wird eine Spannung von –1 V gegen den Bezugspunkt gebildet.
Insofern sollte idealerweise der Negierer 21 die Daten von Data_out ebenfalls mit „–1” multiplizieren. Da jedoch der binäre positive und negative Zahlenbereich um 1 Element unterschiedlich groß ist, kommt es bei einer Multiplikation der negativsten Zahl mit „–1” zu einem Bitüberlauf, der durch zusätzliche Logik verhindert werden muss.
Alternativ zur Multiplikation mit „–1” kann auch eine Invertierung der einzelnen Bits von Data_out durchgeführt werden. Das Ergebnis ist jedoch um „1” unterschiedlich zur Multiplikation mit „–1”. Von Vorteil ist jedoch, dass es dabei nicht zu einem Bitüberlauf kommen kann.
Multiplikation mit „–1”:

... → ...
2 → –2
1 → –1
0 → 0
–1 → 1
–2 → 2
... → ...

Bitweises Invertieren:

... → ...
2 → –3
1 → –2
0 → –1
–1 → 0
–2 → 1
–3 → 2
... → ...

Beim bitweisen Invertieren ist somit das Ergebnis gegenüber der Multiplikation mit „–1” immer um den Wert „1” zu negativ bzw. zu klein. Angenommen Data_out sei ständig null, so ist bei Multiplikation mit „–1” das Ergebnis ebenfalls ständig null. Wird Data_out dagegen Bit-weise invertiert, so ist das Ergebnis –1. Am Ausgang der schaltbaren Negiererschaltung 20 treten nun mit der Schaltfrequenz f_neg die Datenwerte 0/–1/0/–1/... auf. Das ist gleichbedeutend mit einem konstanten Offset von –0,5 LSB und einer Schwingungsamplitude von 1 LSB-Spitze-Spitze mit der Schaltfrequenz f_neg.
In der Praxis spielt beides keine Rolle. Da der ADC 11 sehr hochauflösend ist, ist ein konstanter Offset von –0,5 LSB unerheblich. Ferner würde dieser beim „Tune-up” einer Magnetresonanzanlage ohnehin bei der Einstellung der Shimströme (= Gleichstrom, den ein Gradient ständig erzeugen muss) kompensiert. Der Spitze-Spitze-Wert der hochfrequenten Schwingung mit der Schaltfrequenz f_neg ist immer um den Wert „1” größer als bei der Multiplikation. Angenommen es wird ein ADC-Offset von 10 LSB kompensiert, so ist die Amplitude 21 LSB gegenüber 20 LSB bei der Multiplikation. Das spielt durch die hohe Frequenz der Schaltfrequenz f_neg keine Rolle. Insofern können beide Methoden verwendet werden. Die Beispiele (z. B. 6) sind für eine Multiplikation mit „–1” gezeichnet.
Eine besonders einfache Methode mit bitweisem Invertieren ergibt sich bei Verwendung von „Exklusiv-Oder” Schaltungen mit je 2 Eingängen. Die n Bit von Data_out werden jeweils einem Eingang der n Exklusiv-Oder Schaltungen zugeführt, am anderen Eingang jeder Exklusiv-Oder Schaltung liegt das Umschaltsignal für die Negiererschaltung 20. Ist das Umschaltsignal „low”, so sind die n Bit an den n Ausgängen der Exklusiv-Oder Schaltungen nicht invertiert, ist das Umschaltsignal dagegen „high”, so sind die n Bit jeweils invertiert, womit der Negierer 21 und der Polaritätswahlschalter 22 gleichzeitig realisiert werden.
Heutige ADC können sehr verlustarm analog angesteuert werden. So haben SAR-ADC (SAR = successive approximation register) eine Eingangskapazität von wenigen zehn Picofarad. Gradientenpulse, die in beispielsweise 100 μs von null auf ihren Maximalwert steigen und einen entsprechenden Stromistwert 9 bewirken, erzeugen keine hohen Ladeströme in den Eingängen eines nach 2 beschalteten ADC 11. Kleine Stromspitzen, die auftreten, wenn der ADC 11 nach einer Wandlung wieder auf „sample” umschaltet, würde man mit kleinen Kondensatoren (in 2 nicht eingezeichnet) an den ADC-Eingängen +IN und –IN abfangen. Werden dagegen die Eingänge mittels der Schaltelemente 19 ständig mit sehr hoher Frequenz umgepolt, können durchaus hohe Eingangsströme auftreten.
In den Schaltungen nach 3 und 4 wären die zusätzlichen kleinen Kondensatoren vorteilhafterweise vor den Schaltelementen 19 angeordnet, damit diese nicht auch noch ständig umgeladen werden müssen.
9 zeigt die beiden Blockschaltbilder nach 3, wobei den Schaltelementen 19 Spannungsfolger 23 nachgeschaltet sind. Da die Spannungsfolger 23 zwischen den Schaltelementen 19 und der schaltbaren Negiererschaltung 20 angeordnet sind, werden auch ihr Offset und ihr niederfrequentes Rauschen durch die Funktionsweise der Schaltungsanordnung eliminiert. Die Erweiterung mit einem Spannungsfolger 23 zwischen den Schaltelementen 19 und dem ADC 11 ist auch für die Schaltungsanordnung nach 4 möglich, aber hier nicht dargestellt.
10 zeigt einen für Gradientenverstärker geeigneten, erfindungsgemäßen ADC 24, der Offset, Offsetdrift und niederfrequentes Rauschen unterdrückt. Der ADC 24 ist in einen analogen Eingangsteil „Input-part”, einen „herkömmlichen” ADC („ADC-part”), vergleichbar dem ADC 11 der 3, und eine Steuerlogik „Logic-part” aufgeteilt.
Der ADC 24 hat die Analogeingänge +U und –U, vergleichbar den entsprechenden Punkten im Blockschaltbild A) der 3. Die Umschaltsignale SC1 und SC2 der Schaltelemente 19 werden vom Logic-part erzeugt. Optional sind noch das Pin SEref (single-ended-reference) und der Schalter 25 vorhanden, der ebenfalls vom Logik-part über das Umschaltsignal SC4 gesteuert wird. In der in 10 gezeigten Stellung des Schalters 25 arbeitet der ADC 24 mit den Differenzeingängen +U und –U, die wechselweise an die +IN und –IN – Eingänge des ADC-Part gelegt werden. Wird der Schalter 25 umgelegt, so arbeitet der ADC „single ended” entsprechend 4. SEref ist jetzt der Bezugspunkt für den Eingang –IN. Hier kann entsprechend 4 ein Ditheringsignal eingespeist werden, dessen Bezugspunkt GND-ref ist. GND-ref kann eine Bezugsspannung sein, oder einfach „GND” bzw. „Masse”, falls der ADC 24 mit massebezogenen bipolaren Signalen arbeiten kann. Gegenüber GND-ref sind die Eingänge +U und –U symmetrisch. Optional sind die von 9 bekannten Spannungsfolger 23 vorhanden.
Der ADC-Part erzeugt wie der ADC 11 die Daten Data_out und signalisiert dem Logic Part das Ende des Wandelvorganges über ADC ready. Eingänge des Logic Part sind die ADC-Daten Data_out, ADC ready, sowie von der weiterhin vorhandenen nicht dargestellten ADC-Steuerung die Signale Convert, SE, Invert und Automatic. Ausgänge des Logic part an die ADC-Steuerung sind ready, Data_out_orig, Data_out_switched und Data_out_averaged. Data_out_orig entspricht den Daten Data_out des ADC-Part. Data_out_switched sind die Daten am Ausgang der schaltbaren Negiererschaltung 20.
Für die Anwendung bei Gradientenverstärkern nicht nötig, aber dennoch wünschenswert, sind die Daten Data_out_averaged. Für Data_out_averaged ist der zusätzliche Speicher 26 und der Addierer 27 vorhanden. Die letzten gewandelten Daten Data_out_switched werden im Speicher 26 festgehalten und werden mittels des Addierers 27 zu den aktuellen Daten von Data_out_switched addiert. Würde man jetzt die Daten am Ausgang des Addierers 27 durch zwei teilen, so ergäbe sich der Mittelwert aus zwei aufeinanderfolgenden Wandlungen.
Interessant ist insbesondere der Fall, wenn die Schaltfrequenz f_neg maximal ist, also halb so groß wie die Wandelfrequenz f_ADC. Dann ist jede zweite Wandlung über die Schaltelemente 19 und die schaltbare Negiererschaltung 20 invertiert worden und ein eliminierter Offset liegt als Welligkeit mit f_neg = 1/2·f_ADC in den Daten von Data_out_switched vor. Da nun über je 2 Wandlungen gemittelt wird, wird diese hochfrequente Welligkeit „heraus gemittelt”.
Den Mittelwert zweier Zahlen erreicht man durch Addition dieser Zahlen und Teilen des Ergebnisses durch zwei. Es sollte jedoch besser auf das Teilen verzichtet werden und dafür die Bitbreite n von Data_out_averaged um 1 Bit höher als die von Data_out_switched sein, da dadurch eine zusätzliche Information bereitgestellt wird.
Sollten Data_out_orig, Data_out_switched und Data_out_averaged als parallele Daten vorliegen, so wäre, um die Anzahl der ADC-Pins geringer zu halten, ein zusätzlicher Eingang (in 10 nicht dargestellt) vorteilhaft, mit dem bestimmt werden kann, welcher der drei möglichen Datensätze an den Ausgängen des ADC 24 ausgegeben werden soll.
Mittels Convert wird wie bisher eine Analog-Digital-Wandlung gestartet. SE schaltet um auf single-ended-Betrieb. Wird Invert gesetzt, so schaltet der Logic-Part für die folgenden Analog-Digital-Wandlungen die Schaltelemente 19 um und anschließend zum richtigen Zeitpunkt die schaltbare Negiererschaltung 20, solange bis „Invert” nicht mehr gesetzt ist. Der Logic-Part berücksichtigt dabei von selbst, ob der ADC-Part „Pipeline-Stufen” hat.
Angenommen der ADC 24 hat eine Pipeline = 2 und Invert wird gerade gesetzt, so wird vom nächsten Convert eine nächste Aanalog-Digital-Wandlung mit umgeschalteten Schaltelementen 19 ausgelöst, aber die daraufhin nächsten am Ausgang erscheinenden Daten sind nicht von dieser aktuell ausgelösten Wandlung, sondern von der vorherigen, dürfen somit noch nicht von der schaltbaren Negiererschaltung 20 negiert werden.
Wird „Automatic” gesetzt, so ignoriert der ADC 24 den Eingang Invert und schaltet bei jeder zweiten Wandlung (f_neg = 0,5·f_ADC) von selbst die Schaltelemente 19 auf Invertieren und passend zum richtigen Zeitpunkt die schaltbare Negiererschaltung 20.
Intern erzeugt der Logic Part ein Speichersignal clk für den Speicher 26, damit dieser rechtzeitig die Daten von Data_out_switched speichert, bevor an Data_out_switched neue Daten anstehen.
Sind alle Daten (Data_out_orig, Data_out_switched und Data_out_averageD) stabil, so erzeugt der Logic-Part das Signal ready für die ADC-Steuerung. „ready” kommt somit geringfügig nach „ADC ready”, da „ready” noch die Laufzeiten der Logik des Logic-Part berücksichtigen muss.
In 11 ist ein Blockschaltbild eine Variante zu der Anordnung in 10 zu sehen, wobei der analoge Inverter 18 in den ADC 24 integriert ist. Der ADC 24 hat hier nur noch den analogen Signaleingang +U. Bezugspunkt für diesen Signaleingang ist SEref. Je nach Ausführung des ADC 24 kann das Pin SEref ein Eingang oder ein Ausgang sein. Bei einem ADC 24 mit einer bipolaren Versorgungsspannung, der auch bipolare Signale an +U verarbeiten kann, bietet sich SEref als „Eingang” an und wird an der externen Schaltung einfach mit Masse – GND – verbunden. Der Inverter 18 invertiert in diesem Fall das Signal an +U bezüglich Masse.
Bei einem ADC 24, der keine bipolare Eingangsspannung verarbeiten kann, muss der ADC 24 intern den Bezugspunkt Ref-GND bereitstellen und am Pin SEref ausgeben. SEref ist in diesem Fall ein Ausgang. +U ist damit eine Spannung bezüglich SEref und der Inverter 18 invertiert das Signal an +U bezüglich SEref bzw. Ref-GND.
Die Frequenz von Signalen an einem Analog-Digital-Wandler kann nur bis zur halben Wandelfrequenz korrekt wiedergegeben werden. Übersteigt eine Signalfrequenz 0,5·f_ADC, so wird ihre Frequenz verringert in den ADC-Ausgangsdaten wiedergegeben. Erreicht die Signalfrequenz die Wandelfrequenz f_ADC, so wird sie mit der Frequenz „null”, also als Offset oder konstante Größe, wiedergegeben. Üblicherweise ist das Antialiasingfilter 16 in den Blockschaltbildern der 3 und 4 ein Tiefpass, der bereits bei 0,5·f_ADC eine hohe Dämpfung aufweist.
In 12 sind Signalverläufe eines ADC ohne ein Antialiasingfilter dargestellt, wobei ein Sinus-Signal gewandelt wird, das nahezu die Frequenz der Wandelfrequenz f_ADC hat. Die Schaubilder A) und B) zeigen das Verhalten für eine Schaltungsanordnung nach 2, ein Dithering ist nicht sichtbar.
Die Wandelfrequenz f_ADC ist an der Abfolge der „Convert”-Pulse erkennbar. Immer an der positiven Flanke von Convert wird eine Analog-Digital-Wandlung ausgelöst, der dabei vorliegende momentane Spannungswert wird im Zustand „hold” intern im ADC gehalten und ist als gepunktete Linie eingetragen.
Das Schaubild B) zeigt die gewandelten Datenwerte, passend zum gehaltenen Spannungswert (gedanklich sei hier die Wandelzeit des ADC null, d. h. die Daten sind sofort vorhanden). Die Datenwerte haben mit dem Sinus-Signal des Schaubilds A) nichts mehr zu tun. Würde man jedoch das Schaubild B) weiter nach rechts fortsetzen, so würden die Datenwerte einen Sinus beschreiben, dessen Frequenz gegenüber dem Originalsinus stark herabgesetzt ist.
Die Schaubilder C) bis E) der 12 zeigen, wie die Schaltungsanordnung nach 3 oder 4 das Signal wandeln würde. An den senkrecht eingezeichneten Invertierungspunkten erfolgt rechtzeitig vor „Convert” das Umschalten der Schaltelemente 19, womit die Spannung am ADC-Eingang umgeschaltet wird (Schaubild C). An der steigenden Flanke von Convert übernimmt der ADC die momentan anliegende Spannung, hält diese und wandelt diese zu Data_out (Schaubild D)).
Die schaltbare Negiererschaltung 20 erzeugt die Daten Data_out_switched (Schaubild E)). In diesem Schaubild sind zusätzlich die nicht negierten Daten von Data_out gepunktet eingezeichnet. Das Ergebnis von Data_out_switched unterscheidet sich nicht vom Ergebnis des Schaubildes B).
Aus diesem Ergebnis, bei dem bewusst eine Verletzung der Antialiasbedingung angenommen wurde, und aus der Darstellung nach 5 lässt sich folgern, dass die Wahl des Antialiasingfilter weiterhin allein von der Wandelfrequenz des ADC abhängt und die kleinere Schaltfrequenz f_neg dabei nicht berücksichtigt werden muss.
Die Schaltelemente 19 und die schaltbare Negiererschaltung 20 können zusammen mit dem ADC als integrierte Schaltung aufgebaut werden. Diese kann zusätzlich einen Automatikmodus haben, bei dem die integrierte Schaltung selbstständig das Invertieren und Nicht-Invertieren steuert.
Bezugszeichenliste

1: Gradientenverstärker
2: Sollwert des Gradientenstroms
3: Gradientenspule
4: Strommesseinheit/Stromwandler
5: Regel- und Steuereinheit
6: Endstufe
7: Stromistwertaufbereitung
8: Messwiderstand
9: analoger Stromistwert/Eingangssignal
10: analoge Istwertaufbereitung
11: Analog-Digital-Wandler/ADC
12: ADC-Steuerungseinheit
13: digitaler Stromistwert
14: Regel- und Ansteuereinheit
15: Ansteuersignal
16: Antialiasingfilter
17: Ditheringeinheit
18: Inverter
19: elektronisches Schaltelement
20: schaltbare Negiererschaltung
21: Negierer
22: Polaritätswahlschalter
23: Spannungsfolger
24: ADC mit Unterdrückung von Offset und niederfrequentem Rauschen
25: Schalter single ended
26: Speicher
27: Addierer
Data_out: Datenausgang des ADC 11
Data_out_orig: Datenausgang des ADC 24
Data_out_switched: Datenausgang des ADC 24
Data_out_averaged: Datenausgang des ADC 24
+IN: Eingang des ADC 11
–IN: Eingang des ADC 11
f_ADC: Wandelfrequenz des ADC 11
f_neg: Schaltfrequenz der Schaltelemente 19 und der schaltbaren Negiererschaltung 20
n: Bitbreite
ready: Ausgang „ready” des ADC 11
t: Zeit
SC1–SC4: Umschaltsignal
+U, –U: Signal an dem Schaltelement 19/Signaleingang
U_dith: Dithering-Spannung

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

EP 1134898 A2 [0012]

Claims

Schaltungsanordnung zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung, mit – einem Analog-Digital-Wandler (11), der ausgebildet ist, ein analoges Eingangssignal (9) in Ausgangsdaten (Data_out) zu wandeln, gekennzeichnet durch: – einen Inverter (18), der ausgebildet ist, das Eingangssignal (9) zu invertieren, – mindestens ein dem Analog-Digital-Wandler (11) vorgeschaltetes und dem Inverter (18) nachgeschaltetes Schaltelement (19), das ausgebildet ist, periodisch zwischen dem Eingangssignal (9, +U, –U)) und dem invertierten Eingangssignal mit einer vorgebbaren Schaltfrequenz (f_neg) umzuschalten, und – eine dem Analog-Digital-Wandler (11) nachgeschaltete schaltbare Negiererschaltung (20), die ausgebildet ist, die Ausgangsdaten (Data_out) des Analog-Digital-Wandlers (11) periodisch mit der Schaltfrequenz (f_neg) zu negieren, wobei bei Anliegen des invertierten Eingangssignals am Analog-Digital-Wandler (11) die Ausgangsdaten (Data_out) negiert werden.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltfrequenz (f_neg) maximal halb so groß wie eine Wandelfrequenz (f_ADC) des Analog-Digital-Wandlers (11) ist.
Schaltungsanordnung nach Anspruch 1 oder 2, gekennzeichnet durch: – eine Analog-Digital-Steuerungseinheit (12), die ausgebildet ist, das Schaltelement (19) und die schaltbare Negiererschaltung (20) zu steuern.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch: – zwei Schaltelemente (19), wobei das eine einem positiven Eingang (+IN) und das andere einem negativen Eingang (–IN) des Analog-Digital-Wandlers (11) vorgeschaltet ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch: – ein Schaltelement (19), das einem positiven Eingang (+IN) des Analog-Digital-Wandlers (11) vorgeschaltet ist, und – eine Bezugserde, die mit einem negativen Eingang (–IN) des Analog-Digital-Wandlers verbunden ist.
Schaltungsanordnung nach Anspruch 4 oder 5, gekennzeichnet durch: – eine dem Inverter (18) vorgeschaltete Ditheringeinheit (17), die ausgebildet ist, das Eingangssignal (9) und das invertierte Eingangssignal mit Dithering zu versehen.
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch: – ein Schaltelement (19), das einem positiven Eingang (+IN) des Analog-Digital-Wandlers (11) vorgeschaltet ist, und – eine Ditheringeinheit (17), die mit einem negativen Eingang (–IN) des Analog-Digital-Wandlers (11) verbunden ist.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die schaltbare Negiererschaltung (20) – einen Negierer (21) und – einen dem Negierer (21) nachgeschalteten Polaritätswahlschalter (22) umfasst.
Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass der Negierer (21) ausgebildet ist, eine Multiplikation der Ausgangsdaten (Data_out) mit „–1” auszuführen.
Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass der Negierer (21) ausgebildet ist, die Bits der Ausgangsdaten (Data-out) zu invertieren.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch: – ein am Eingang der Schaltungsanordnung angeordnetes Antialiasingfilter (16), das ausgebildet ist, das Eingangssignal (9) zu filtern.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch: – einen Spannungsfolger (23), der dem Schaltelement (19) nachgeschaltet ist.
Analog-Digital-Wandler (24) mit einer Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung, der ausgebildet ist, ein analoges Eingangssignal (9, +U) in Ausgangsdaten (Data_out) zu wandeln, gekennzeichnet durch: – einen Inverter (18), der ausgebildet ist, das Eingangssignal (+U) zu invertieren, – zwei der Analog-Digital-Konvertierung vorgeschaltete und dem Inverter (18) nachgeschaltete Schaltelemente (19), die ausgebildet sind, periodisch zwischen dem Eingangssignal (9) und dem invertierten Eingangssignal mit einer vorgebbaren Schaltfrequenz (f_neg) umzuschalten, und – ein der Analog-Digital-Konvertierung nachgeschaltete schaltbare Negiererschaltung (20), die ausgebildet ist, die Ausgangsdaten (Data_out) der Analog-Digital-Konvertierung periodisch mit der Schaltfrequenz (f_neg) zu negieren, wobei bei Anliegen des invertierten Eingangssignals die Ausgangsdaten (Data_out) negiert werden.
Analog-Digital-Wandler (24) mit einer Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung, der ausgebildet ist, ein analoges positives Eingangssignal (+U) und ein negatives Eingangssignal (–U) in Ausgangsdaten (Data_out) zu wandeln, gekennzeichnet durch: – zwei der Analog-Digital-Konvertierung vorgeschaltete Schaltelemente (19), die ausgebildet sind, periodisch zwischen dem positiven und dem negativen Eingangssignal (+U, –U) mit einer vorgebbaren Schaltfrequenz (f_neg) umzuschalten, und – ein der Analog-Digital-Konvertierung nachgeschaltete schaltbare Negiererschaltung (20), die ausgebildet ist, die Ausgangsdaten (Data_out) der Analog-Digital-Konvertierung periodisch mit der Schaltfrequenz (f_neg) zu negieren.
Analog-Digital-Wandler (24) nach Anspruch 13 oder 14, gekennzeichnet durch: – einen Spannungsfolger (23), der dem Schaltelement (19) nachgeschaltet ist.
Gradientenverstärker (1) mit einer Schaltungsanordnung nach einem der Ansprüchen 1 bis 12 oder mit einem Analog-Digital-Wandler (24) nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass das Eingangssignal (9) ein mit einem Messwiderstand (8) erfasster Stromistwert einer Gradientenspule
Verfahren zur Unterdrückung von Offset, Offsetdrift und 1/f-Rauschen bei einer Analog-Digital-Konvertierung eines analogen Eingangssignals (9, +U, –U) zu Ausgangsdaten (Data_out), gekennzeichnet durch: – eine Invertierung des Eingangssignals (9, +U, –U), – mindestens ein vor der Analog-Digital-Konvertierung und nach der Invertierung periodisches Umschalten zwischen dem Eingangssignal (9, +U, +U) und dem invertierten Eingangssignal mit einer vorgebbaren Schaltfrequenz (f_neg), und – ein nach der Analog-Digital-Konvertierung mit der Schaltfrequenz (f_neg) periodisches Negieren der Ausgangsdaten (Data_out), wobei bei einem invertierten Eingangssignal die Ausgangsdaten (Data_out) negiert werden.