KR101702842B1

KR101702842B1 - 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트, 아날로그/디지털 컨버터, 그래디언트 증폭기, 및 방법

Info

Publication number: KR101702842B1
Application number: KR1020150034002A
Authority: KR
Inventors: 헬무트 렌츠
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 2014-03-12
Filing date: 2015-03-11
Publication date: 2017-02-06
Also published as: CN104917525A; KR20150106845A; US20150263750A1; CN104917525B; DE102014204518A1; US9401725B2

Abstract

아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트, 아날로그/디지털 컨버터, 그래디언트 증폭기, 및 방법
본 발명은, 아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트를 특정한다. 어레인지먼트는, 아날로그 입력 신호(9)를 출력 데이터(Data_out)로 변환시키도록 설계된 아날로그/디지털 컨버터(11), 입력 신호(9)를 인버팅하도록 설계된 인버터(18), 아날로그/디지털 컨버터(11)의 업스트림 및 인버터(18)의 다운스트림에 연결되고, 미리 정의 가능한 스위칭 주파수(f_neg)에서, 입력 신호(9)와 인버팅된 입력 신호 사이에서 주기적으로 전환되도록 설계된 적어도 하나의 스위칭 엘리먼트(19), 및 아날로그/디지털 컨버터(11)의 다운스트림에 연결되고, 스위칭 주파수(f_neg)에서, 아날로그/디지털 컨버터(11)로부터의 출력 데이터(Data_out)를 주기적으로 부정시키도록 설계된 스위칭 가능한 부정소자 회로(20) ―인버팅된 입력 신호가 아날로그/디지털 컨버터(11)에 인가될 때, 출력 데이터(Data_out)가 부정됨― 를 포함한다. 또한, 본 발명은, 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터를 특정한다. 또한, 본 발명은, 본 발명에 따른 회로 어레인지먼트 또는 본 발명에 따른 아날로그/디지털 컨버터를 갖는 그래디언트 증폭기를 특정한다. 마찬가지로, 연관된 방법이 특정된다.
본 발명은, 오프셋, 오프셋 드리프트, 및 1/f 잡음(저주파 잡음)이 아날로그/디지털 변환 동안 억제된다는 장점을 제공한다.

Description

아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트, 아날로그/디지털 컨버터, 그래디언트 증폭기, 및 방법{CIRCUIT ARRANGEMENT, ANALOG/DIGITAL CONVERTER, GRADIENT AMPLIFIER AND METHOD FOR SUPPRESSING OFFSET, OFFSET DRIFT AND 1/f NOISE DURING ANALOG/DIGITAL CONVERSION}

본 발명은, 아날로그 입력 신호(analog input signal)를 출력 데이터(output data)로 변환시키는 아날로그/디지털 컨버터(analog/digital converter)를 이용한 아날로그/디지털 변환 동안, 오프셋(offset), 오프셋 드리프트(offset drift), 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트(circuit arrangement)에 관한 것이다. 또한, 본 발명은 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터를 특정한다. 또한, 이러한 회로 어레인지먼트 또는 이러한 아날로그/디지털 컨버터를 갖는 그래디언트 증폭기(gradient amplifier)가 특정된다. 연관된 아날로그/디지털 변환 방법이 마찬가지로 특정된다.

자기 공명 이미징(magnetic resonance imaging)에서 그래디언트 증폭기들을 디지털로 레귤레이팅(regulating) 및 제어하기 위해, 아날로그/디지털 변환 동안의 오프셋, 오프셋 드리프트, 및 1/f 잡음의 억제가 특히 필요하다.

1 테슬라(Tesla)를 초과하는 기본 필드(basic field) 및 30 mT/m을 초과하는 그래디언트 강도를 갖는 그래디언트 증폭기는 경험적으로, 0.1 ㎐ 내지 10 ㎐의 주파수 범위에서 0.25 ppm 미만의 전류 안정성을 요구하는데, 이는 1:4 000 000의 비율에 대응한다. 그러므로, 자기 공명 단층촬영을 위한 그래디언트 증폭기들의 전류는 요즘 아날로그 방식으로 레귤레이팅되고, 상기 전류의 신호 경로에서 대응하는 저-잡음 컴포넌트(component)들을 갖는다.

그래디언트 증폭기의 전류가 디지털 방식으로 레귤레이팅되도록 의도된다면, 아날로그/디지털 컨버터(ADC)가 사용되어야 한다. 도 1은 자기 공명 단층촬영을 위한 그래디언트 증폭기(1)의 블록도(block diagram)를 도시한다. 그래디언트 증폭기(1)는, 자기 공명 설비의 제어기에 의해 생성된 디지털 희망 값(2)에 따라, 그래디언트 증폭기(1)에 연결된 그래디언트 코일(gradient coil)(3)의 전류를 레귤레이팅한다.

상기 전류는 전류 측정 유닛(current measuring unit)(4), 예컨대 매우 정확한 DC 전류 트랜스포머(DC current transformer)에 의해 레코딩(recording)되고, 상기 전류 측정 유닛(4)은 자신의 이차 전류를 측정 저항기(션트(shunt))(8)에 피딩(feeding)하며, 상기 측정 저항기(션트)(8)는 전류 실제 값 프리프로세싱(preprocessing) 수단(7)의 일부이다. 측정 저항기(8)에서의 측정 전압(9)은 이제, 측정된 그래디언트 전류의 척도(measure)이다. 특정 상황들 하에서 증폭될 필요가 있는, 측정 저항기(8)에서의 측정 전압(9), 다시 말해 아날로그 전류 실제 값은, 아날로그 실제 값 프리프로세싱 수단(10)에 의해 프로세싱(processing)되고, 그리고 아날로그/디지털 컨버터(ADC)(11)에 의하여, 디지털 전류 실제 값(13)으로 변환되며, 상기 디지털 전류 실제 값(13)이 이제 ADC 제어 유닛(12)에 존재한다. ADC 제어 유닛(12)은, ADC(11)가 변환을 수행하도록 의도되는 시간들을 제어하고, 그리고 변환된 값들을 ADC(11)로부터 적절하게 수신한다.

그래디언트 전류를 레귤레이팅하기 위하여, 레귤레이팅 및 구동 유닛(14)에서, 디지털 전류 실제 값(13)은 희망 값(2)과 비교된다. 레귤레이팅 및 구동 유닛(14)은 그래디언트 증폭기(1)의 출력 스테이지(output stage)(6)에 대한 구동 신호(15)를 생성하고, 상기 출력 스테이지(6)에 그래디언트 코일(3)이 연결된다. 전류 실제 값 프리프로세싱 수단(7)과 레귤레이팅 및 구동 유닛(14)은 레귤레이팅 및 제어 유닛(5)의 일부이다.

도 2는 아날로그 실제 값 프리프로세싱 수단(10) 및 ADC(11)에서 아날로그 전류 실제 값(9)의 추가적인 프로세싱의 블록도를 도시한다. 아날로그 전류 실제 값(9)은 일반적으로 안티-앨리어싱 필터(anti-aliasing filter)(16)를 통해, 예컨대 로우-패스 필터(low-pass filter)를 통해 전달된다.

ADC(11)의 업스트림(upstream)에서는, 저주파들에 대한 ADC(11)의 양자화 제한들을 없애기 위하여, 이러한 방식으로 필터링(filtering)된 전류 실제 값에 약간의 신호 리플(signal ripple)(디더링(dithering), 디더(dither) 신호)이 디더링 유닛(17)에 의해 부가된다. 디더링 유닛(17)의 전압은 예컨대 삼각형 전압일 수 있고, 상기 삼각형 전압의 피크-대-피크(peak-to-peak) 값은 적어도 ADC(11)의 입력에서의 "최하위 비트(LSB:Least Significant Bit)"에 대응하고 그리고 상기 삼각형 전압의 주파수는 ADC(11)의 샘플링 주파수(sampling frequency)(변환 주파수)와 상이하다.

부가하여, 도 2의 블록도 A)에서, 디더링 유닛(17)에 의한 디더링을 통해 제공된 신호는 인버터(inverter)(18)를 통해 전달되고, 그런 다음 차동 입력들을 갖는 ADC(11)에 공급된다. 예컨대 인버터(18)의 다운스트림(downstream)의 신호에 디더링을 부가함으로써, ADC(11)의 단 한 개의 입력에만 디더링을 공급하는 것이 마찬가지로 가능하다. 그 결과, ADC(11)는 더 이상 정확하게 대칭적인 방식으로 구동되지 않으며; 그러나, 디더링이 하나의 LSB 또는 몇몇의 LSB들의 레벨(level)만을 갖기 때문에, 이는 허용될 수 있다.

도 2의 블록도 B)는, ADC(11)가 소위 "단일-엔디드(single-ended)" 신호를 이용하여 어떻게 또한 구동될 수 있는지를 예시하며, 상기의 경우 블록도 A)에 따른 인버터(18)는 요구되지 않는다. 이 경우, 디더링 유닛(17)으로부터의 디더링은 단순히 기준 입력에 피딩되고(fed), 따라서 필터링된 신호에 부가될 필요가 없다.

ADC(11)에 의한 변환은, 제어 신호 "Convert"을 이용하여 ADC 제어 유닛(12)에 의해 트리거링(triggering)된다. 제어 신호 "Convert"가 인가되기 이전, ADC(11)는 자신의 입력들에 인가되는 신호("sample")를 수신하고, 그리고 제어 신호 "Convert"을 이용하여 내부적으로 이 신호를 유지시킨다("hold"). 변환 프로세스(process)의 종료시, 비트 폭 "n"을 갖는 새로운 데이터가 ADC(11)의 출력 "Data_out"에 존재하고, ADC(11)는 출력 "ready"를 이용하여, 출력 "Data_out"으로부터의 n개 비트들의 데이터의 수용을 ADC 제어 유닛(12)에 시그널링(signaling)한다. 변환 프로세스의 종료시, ADC(11)는 "sample" 상태로 다시 변하고, 자신의 내부 메모리(memory)(보통, 커패시터(capacitor))를 입력(+IN) 및 입력(-IN)에 다시 연결시킨다.

도 2에 따른 회로 어레인지먼트들은 알려져 있고, 종래 기술에 속한다. 예컨대, 공개된 특허 출원 EP 1 134 898 A2가 디더링을 갖는 ADC 회로 어레인지먼트를 설명한다.

도 2에 따른 회로 어레인지먼트들의 단점은, 자기 공명 하이-필드 시스템(magnetic resonance high-field system)들에 대해 요구되는 안정성(>=1 테슬라)이, 이용가능한 ADC(11)를 이용하여 저주파들에서 달성될 수 없다는 점이다. 0.1 ㎐ 내지 10 ㎐의 주파수 범위에서 0.25 ppm 미만의 안정성이 달성되어야 하며, 이는 적어도 22개 비트들의 정확도 및 안정한 분해도(resolution)에 대응한다. 이 경우, 다른 컴포넌트들, 예컨대 전류 트랜스포머(4)가 이상적이며 전체 잡음에 기여하지 않는다고 가정된다.

본 발명의 목적은, 위의 단점들을 극복하고 그리고 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키는 회로 어레인지먼트, 아날로그/디지털 컨버터, 그래디언트 증폭기, 및 방법을 특정하는 것이다.

본 발명에 따라, 진술된 목적은 독립 특허 청구항들의 회로 어레인지먼트, 아날로그/디지털 컨버터들, 그래디언트 증폭기, 및 방법을 이용하여 달성된다. 유리한 발전들은 종속 청구항들에서 특정된다.

본 발명에 따른 개념은, ADC의 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위하여, 입력 신호 및 인버팅된(inverted) 입력 신호가 인가되는 ADC의 입력들의 업스트림의 스위칭 엘리먼트(switching element)들을 연결시키는 것을 수반한다. 스위칭 엘리먼트들은 주기적으로 전환(change over)되고, 그 결과 ADC는 인버팅되지 않은 신호 및 인버팅된 신호를 주기적으로 변환시킨다. ADC로부터의 출력 데이터는 스위칭 가능한(switchable) 부정소자(negator) 회로를 통해 전달된다. 입력에서 스위칭 엘리먼트들에 의해 인버전(inversion) 또는 넌-인버전(non-inversion)을 매칭(matching)하는 방식으로, ADC로부터의 출력 데이터가 부정되거나 또는 부정되지 않고, 그 결과 스위칭 엘리먼트들의 업스트림의 본래 신호가 스위칭 가능한 부정소자 회로로부터의 출력 데이터에서 이용가능하다.

아날로그 기술에서, 인버터는 극성을 반전시킨다(인버팅(inverting) 증폭기). 디지털 기술에서, 인버터는 "로우(low)"를 "하이(high)"로 그리고 그 반대로도 만든다. 부정소자 회로에 있는 부정소자의 경우, 인버전이 비트 단위로(bit by bit) 수행되든지 또는 -1과의 곱셈이 수행되든지 간에, 상기 부정소자는 오픈(open) 상태로 유지된다.

본 발명은, 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트를 청구하고, 상기 회로 어레인지먼트는 아날로그 입력 신호를 출력 데이터로 변환시키도록 설계된 아날로그/디지털 컨버터를 갖는다. 또한, 어레인지먼트는, 입력 신호를 인버팅하도록 설계된 인버터, 아날로그/디지털 컨버터의 업스트림 및 인버터의 다운스트림에 연결되고, 미리 정의 가능한 스위칭 주파수에서, 입력 신호와 인버팅된 입력 신호 사이에서 주기적으로 전환되도록 설계된 적어도 하나의 스위칭 엘리먼트, 및 아날로그/디지털 컨버터의 다운스트림에 연결되고, 스위칭 주파수에서, 아날로그/디지털 컨버터로부터의 출력 데이터를 주기적으로 부정시키도록 설계된 스위칭 가능한 부정소자 회로 ―인버팅된 입력 신호가 아날로그/디지털 컨버터에 인가될 때, 출력 데이터는 부정됨― 를 포함한다.

본 발명은, 오프셋, 오프셋 드리프트, 및 1/f 잡음(저-주파 잡음)이 아날로그/디지털 변환 동안 억제된다는 장점을 제공한다.

일 발전에서, 스위칭 주파수는 기껏해야, 아날로그/디지털 컨버터의 변환 주파수의 절반만큼 높다.

다른 실시예에서, 회로 어레인지먼트는 아날로그/디지털 제어 유닛을 포함하고, 상기 아날로그/디지털 제어 유닛은 스위칭 엘리먼트 및 스위칭 가능한 부정소자 회로를 제어하도록 설계된다.

다른 실시예에서, 회로 어레인지먼트는 두 개의 스위칭 엘리먼트들을 포함하고, 여기서 하나의 스위칭 엘리먼트가 아날로그/디지털 컨버터의 포지티브(positive) 입력의 업스트림에 연결되고, 다른 하나의 스위칭 엘리먼트가 아날로그/디지털 컨버터의 네거티브(negative) 입력의 업스트림에 연결된다.

다른 개선에서, 회로 어레인지먼트는, 아날로그/디지털 컨버터의 포지티브 입력의 업스트림에 연결되는 스위칭 엘리먼트, 및 아날로그/디지털 컨버터의 네거티브 입력에 연결되는 기준 접지(접지)를 포함한다.

또한, 회로 어레인지먼트는 디더링 유닛을 포함하고, 상기 디더링 유닛은 인버터의 업스트림에 연결되고, 입력 신호 및 인버팅된 입력 신호에 디더링(디더 신호)을 적용시키도록 설계된다.

다른 실시예에서, 회로 어레인지먼트는, 아날로그/디지털 컨버터의 포지티브 입력의 업스트림에 연결되는 스위칭 엘리먼트, 및 아날로그/디지털 컨버터의 네거티브 입력에 연결되는 디더링 유닛을 포함한다.

다른 실시예에서, 스위칭 가능한 부정소자 회로는 부정소자, 및 상기 부정소자의 다운스트림에 연결되는 극성 선택 스위치(switch)를 포함한다.

다른 개선에서, 부정소자는 출력 데이터를 "-1"과 곱하도록 설계될 수 있다.

다른 개선에서, 부정소자는 출력 데이터의 비트들을 인버팅하도록 설계될 수 있다.

또한, 회로 어레인지먼트는 안티-앨리어싱 필터를 포함할 수 있고, 상기 안티-앨리어싱 필터는 회로 어레인지먼트의 입력에 배열되고, 입력 신호를 필터링하도록 설계된다.

다른 실시예에서, 회로 어레인지먼트는, 스위칭 엘리먼트의 다운스트림에 연결되는 전압 팔로워(voltage follower)를 포함한다.

또한, 본 발명은 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터를 청구하고, 여기서 아날로그/디지털 컨버터는 아날로그 입력 신호를 출력 데이터로 변환시키도록 설계된다. 아날로그/디지털 컨버터는, 입력 신호를 인버팅하도록 설계된 인버터, 아날로그/디지털 변환부의 업스트림 및 인버터의 다운스트림에 연결되고, 미리 정의 가능한 스위칭 주파수에서, 입력 신호와 인버팅된 입력 신호 사이에서 주기적으로 전환되도록 설계된 두 개의 스위칭 엘리먼트들, 및 아날로그/디지털 변환부의 다운스트림에 연결되고, 스위칭 주파수에서, 아날로그/디지털 변환부로부터의 출력 데이터를 주기적으로 부정시키도록 설계된 스위칭 가능한 부정소자 회로 ―인버팅된 입력 신호가 인가될 때, 출력 데이터는 부정됨― 를 포함한다.

본 발명은, 본 발명에 따른 기능들 전부가 단일 컴포넌트로 구현될 수 있다는 장점을 제공한다.

또한, 본 발명은 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터를 청구하고, 상기 아날로그/디지털 컨버터는 아날로그 포지티브 입력 신호 및 네거티브 입력 신호를 출력 데이터로 변환시키도록 설계되고, 상기 아날로그/디지털 컨버터는, 아날로그/디지털 변환부의 업스트림에 연결되고, 미리 정의 가능한 스위칭 주파수에서, 포지티브 입력 신호와 네거티브 입력 신호 사이에서 주기적으로 전환되도록 설계된 두 개의 스위칭 엘리먼트들, 및 아날로그/디지털 변환부의 다운스트림에 연결되고, 스위칭 주파수에서, 아날로그/디지털 변환부로부터의 출력 데이터를 주기적으로 부정시키도록 설계된 스위칭 가능한 부정소자 회로를 갖는다.

일 발전에서, 아날로그/디지털 컨버터는, 스위칭 엘리먼트의 다운스트림에 연결되는 전압 팔로워를 포함한다.

또한, 본 발명은 본 발명에 따른 회로 어레인지먼트 또는 본 발명에 따른 아날로그/디지털 컨버터를 갖는 그래디언트 증폭기를 청구하고, 여기서 입력 신호는, 측정 저항기를 이용하여 레코딩된, 그래디언트 코일의 전류 실제 값이다.

또한, 본 발명은, 아날로그 입력 신호의 출력 데이터로의 아날로그/디지털 변환 동안 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 방법을 청구하고, 상기 방법은, 입력 신호의 인버전 단계, 아날로그/디지털 변환 이전 그리고 인버전 이후, 미리 정의 가능한 스위칭 주파수에서, 입력 신호와 인버팅된 입력 신호 사이에서의 주기적 전환 단계, 및 아날로그/디지털 변환 이후, 스위칭 주파수에서, 출력 데이터의 주기적 부정 단계 ―인버팅된 입력 신호의 경우, 출력 데이터는 부정됨― 를 갖는다.

본 발명의 추가적인 특별한 특징들 및 장점들은, 개략적인 도면들을 이용하여, 복수의 예시적 실시예들의 하기의 설명들로부터 명백해진다:
도 1은 그래디언트 증폭기의 블록도를 도시한다.
도 2는 아날로그 실제 값 프리프로세싱 수단 및 ADC의 두 개의 블록도들을 도시한다.
도 3은 아날로그 실제 값 프리프로세싱 수단, 그리고 오프셋 및 1/f 잡음이 억제되는 ADC의 두 개의 블록도들을 예시한다.
도 4는 아날로그 실제 값 프리프로세싱 수단, 그리고 오프셋 및 1/f 잡음이 억제되는 ADC의 다른 블록도를 예시한다.
도 5는 ADC로부터의 신호들의 그래프(graph)들을 도시한다.
도 6은 디지털 전류 실제 값의 그래프를 도시한다.
도 7은 디더링의 영향의 그래프들을 도시한다.
도 8은 스펙트럼 시프트(spectrum shift)들의 그래프들을 도시한다.
도 9는 아날로그 실제 값 프리프로세싱 수단, 및 ADC의 입력에 전압 팔로워를 갖는, 오프셋 및 1/f 잡음이 억제되는 ADC의 두 개의 블록도들을 도시한다.
도 10은 ADC의 블록도를 도시한다.
도 11은 ADC의 다른 블록도를 도시한다.
도 12는 안티-앨리어싱 필터가 없는 ADC로부터의 신호들의 그래프들을 도시한다.

도 3은 본 발명에 따른 회로 어레인지먼트의 두 개의 블록도들을 도시한다. 블록도 A)는 도 2의 블록도 A)에 따른 차동 입력들을 갖는 ADC(11)의 제어를 도시한다. 본 발명에 따라, ADC(11)와 마찬가지로 ADC 제어 유닛(12)에 의해 제어되는 두 개의 전자 스위칭 엘리먼트들(19)은 회로 어레인지먼트의 아날로그 섹션(analog section)에 배열된다. 부가하여, ADC(11)의 출력에 스위칭 가능한 부정소자 회로(20)가 또한 존재하고, 상기 부정소자 회로는 마찬가지로 ADC 제어 유닛(12)에 의해 스위칭된다. 부정소자 회로(20)는 ADC 제어 유닛(12)의 일부일 수 있다.

스위칭 엘리먼트들(19)은 동시에 스위칭되고, 그리고 도 2에서와 같은 극성의 디더링을 갖는 필터링된 신호 또는 그렇지 않으면 역극성을 갖는 필터링된 신호를 ADC(11)의 입력(+IN) 및 입력(-IN)에 인가한다. 입력 신호의 변환으로부터 변환 결과가 나올 때 ―이때, 입력들의 극성은 스위칭 엘리먼트들(19)에 의해 반전되었음―, 스위칭 가능한 부정소자 회로(20)는 도 2에서와 같은 극성 또는 그렇지 않으면 "역극성"을 갖는 출력 데이터를 수용하는데 사용된다.

도 3의 블록도 B)는 도 2의 블록도 B)에 대응하는 "단일-엔디드" 입력을 갖는 ADC(11)에 대한 회로 어레인지먼트를 도시한다. 도 2와 대조적으로, 여기서는 디더링이 필터링된 전류 실제 값에 부가된다. 도 3의 블록도 A)와 대조적으로, 여기서는 단일 스위칭 엘리먼트(19)만이 요구된다.

도 4는 도 3의 블록도 B)에 따라 "단일-엔디드" 입력을 갖는 ADC(11)를 제어하기 위한 대안을 도시한다. 도 3의 블록도 B)와 대조적으로, ADC(11)의 기준 핀(reference pin)에는 도 2에서와 같이 디더링이 공급된다.

도 3 및 도 4에 따른 회로 어레인지먼트들은 도 2로부터의 회로 어레인지먼트들과 비교하여 하기의 확장된 기능을 갖는다: 스위칭 엘리먼트들(19)의 스위칭 상태에 따라, 본래 신호, 또는 반전된 극성을 갖는 본래 신호가 ADC(11)에 공급된다. 도 2의 회로 어레인지먼트들처럼, ADC는 따라서 자신의 입력 신호를 사용하여, 본래 신호에 대응하는 데이터를 생성하거나, 또는 그렇지 않으면 역극성을 갖는 데이터를 생성한다. ADC 제어 유닛(12)은, 부정소자 회로(20)를 이용하여, 역극성을 갖는 데이터를 본래 극성을 갖는 데이터로 다시 변환시킬 수 있다.

도 5는 시간(t)에 기초하여, 도 3 및 도 4로부터의 본 발명에 따른 회로 어레인지먼트들의 함수의 그래프들을 도시한다. 그래프 A)는 스위칭 엘리먼트(들)(19)에 인가되는 신호(+U 또는 -(-U))를 도시한다. 신호(+U 또는 -U)는 매우 커서, 디더링을 판별하는 것이 가능하지 않다. 그래프 B)는 스위칭 엘리먼트(들)(19)에 대한 전환 신호를 도시한다. 이 신호가 레벨 "하이"를 가질 때마다, ADC 입력으로의 신호가 인버팅된다(그래프 C)). 본래 신호의 예시된 주파수와 비교하면, 그리고 스위칭 엘리먼트들(19)이 전환되는 주파수와 비교하면, "Convert"의 주파수는 매우 높다(그래프 D)).

그래프 E)는 ADC(11)의 데이터 출력(Data_out)을 도시한다. ADC 입력으로부터의 신호의 이미지(image)가 이제 숫자 형태로 존재한다. 스위칭 엘리먼트들(19)의 제어를 매칭하는 방식으로(그래프 B)), ADC 데이터(Data_out)는 그들의 극성이 반전되거나, 또는 스위칭 가능한 부정소자 회로(20)에 의해 변경 없이 수용되며(그래프 F)), 그 결과 본래 신호(그래프 A))에 대응하는 데이터 신호가 그래프 G)에 예시된 바와 같이 디지털 전류 실제 값(13)으로서 다시 존재한다.

본 발명에 따른 회로 어레인지먼트의 장점은 도 6으로부터 명백해진다. 도 6은 시간(t)에 기초하여 신호 프로파일(profile)들의 그래프들을 도시한다. 스위칭 엘리먼트(들)(19)의 업스트림에서의 신호(+U) 및 신호(-U)는 0이고, 그러므로 예시되지 않는다. 그러므로, 스위칭 엘리먼트들(19)의 다운스트림에서의 신호, 다시 말해 ADC(11)의 입력에 있는 신호도 항상 0이며(상기 신호가 인버팅되든지 또는 인버팅되지 않든지 간에 상관없이), 그러므로 예시되지 않는다.

ADC(11)가 오프셋, 저주파 오프셋 드리프트, 및 저주파 1/f 잡음을 갖는다고 가정된다. ADC(11)에 의해 변환된 데이터(Data_out)(고주파수에서, 비교:도 5에서는 이 점에 있어서 예시되지 않음)가 이 오프셋 및 이 잡음을 반영한다(그래프 A)). 이제, Data_out으로부터의 데이터는, 잡음의 주파수보다 실질적으로 더 높지만 ADC(11)의 변환 주파수(f_ADC)보다는 더 낮은 주파수에서, 스위칭 가능한 부정소자 회로(20)에 의해, 주기적으로 부정되거나 또는 부정되지 않는다(그래프 B)).

그 결과가 도 6의 그래프 C)에 예시된다. 스위칭 가능한 부정소자 회로(20)의 기본 주파수에서 오실레이션(oscillation)이 생성되고, 상기 기본 주파수의 진폭 엔벨로프(amplitude envelope)는 ADC의 오프셋 및 오프셋 드리프트의 크기 프로파일과 동일하다. 그러므로, DC 전압 오프셋 및 그것의 드리프트, 그리고 저주파 잡음이, 오프셋 없이 그리고 상당한 저주파 신호 컴포넌트 없이, 고주파 교류 신호로 변환된다.

자기 공명 이미징이 그래디언트 전류의 간섭 주파수에 더욱 둔감할수록, 이 주파수는 더 높다. 또한, 그래디언트 증폭기의 레귤레이션(regulation)이 로우-패스 특성을 갖고, 그 결과 실제 값에서의 고주파 간섭이 그래디언트 전류에서 어쨌든 감쇠된 형태로만 발견될 수 있다. 이로부터, 자기 공명 이미징에 대해 이미징 효과를 갖는, ADC(11)의 간섭하는 저주파 잡음 컴포넌트들이 그러므로 이미징 효과를 갖지 않는 신호로 완전히 변환된다는 결론이 내려질 수 있다.

도 6에서, 포지티브 데이터 컴포넌트 및 네거티브 데이터 컴포넌트는 스위칭 가능한 부정소자 회로(20)의 다운스트림에서 스위칭 가능한 부정소자 회로(20)의 스위칭 기간 내에서 번갈아 나온다. 그러므로, 데이터 스트림(stream)은, +1 LSB / -1 LSB / +1 LSB / -1 LSB로 시작한다. 그러나, 기간은 그러면 보상되지 않는다: +1 LSB / -2 LSB. 그 다음의 기간들이 +2 LSB / -2 LSB 등등으로 다시 보상된다. 그러므로, ADC(11)로부터의 잡음 신호가 변할 때, 보상되지 않는 기간들, 다시 말해 대칭 상태로부터 일시적으로 제한된 편차들, 다시 말해 궁극적으로 잡음의 나머지(remain)들이 생성된다. 이 경우, 신호/시간 영역(area)은, 편차 및 기간 지속기간에 의해 결정된다.

잡음의 나머지들을 낮게 유지하기 위하여, 기간 지속기간만이 단축될 수 있는데, 그 이유는 최소 신호 레벨이 1 LSB에 의해 제공되고, 변경될 수 없기 때문이다. 스위칭 가능한 부정소자 회로(20)의 스위칭 주기의 기간 지속기간을 단축시키는 것은, 그것의 주파수의 증가에 대응한다. 이로부터, 도 3 및 도 4에 따른 회로 어레인지먼트들이 더욱 잘 동작할수록, 스위칭 엘리먼트들(19)의 스위칭 주파수(f_neg)가 더 높음이 이어진다. 기껏해야, 스위칭 주파수(f_neg)는 ADC 변환 주파수(f_ADC)의 절반일 수 있다.

하기는 일반적으로, 스위칭 엘리먼트들(19) 및 스위칭 가능한 부정소자 회로(20)의 스위칭 주파수(f_neg)에 적용된다:

f_ADC = (2m) * f_neg (1)

여기서, m=1, 2, 3...이다.

도 5는 스위칭 엘리먼트들(19)에 의한 주기적인 극성 변경, ADC(11)에 의한 변환, 및 스위칭 가능한 부정소자 회로(20)에서, 스위칭 엘리먼트들(19)에 매칭하는 극성 변경 이후, 신호가 어떻게 자신의 본래 형태로 다시 변경되는지를 예시하지만, 상기 신호는 이제 숫자 데이터 스트림으로서 존재한다.

도 7은 도 4에 따른 회로 어레인지먼트의 디더링의 영향력을 그래프들의 형태로 도시한다. 도 4에서 스위칭 엘리먼트(19)의 업스트림의 본래 신호가 0임을 가정하면, 상기 신호는 스위칭 엘리먼트(19)의 다운스트림에서도 항상 여전히 0일 것이다. 그러므로, 입력 신호는 도 7에 예시되지 않는다.

복수의 LSB들의 진폭을 갖는 삼각형 전압(U_dith) 형태의 디더링이 기준 핀에 피딩되고, 상기 디더링은 부정소자 회로(20)의 주파수(f_neg)를 갖는다(그래프 A), 주목: 도 7의 그래프 A)에서, 축은 -U_dith으로 마킹(marking)되는데, 그 이유는 도 4에 따라, 디더링이 인버팅된 입력에 피딩되기 때문이고; 그러나, 입력들의 함수가 또한 교환될 수 있다).

도 7의 그래프 B)는, 삼각형 디더링 신호가 이제 ADC(11)에 의해 데이터(Data_out)로 변환됨을 도시한다. Data_out의 값들은 ADC(11)에 의해 양자화된 삼각형 형태를 포함한다. 스위칭 가능한 부정소자 회로(20)가 그래프 C)에 따라 스위칭된다. 그래프 D)에 대응하는 데이터 값들은 스위칭 가능한 부정소자 회로(20)의 다운스트림에서 발생한다. 도시된 예에서, 값들 전부가 포지티브인데, 다시 말해 포지티브 오프셋이 생성되었다. 스위칭 가능한 부정소자 회로(20)의 스위칭 주파수의 두 배의 주파수에서의 오실레이션이 값들에서 또한 판별될 수 있다.

도 8의 그래프들은 본 발명에 따른 회로 어레인지먼트들로 인한 스펙트럼의 시프트들을 질적으로 도시한다. 하기가 도 3 및 도 4에 따른 회로 어레인지먼트들에 적용된다: 0의 주파수를 또한 포함하는 저주파(ADC) 잡음 스펙트럼(DC 오프셋과 같은 것을 의미함)이 스위칭 주파수(f_neg)만큼 시프팅된다(shifted)(그래프 A)). 스위칭 주파수(f_neg) 주위의 (ADC) 잡음 스펙트럼은 -f_neg 및 +f_neg 둘 다만큼 시프팅된다(그래프 B)). 하기는 특히 도 4에 따른 회로 어레인지먼트에 적용된다: 스위칭 주파수(f_neg)와 동일하거나 또는 근접한 주파수(f_dith)에서의 디더링이 -f_neg 및 +f_neg 둘 다만큼 시프팅되고, 그러므로 자기 공명 이미징에 해로운 저주파 간섭 및 오프셋을 생성할 수 있다(그래프 C)).

도 3에 따른 스위칭 가능한 부정소자 회로(20)는 부정소자(21) 및 극성 선택 스위치(22)로 구성된다. 인버팅되지 않은 입력 신호, 및 인버터(18)에 의해 인버팅된 입력 신호가 ADC(11)의 입력에 인가된다. 인버터(18)는 인버팅되지 않은 입력 신호를 "-1"로 곱한다. 예컨대, 기준점에 대한 -1 V의 전압을 형성하기 위해, 기준점에 대한 1 V의 전압이 사용된다.

이 점에 있어서, 부정소자(21)는 이상적으로는, Data_out으로부터의 데이터를 "-1"로 마찬가지로 곱해야 한다. 그러나, 이진의 양수 및 음수 범위들이 1 엘리먼트만큼 상이하기 때문에, "-1"과 대부분의 음수의 곱셈은 비트 오버플로우(bit overflow)를 야기하고, 상기 비트 오버플로우는 부가적인 로직(logic)에 의하여 방지되어야 한다.

"-1"과 곱하는 것에 대한 대안으로서, Data_out의 개별 비트들이 또한 인버팅될 수 있다. 그러나, 결과는 "-1"과의 곱셈과 "1"만큼 상이하다. 그러나, 이 경우 비트 오버플로우가 나올 수 없다는 것이 유리하다.

"-1"과의 곱셈:

... → ...

2 → -2

1 → -1

0 → 0

-1 → 1

-2 → 2

... → ...

비트 단위 인버전:

... → ...

2 → -3

1 → -2

0 → -1

-1 → 0

-2 → 1

-3 → 2

... → ...

그러므로, 비트 단위 인버전 동안, 결과는 항상, "-1"과의 곱셈과 비교하여, 역시 네거티브이거나 또는 값 "1"만큼 역시 작다. Data_out이 항상 0이라고 가정하면, "-1"과 곱해질 때 결과는 마찬가지로 항상 0이다. 그에 반해서, Data_out이 비트 단위로 인버팅된다면, 결과는 -1이다. 이제, 스위칭 가능한 부정소자 회로(20)의 출력에서는, 스위칭 주파수(f_neg)에서, 데이터 값들 0 / -1 / 0 / -1 / ... 이 발생한다. 이는, 스위칭 주파수(f_neg)에서, -0.5 LSB의 일정한 오프셋 및 1 LSB 피크-대-피크의 오실레이션 진폭과 같은 의미이다.

실제, 둘 다는 어떠한 역할도 하지 않는다. ADC(11)가 매우 높은 분해도를 갖기 때문에, -0.5 LSB의 일정한 오프셋은 사소하다. 또한, 이것은, 심 전류(shim current)들(=그래디언트를 연속적으로 생성해야 하는 직류)을 셋팅(setting)할 때 자기 공명 설비의 "튠-업(tune-up)" 동안 어쨌든 보상될 것이다. 스위칭 주파수(f_neg)에서의 고주파 오실레이션의 피크-대-피크 값은 곱셈 동안보다 항상 값 "1"만큼 더 크다. 10 LSB의 ADC 오프셋이 보상된다고 가정하면, 곱셈 동안의 20 LSB와 비교하여, 진폭은 21 LSB이다. 이는, 스위칭 주파수(f_neg)의 고주파의 결과로서, 어떠한 역할도 하지 않는다. 이 점에 있어서, 방법들 둘 다가 사용될 수 있다. 예들(예컨대, 도 6)은, 곱셈을 위해 "-1"을 사용하여 마킹된다.

두 개의 입력들을 각각 갖는 "배타적 OR" 회로들을 사용할 때, 비트 단위 인버전을 이용한 특히 단순한 방법이 나온다. Data_out의 n개 비트들이 n개 배타적 OR 회로들의 입력에 각각 공급되고, 부정소자 회로(20)에 대한 전환 신호가 각각의 배타적 OR 회로의 다른 하나의 입력에 존재한다. 전환 신호가 "로우"라면, 배타적 OR 회로들의 n개 출력들에 있는 n개 비트들은 인버팅되지 않고; 그에 반해서, 전환 신호가 "하이"라면, n개 비트들은 각각 인버팅되며, 그래서 부정소자(21) 및 극성 선택 스위치(22)가 동시에 구현된다.

최신 ADC들은, 매우 낮은 손실들로, 아날로그 방식으로 제어될 수 있다. SAR-ADC(SAR = successive approximation register)들은 수십 피코패러드(picofarad)의 입력 커패시턴스(input capacitance)를 갖는다. 예컨대 0으로부터 자신들의 최대 값까지 100 ㎲ 단위로 증가하고 대응하는 전류 실제 값(9)을 유발하는 그래디언트 펄스(gradient pulse)들은, 도 2에 따라 연결된 ADC(11)의 입력들에서 어떠한 높은 충전 전류들도 생성하지 않는다. 변환 이후 ADC(11)가 다시 "샘플(sample)"로 전환될 때 발생하는 작은 전류 피크들은, ADC 입력들(+IN 및 -IN)에서 작은 커패시터들(도 2에 도시되지 않음)을 이용하여 가로막힐 것이다. 그에 반해서, 스위칭 엘리먼트들(19)을 이용하여 매우 높은 주파수에서 입력들의 극성이 연속적으로 반전된다면, 상당히 높은 입력 전류들이 발생할 수 있다.

도 3 및 도 4에 따른 회로들에서, 부가적인 작은 커패시터들이 유리하게, 스위칭 엘리먼트들(19)의 업스트림에 배열될 것이고, 그래서 상기 커패시터들의 전하도 연속적으로 반전될 필요가 없다.

도 9는 도 3에 따른 두 개의 블록도들을 도시하고, 상기의 경우 전압 팔로워들(23)이 스위칭 엘리먼트들(19)의 다운스트림에 연결된다. 전압 팔로워들(23)이 스위칭 엘리먼트들(19)과 스위칭 가능한 부정소자 회로(20) 사이에 배열되기 때문에, 그들의 오프셋 및 그들의 저주파 잡음이 또한 회로 어레인지먼트의 동작 방법에 의해 제거된다. 또한, 스위칭 엘리먼트들(19)과 ADC(11) 사이에 전압 팔로워(23)를 갖는 확장이 도 4에 따른 회로 어레인지먼트에 대해 가능하지만, 여기서 예시되지는 않는다.

도 10은 본 발명에 따른 ADC(24)를 도시하고, 상기 ADC(24)는 그래디언트 증폭기들에 대해 적절하고, 오프셋, 오프셋 드리프트, 및 저주파 잡음을 억제시킨다. ADC(24)는 아날로그 입력 섹션 "입력-파트(Input-part)", 도 3의 ADC(11)와 비슷한 "통상적인" ADC("ADC-파트"), 및 제어 로직 "로직-파트"로 분할된다.

ADC(24)는 도 3의 블록도 A)의 대응하는 지점들과 비슷한 아날로그 입력들(+U 및 -U)을 갖는다. 스위칭 엘리먼트들(19)로부터의 전환 신호들(SC1 및 SC2)이 로직 파트에 의해 생성된다. 핀(SEref; single-ended reference)(단일-엔디드 기준), 및 마찬가지로 로직 파트에 의해 전환 신호(SC4)를 통해 제어되는 스위치(25)가 또한 선택적으로 존재한다. 도 10에 도시된 스위치(25)의 위치(position)에서, ADC(24)는, ADC 파트의 +IN 입력 및 -IN 입력에 번갈아 인가되는 차동 입력들(+U 및 -U)로 동작한다. 스위치(25)가 이동된다면, "단일-엔디드" ADC는 도 4에 따라 동작한다. 이제, SEref가 입력(-IN)에 대한 기준점이다. 이 경우, 도 4에 따라, 디더링 신호가 피딩될 수 있고, 그 기준점은 GND-ref이다. GND-ref는 기준 전압일 수 있거나, 또는 ADC(24)가 기준으로서 접지를 취하여 바이폴라(bipolar) 신호들로 동작할 수 있다면 단순히 "GND" 또는 "접지"일 수 있다. 입력들(+U 및 -U)은 GND-ref에 대하여 대칭적이다. 도 9로부터 알려진 전압 팔로워들(23)이 선택적으로 존재한다.

ADC(11)처럼, ADC 파트는 데이터(Data_out)를 생성하고, ADC ready를 이용하여 변환 프로세스의 종료를 로직 파트에 시그널링한다. 로직 파트의 입력들은 ADC 데이터(Data_out), ADC ready, 및 여전히 존재하지만 예시되지는 않은 ADC 제어기로부터의 신호들(Convert, SE, Invert, 및 Automatic)이다. ADC 제어기로의 로직 파트의 출력들은 ready, Data_out_orig, Data_out_switched, 및 Data_out_averaged이다. Data_out_orig는 ADC 파트로부터의 데이터(Data_out)에 대응한다. Data_out_switched는 스위칭 가능한 부정소자 회로(20)의 출력에 있는 데이터이다.

그래디언트 증폭기들에서의 사용을 위해, 데이터는 반드시는 아니지만, 바람직하게는 Data_out_averaged이다. 부가적인 메모리(26) 및 가산기(27)가 Data_out_averaged를 위해 존재한다. 최종 변환된 데이터(Data_out_switched)는 메모리(26)에 유지되고, 가산기(27)를 이용하여, Data_out_switched로부터의 전류 데이터(current data)에 더해진다. 이제 가산기(27)의 출력에 있는 데이터가 2로 나뉜다면, 두 번의 연속적인 변환들로부터 평균 값이 나올 것이다.

스위칭 주파수(f_neg)가 최대치에 있는 경우, 다시 말해 변환 주파수(f_ADC)의 절반만큼 높은 경우가 특히 흥미롭다. 그런 다음, 스위칭 엘리먼트들(19) 및 스위칭 가능한 부정소자 회로(20)를 이용하여 매 2번째의 변환이 인버팅되었고, 제거된 오프셋이 f_neg=1/2*f_ADC에서 리플로서 Data_out_switched로부터의 데이터에 존재한다. 이제 모든 각각의 두 번의 변환들에 걸쳐 평균이 수행되기 때문에, 이러한 고주파 리플이 "평균"된다.

두 개의 숫자들의 평균 값은, 이러한 숫자들을 더하고 그 결과를 2로 나눔으로써 달성된다. 그러나, 나눗셈을 생략시키는 것이 더 낫고, 이 목적을 위해 Data_out_averaged의 비트 폭(n)은 Data_out_switched의 비트 폭보다 1비트 더 높아야 하는데, 그 이유는 이것이 부가적인 정보 항목을 제공하기 때문이다.

Data_out_orig, Data_out_switched, 및 Data_out_averaged이 병렬 데이터로서 존재한다면, ADC 핀들의 개수를 더 낮게 유지시키기 위하여, 부가적인 입력(도 10에는 예시되지 않음)이 유리할 것이고, 상기 부가적인 입력은 세 개의 가능한 데이터 레코드(record)들 중 어느 데이터 레코드가 ADC(24)의 출력들에서 출력되도록 의도되는지를 결정하는데 사용될 수 있다.

앞서와 같이, Convert는 아날로그/디지털 변환을 시작시키는데 사용된다. SE는 단일-엔디드 동작으로 전환된다. Invert가 셋팅된다면(set), 로직 파트는 이후의 아날로그/디지털 변환들을 위해 스위칭 엘리먼트들(19)을 전환하고, 그런 다음 "Invert"가 더 이상 셋팅되지 않는 한 정확한 시간에 스위칭 가능한 부정소자 회로(20)를 전환한다. 이 경우, 로직 파트 자체는 ADC 파트가 "파이프라인 스테이지(pipeline stage)들"을 갖는지의 여부를 고려한다.

ADC(24)가 파이프라인 = 2개를 갖고, Invert가 현재 셋팅되어 있다고 가정하면, 다음 차례의 Convert는 전환된 스위칭 엘리먼트들(19)을 이용하여 다음 차례의 아날로그/디지털 변환을 개시하지만, 그런 다음, 출력에서 다음 차례로 나타나는 데이터는, 이러한 현재 개시된 변환으로부터가 아니라, 이전 변환으로부터 나오고, 그러므로 스위칭 가능한 부정소자 회로(20)에 의해 아직 부정되지 않았음이 틀림없다.

"Automatic"이 셋팅된다면, ADC(24)는 Invert 입력을 무시하고, 자체가 매 2번째 변환(f_neg = 0.5 * f_ADC) 동안 인버팅하도록 스위칭 엘리먼트들(19)을 스위칭하고, 그리고 정확한 시간에 스위칭 가능한 부정소자 회로(20)를 적절하게 스위칭한다.

내부적으로, 로직 파트는, 새로운 데이터가 Data_out_switched에 존재하기 이전에, 메모리(26)가 Data_out_switched로부터의 데이터를 좋은 시간에 저장하도록, 메모리(26)에 대한 메모리 신호(clk)를 생성한다.

모든 데이터(Data_out_orig, Data_out_switched, 및 Data_out_averaged)가 안정적이라면, 로직 파트는 ADC 제어기에 대해 신호 "ready"를 생성한다. 그러므로, "ready"는 "ADC ready" 약간 이후에 오는데, 그 이유는 "ready"가 또한 로직 파트에서 로직의 전파 시간들을 고려해야 하기 때문이다.

도 10의 어레인지먼트의 변형의 블록도가 도 11에서 보일 수 있고, 상기의 경우 아날로그 인버터(18)가 ADC(24)에 통합된다. 이 경우, ADC(24)는 아날로그 신호 입력(+U)만을 갖는다. SEref가 이 신호 입력에 대한 기준점이다. ADC(24)의 설계에 따라, 핀(SEref)은 입력 또는 출력일 수 있다. 바이폴라 공급 전압을 갖고 +U에서 바이폴라 신호들을 또한 프로세싱할 수 있는 ADC(24)의 경우, SEref는 자신을 "입력"으로서 부여하고, 그리고 외부 회로 상의 접지 ―GND― 에 단순히 연결된다. 이 경우, 인버터(18)는 접지에 대해 +U에 있는 신호를 인버팅한다.

바이폴라 입력 전압을 프로세싱할 수 없는 ADC(24)의 경우, ADC(24)는 기준점(Ref-GND)을 내부적으로 제공해야 하고, 상기 기준점(Ref-GND)을 핀(SEref)에서 출력해야 한다. 이 경우, SEref는 출력이다. 그러므로, +U는 SEref에 대한 전압이고, 인버터(18)는 SEref 및 Ref-GND에 대해 +U에 있는 신호를 인버팅한다.

아날로그/디지털 컨버터에 있는 신호들의 주파수는 변환 주파수(f_ADC)의 최대 절반까지만 정확하게 표현될 수 있다. 신호 주파수가 0.5 * f_ADC를 초과한다면, 그것의 주파수는 ADC 출력 데이터에서 감소된 스케일(scale)로 표현된다. 신호 주파수가 변환 주파수(f_ADC)에 도달하면, 상기 신호 주파수는 주파수 "0"으로 표현되는데, 다시 말해 오프셋 또는 일정한 변수로서 표현된다. 도 3 및 도 4의 블록도들에 있는 안티-앨리어싱 필터(16)는 보통, 0.5 * f_ADC에서 이미 높은 감쇠를 갖는 로우-패스 필터이다.

도 12는 안티-앨리어싱 필터가 없는 ADC의 신호 프로파일들을 예시하고, 상기의 경우 사실상 변환 주파수(f_ADC)의 주파수를 갖는 사인 신호(sinusoidal signal)가 변환된다. 그래프 A) 및 그래프 B)는 도 2에 따른 회로 어레인지먼트에 대한 동작을 도시하고; 디더링은 보이지 않는다. 변환 주파수(f_ADC)는 "Convert" 펄스들의 시퀀스(sequence)에서 보일 수 있다. 아날로그/디지털 변환은 항상 Convert의 포지티브 에지(positive edge)에서 개시되고, 이 경우에 존재하는 순간 전압 값은 ADC에서 "유지" 상태로 내부적으로 유지되고, 점선으로 그려진다.

그래프 B)는 유지되는 전압 값을 매칭시키는 변환된 데이터 값들을 도시한다(ADC의 변환 시간은 여기서 이론적으로 0인데, 다시 말해 데이터가 즉시 존재한다). 데이터 값들은 더 이상 그래프 A)의 사인 신호와 어떠한 관련도 없다. 그러나, 그래프 B)가 우측으로 추가로 이어지게 된다면, 데이터 값들은 사인(sine) ―상기 사인의 주파수는, 본래 사인과 비교하여, 크게 감소됨― 을 설명할 것이다.

도 12의 그래프 C) 내지 그래프 E)는 도 3 또는 도 4에 따른 회로 어레인지먼트가 신호를 어떻게 변환할 것인지를 도시한다. 수직 방식으로 도시된 인버전 지점들에서, "Convert" 이전에, 스위칭 엘리먼트들(19)이 좋은 시간에 전환되고, 그래서 ADC 입력에서의 전압이 전환된다(그래프 C)). Convert의 상승 에지에서, ADC는 순간적으로 존재하는 전압을 수용하고, 상기 전압을 유지시키고, 그리고 상기 전압을 Data_out으로 변환시킨다(그래프 D)).

스위칭 가능한 부정소자 회로(20)는 데이터(Data_out_switched)를 생성한다(그래프 E)). 부가하여, 이 그래프에서 점선들을 이용하여, 부정되지 않은 Data_out으로부터의 데이터가 도시된다. Data_out_switched로부터의 결과는 그래프 B)의 결과와 상이하지 않다.

이 결과로부터, 이 결과를 위해 안티-앨리어싱 조건의 위반이 고의로 가정되었다는 결론이 내려질 수 있고, 그리고 도 5에 따른 예시로부터, 안티-앨리어싱 필터의 선택이 여전히 ADC의 변환 주파수(f_ADC)에 따라서만 좌우되고 이 경우 더 낮은 스위칭 주파수(f_neg)는 고려될 필요가 없다는 결론이 내려질 수 있다.

스위칭 엘리먼트들(19) 및 스위칭 가능한 부정소자 회로(20)는, ADC와 함께, 통합 회로로서 구성될 수 있다. 이것은, 부가하여, 자동 모드(automatic mode)를 가질 수 있고, 자동 모드에서는, 통합 회로가 인버전 및 넌-인버전을 독립적으로 제어한다.

1 그래디언트 증폭기
2 그래디언트 전류의 희망 값
3 그래디언트 코일
4 전류 측정 유닛/전류 트랜스포머
5 레귤레이팅 및 제어 유닛
6 출력 스테이지
7 전류 실제 값 프리프로세싱 수단
8 측정 저항기
9 아날로그 전류 실제 값/입력 신호
10 아날로그 실제 값 프리프로세싱 수단
11 아날로그/디지털 컨버터/ADC
12 ADC 제어 유닛
13 디지털 전류 실제 값
14 레귤레이팅 및 구동 유닛
15 구동 신호
16 안티-앨리어싱 필터
17 디더링 유닛
18 인버터
19 전자 스위칭 엘리먼트
20 스위칭 가능한 부정소자 회로
21 부정소자
22 극성 선택 스위치
23 전압 팔로워
24 오프셋 및 저주파 잡음이 억제되는 ADC
25 단일-엔디드 스위치
26 메모리
27 가산기

Data_out ADC(11)의 데이터 출력
Data_out_orig ADC(24)의 데이터 출력
Data_out_switched ADC(24)의 데이터 출력
Data_out_averaged ADC(24)의 데이터 출력
+IN ADC(11)의 입력
-IN ADC(11)의 입력
f_ADC ADC(11)의 변환 주파수
f_neg 스위칭 엘리먼트들(19) 및 스위칭 가능한 부정소자 회로(20)의 스위칭 주파수
n 비트 폭
ready ADC(11)의 출력 "ready"
t 시간
SC1-SC4 전환 신호
+U, -U 스위칭 엘리먼트(19)에 있는 신호/신호 입력
U_dith 디더링 전압

Claims

아날로그/디지털 변환(analog/digital conversion) 동안, 오프셋(offset), 오프셋 드리프트(offset drift), 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트(circuit arrangement)로서,
아날로그 입력 신호(9)를 출력 데이터(output data)(Data_out)로 변환시키도록 설계된 아날로그/디지털 컨버터(analog/digital converter)(11);
상기 입력 신호(9)를 인버팅하도록(invert) 설계된 인버터(inverter)(18);
상기 아날로그/디지털 컨버터(11)의 업스트림(upstream) 및 상기 인버터(18)의 다운스트림(downstream)에 연결되고, 미리 정의 가능한 스위칭 주파수(switching frequency)(f_neg)에서, 상기 입력 신호(9, +U, -U)와 인버팅된(inverted) 입력 신호 사이에서 주기적으로 전환되도록 설계된 적어도 하나의 스위칭 엘리먼트(switching element)(19) － 상기 미리 정의 가능한 스위칭 주파수(f_neg)는 1/f 잡음 주파수보다 높고 상기 아날로그/디지털 컨버터의 변환 주파수보다 낮음 －; 및
상기 아날로그/디지털 컨버터(11)의 다운스트림에 연결되고, 상기 스위칭 주파수(f_neg)에서, 상기 아날로그/디지털 컨버터(11)로부터의 상기 출력 데이터(Data_out)를 주기적으로 부정(negate)시키도록 설계된 스위칭 가능한(switchable) 부정소자 회로(20) ― 상기 인버팅된 입력 신호가 상기 아날로그/디지털 컨버터(11)에 인가될 때, 상기 출력 데이터(Data_out)가 부정됨 ―
를 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항에 있어서,
상기 스위칭 주파수(f_neg)는 최대 상기 아날로그/디지털 컨버터(11)의 변환 주파수(f_ADC)의 절반만큼 높은,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항 또는 제 2 항에 있어서,
상기 스위칭 엘리먼트(19) 및 상기 스위칭 가능한 부정소자 회로(20)를 제어하도록 설계된 아날로그/디지털 제어 유닛(unit)(12)
을 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항 또는 제 2 항에 있어서,
상기 적어도 하나의 스위칭 엘리먼트(19)는 두 개의 스위칭 엘리먼트들(19)을 포함하고,
하나의 스위칭 엘리먼트는 상기 아날로그/디지털 컨버터(11)의 포지티브(positive) 입력(+IN)의 업스트림에 연결되고, 다른 하나의 스위칭 엘리먼트는 상기 아날로그/디지털 컨버터(11)의 네거티브(negative) 입력(-IN)의 업스트림에 연결되는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항 또는 제 2 항에 있어서,
상기 적어도 하나의 스위칭 엘리먼트(19)는 상기 아날로그/디지털 컨버터(11)의 포지티브 입력(+IN)의 업스트림에 연결되고; 그리고
상기 회로 어레인지먼트는 상기 아날로그/디지털 컨버터의 네거티브 입력(-IN)에 연결되는 기준 접지를 더 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 4 항에 있어서,
상기 인버터(18)의 업스트림에 연결되고, 상기 입력 신호(9) 및 상기 인버팅된 입력 신호에 디더링(dithering)을 제공하도록 설계된 디더링 유닛(17)
을 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항 또는 제 2 항에 있어서,
상기 적어도 하나의 스위칭 엘리먼트(19)는 상기 아날로그/디지털 컨버터(11)의 포지티브 입력(+IN)의 업스트림에 연결되고,
상기 회로 어레인지먼트는 상기 아날로그/디지털 컨버터(11)의 네거티브 입력(-IN)에 연결되는 디더링 유닛(17)을 더 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항 또는 제 2 항에 있어서,
상기 스위칭 가능한 부정소자 회로(20)는,
부정소자(21), 및
상기 부정소자(21)의 다운스트림에 연결된 극성 선택 스위치(switch)(22)
를 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 8 항에 있어서,
상기 부정소자(21)는 상기 출력 데이터(Data_out)를 "-1"과 곱하도록 설계된,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 8 항에 있어서,
상기 부정소자(21)는 상기 출력 데이터(Data_out)의 비트(bit)들을 인버팅하도록 설계된,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항 또는 제 2 항에 있어서,
상기 회로 어레인지먼트의 입력에 배열되고, 상기 입력 신호(9)를 필터링(filtering)하도록 설계된 안티-앨리어싱 필터(anti-aliasing filter)(16)
를 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
제 1 항 또는 제 2 항에 있어서,
상기 스위칭 엘리먼트(19)의 다운스트림에 연결되는 전압 팔로워(voltage follower)(23)
를 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 회로 어레인지먼트.
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터(24)로서,
아날로그 입력 신호(9, +U)를 출력 데이터(Data_out)로 변환시키도록 설계되고,
상기 입력 신호(+U)를 인버팅하도록 설계된 인버터(18);
아날로그/디지털 변환부의 업스트림 및 상기 인버터(18)의 다운스트림에 연결되고, 미리 정의 가능한 스위칭 주파수(f_neg)에서, 상기 입력 신호(9)와 인버팅된 입력 신호 사이에서 주기적으로 전환되도록 설계된 두 개의 스위칭 엘리먼트들(19) － 상기 미리 정의 가능한 스위칭 주파수(f_neg)는 1/f 잡음 주파수보다 높고 상기 아날로그/디지털 컨버터의 변환 주파수보다 낮음 －; 및
상기 아날로그/디지털 변환부의 다운스트림에 연결되고, 상기 스위칭 주파수(f_neg)에서, 상기 아날로그/디지털 변환부로부터의 상기 출력 데이터(Data_out)를 주기적으로 부정시키도록 설계된 스위칭 가능한 부정소자 회로(20) ― 상기 인버팅된 입력 신호가 인가될 때, 상기 출력 데이터(Data_out)가 부정됨 ―
를 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터(24).
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터(24)로서,
아날로그 포지티브 입력 신호(+U) 및 네거티브 입력 신호(-U)를 출력 데이터(Data_out)로 변환시키도록 설계되고,
아날로그/디지털 변환부의 업스트림에 연결되고, 미리 정의 가능한 스위칭 주파수(f_neg)에서, 상기 포지티브 입력 신호(+U)와 상기 네거티브 입력 신호(-U) 사이에서 주기적으로 전환되도록 설계된 두 개의 스위칭 엘리먼트들(19) － 상기 미리 정의 가능한 스위칭 주파수(f_neg)는 1/f 잡음 주파수보다 높고 상기 아날로그/디지털 컨버터의 변환 주파수보다 낮음 －; 및
상기 아날로그/디지털 변환부의 다운스트림에 연결되고, 상기 스위칭 주파수(f_neg)에서, 상기 아날로그/디지털 변환부로부터의 상기 출력 데이터(Data_out)를 주기적으로 부정시키도록 설계된 스위칭 가능한 부정소자 회로(20)
를 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터(24).
제 13 항 또는 제 14 항에 있어서,
상기 스위칭 엘리먼트(19)의 다운스트림에 연결되는 전압 팔로워(23)
를 포함하는,
아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음이 억제되는 아날로그/디지털 컨버터(24).
그래디언트 증폭기(gradient amplifier)(1)로서,
제 1 항 또는 제 2 항에 따른 회로 어레인지먼트, 또는 제 13 항 또는 제 14 항에 따른 아날로그/디지털 컨버터(24)를 갖고,
상기 입력 신호(9)는, 측정 저항기(8)를 이용하여 레코딩(recording)된 그래디언트 코일(gradient coil)의 전류 실제 값인,
그래디언트 증폭기(1).
아날로그 입력 신호(9, +U, -U)의 출력 데이터(Data_out)로의 아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 방법으로서,
상기 입력 신호(9, +U, -U)의 인버전(inversion) 단계;
상기 아날로그/디지털 변환 이전 그리고 상기 인버전 이후, 미리 정의 가능한 스위칭 주파수(f_neg)에서, 상기 입력 신호(9, +U, -U)와 인버팅된 입력 신호 사이에서의 적어도 주기적인 전환 단계 － 상기 미리 정의 가능한 스위칭 주파수(f_neg)는 1/f 잡음 주파수보다 높고 상기 아날로그/디지털 컨버터의 변환 주파수보다 낮음 －; 및
상기 아날로그/디지털 변환 이후, 상기 스위칭 주파수(f_neg)에서, 상기 출력 데이터(Data_out)의 주기적인 부정 단계 ― 인버팅된 입력 신호의 경우, 상기 출력 데이터(Data_out)가 부정됨 ―
를 포함하는,
아날로그 입력 신호(9, +U, -U)의 출력 데이터(Data_out)로의 아날로그/디지털 변환 동안, 오프셋, 오프셋 드리프트, 및 1/f 잡음을 억제시키기 위한 방법.