JP6293516B2 - ２重積分型ａ／ｄ変換器 - Google Patents

Description

本発明は、デジタル電圧計やデジタル抵抗計等に用いられる２重積分型Ａ／Ｄ変換器に関し、特に耐ノイズ特性および測定時間の短縮が図れる２重積分型Ａ／Ｄ変換器に関する。

２重積分型Ａ／Ｄ変換器は、入力電圧を一定時間積分した後に、入力電圧とは逆極性の参照電圧を積分し、積分回路の出力が所定レベルに達するまでの時間をクロック信号でカウントすることによりＡ／Ｄ変換する。

特許文献１は、オペアンプを用いた積分器のオフセット電圧による零点誤差をなくした２重積分型Ａ／Ｄ変換器を開示しており、同一の積分器で２回の積分を行い、積分回路のオフセット電圧による零点誤差をなくしている。

特許文献２は、入力電圧積分期間あるいは参照電圧積分期間中に、積分回路の入力側に接続した定電流回路により入力電圧と逆極性の電流の放電を行う事で、Ａ／Ｄ変換時間の短縮とカウンタ回路のビット数削減によるコストダウンを実現したＡ／Ｄ変換器を開示している。

特許文献３は、ひずみ測定用のブリッジ回路（ホイートストンブリッジ回路）等の検出回路の出力電圧をデジタルデータに変換する積分型Ａ／Ｄ変換装置にかかり、交流電源に起因したハム成分を含む不要成分を適正に排除しつつＡ／Ｄ変換処理の高速化を図ることができるＡ／Ｄ変換器を開示している。

特開平４−２０００１７号公報 特開平９−２６９２５９号公報 特許３５４９８４５号公報

本発明は、上記特許文献１〜３とほぼ同じ技術分野にかかり特に、耐ノイズ特性を向上させ、測定時間を短くできる２重積分型Ａ／Ｄ変換器を提供することを目的とする。

本発明にかかる２重積分型Ａ／Ｄ変換器は、入力電圧および参照電圧を積分しＡ／Ｄ変換を行う２重積分型Ａ／Ｄ変換器において、前記入力電圧及び参照電圧の積分を行う積分器と、積分器の入力端子に入力電圧の印加を中継する第１スイッチと、入力端子に参照電圧の印加を中継する第２スイッチと、第１スイッチおよび第２スイッチのオン・オフを制御する制御回路を有し、制御回路は、第１スイッチおよび第２スイッチを各別にオン・オフさせるスイッチング信号および、第１スイッチおよび第２スイッチを同時にオン・オフさせるスイッチング信号を生成し、第１スイッチおよび第２スイッチが同時にオンされたときに入力電圧に参照電圧が重畳された電圧を積分する。

また本発明にかかる２重積分型Ａ／Ｄ変換器における制御回路は、第１スイッチをオンとし第２スイッチをオフとする第１ステップと、第１スイッチをオフとし第２スイッチをオンとする第２ステップと、第１スイッチをオンとし第２スイッチをオフとする第３ステップと、第１スイッチおよび第２スイッチを同時にオンとする第４ステップと、第１スイッチをオフとし第２スイッチをオンとする第５ステップに合ったスイッチング信号を生成し、このスイッチング信号の切替えによって入力電圧および参照電圧の少なくともいずれか一方を積分する。

また本発明にかかる別の２重積分型Ａ／Ｄ変換器は、第１ステップでの第１積分期間をＴ１とし、第２ステップでの第２積分期間をＴ２としたとき、第２積分期間Ｔ２は、Ｔ２≧αＴ１（但し、０．０５≦α≦０．５）に、第３ステップでの積分期間Ｔ３は、Ｔ３＝Ｍ｛(１＋α)Ｔ１−Ｔ２｝（αは積分時間マージン係数；０．０５≦α≦０．５、Ｍは積分期間係数：１≦Ｍ≦１６）に、第４ステップでの積分期間Ｔ４は、Ｔ４＝Ｍ（Ｔ２−αＴ１）に、第５ステップでの積分期間Ｔ５は、Ｔ５＝αＭＴ１にそれぞれ設定されている。第３ステップから第５ステップまでのトータルの積分期間Ｔ２０は、Ｔ２０＝（１＋α）ＭＴ１に設定されており、入力電圧Ｖｉｎの大きさに関わらず、積分期間Ｔ２０は常にＴ２０＝（１＋α）ＭＴ１に設定される。

また本発明にかかる２重積分型Ａ／Ｄ変換器に用いる制御回路は、積分器からの出力信号を参照電圧と比較するコンパレータと、所定の周波数とパルス幅を有するクロック信号を生成するクロック信号生成部と、クロック信号に基づき積分に要した積分期間をカウントするカウンタと、カウンタからの出力に応動しスイッチング信号を所定のタイミングで出力し、スイッチング信号を出力するＡ／Ｄ制御回路とを備える。

本発明にかかる２重積分型Ａ／Ｄ変換器は、入力電圧、参照電圧が積分器に入力されるときに両者の電圧が各別に入力されるタイミングと、両者の電圧が同時に入力されるタイミングを生成する制御回路を備えている。こうした構成によって、入力電圧および参照電圧を各別に積分した積分値をベースにして、両者の加算（重畳）電圧を積分することができるので、耐ノイズ特性に優れ、かつ、積分時間の短縮を図ることができる。

本発明にかかる２重積分型Ａ／Ｄ変換器の概念図を示す。 本発明にかかる好ましい実施の形態に至るまでに検討に供した２重積分型Ａ／Ｄ変換器のタイミングチャートを示す。 本発明にかかる好ましい２重積分型Ａ／Ｄ変換器のタイミングチャートを示す。 本発明にかかる入力電圧変化における２重積分型Ａ／Ｄ変換器のタイミングチャートを示す。 本発明にかかるカウンタが所定の期間停止したときにおける２重積分型Ａ／Ｄ変換器の積分波形を示す。 本発明にかかる２重積分型Ａ／Ｄ変換器の積分波形を従来と比較したタイミングチャートを示す。 本発明にかかる２重積分型Ａ／Ｄ変換器の各種特性を従来と比較した特性比較図を示す。

図１は、本発明にかかる２重積分型Ａ／Ｄ変換器の概念図を示す。２重積分型Ａ／Ｄ変換器１００は、積分器１０、入力切替部２０、コンパレータ３０及び制御回路４０を備える。

積分器１０は、オペアンプ１１とコンデンサＣ、抵抗Ｒ１，Ｒ２、第３スイッチＳＷ３を有する。第３スイッチＳＷ３は、積分器１０を初期化するために用意される。すなわち第３スイッチＳＷ３をオンしコンデンサＣに蓄積された電荷を取り除くために用意されている。オペアンプ１１の反転入力端子に抵抗Ｒ１，Ｒ２が接続されており、オペアンプ１１の出力端子と反転入力端子の間にコンデンサＣが接続されている。コンデンサＣと第３スイッチＳＷ３は並列に接続されている。オペアンプ１１の非反転入力端子は基準電圧Ｖｒｅｆ２に接続される。抵抗Ｒ１は入力電圧Ｖｉｎをオペアンプ１１の反転入力端子（−）に入力するときの積分入力抵抗として、抵抗Ｒ２は参照電圧Ｖｒｅｆ１をオペアンプ１１の反転入力端子（−）に入力するときの積分入力抵抗としての役割を担う。抵抗Ｒ１と抵抗Ｒ２の抵抗値は同じ大きさであってもよいし異ならせてもよい。

積分器１０は、抵抗Ｒ１，Ｒ２とコンデンサＣの容量で定まる時定数により反転入力端子に入力された入力電圧Ｖｉｎと、同じく非反転入力端子に入力された参照電圧Ｖｒｅｆ１との差分を積分し、積分結果に応じた電圧を出力する。

入力切替部２０は、積分器１０に入力電圧Ｖｉｎと、当該入力電圧Ｖｉｎとは逆極性の参照電圧Ｖｒｅｆ１の入力の切替ができる構成となっている。入力切替部２０は、入力電圧Ｖｉｎをオペアンプ１１への入力を中継する第１スイッチＳＷ１と、参照電圧Ｖｒｅｆ１をオペアンプ１１への入力を中継する第２スイッチＳＷ２とを備えている。

入力電圧Ｖｉｎとしては、たとえば図示しない抵抗型センサや静電容量型センサなどの出力電圧をプリアンプなどにより増幅して得られた電圧信号などである。なお、入力されるのは電圧成分ではなく電流成分であってもよい。これらの電圧信号、電流信号は、アナログ信号であり、Ａ／Ｄ変換の対象となる信号として、オペアンプ１１の反転入力端子に入力される。なおセンサの具体的な構成や検出対象等については、様々な形態が採用されうる。

コンパレータ３０の反転入力端子には、積分器１０の出力すなわちオペアンプ１１の出力積分電圧Ｖｏ、Ｖｏ１が入力され、非反転入力端子には基準電圧Ｖｒｅｆ２が与えられ、積分器１０の出力積分電圧Ｖｏが基準電圧Ｖｒｅｆ２と等しくなったときにコンパレータ３０の出力側からハイまたはローの信号が出力される。

制御回路４０は、ロジック回路として形成され、クロック信号生成回路４１、カウンタ４２、Ａ／Ｄ制御回路４３およびスイッチ制御回路４４を備える。Ａ／Ｄ制御回路４３は、開始タイミング測定回路４３ａを備える。

制御回路４０は、クロック信号生成回路４１で生成したクロック信号ＣＬＫをカウンタ４２でカウントし、カウント値より参照電圧Ｖｒｅｆ１の積分期間をＡ／Ｄ制御回路４３で算出し、算出した結果をスイッチ制御回路４４に出力する。

カウンタ４２は、クロック信号ＣＬＫに基づき積分期間の時間をカウントしデジタル化された出力デジタル電圧Ｖｏｕｔを出力する。さらに開始タイミング測定回路４３ａによって積分期間の時間と積分の開始タイミングが設定される。設定されたタイミングと積分時間に応じて第１スイッチＳＷ１および第２スイッチＳＷ２のオン・オフが決定される。

図２は、本発明の好ましい一実施の形態に至るにあたり検討に供した２重積分型Ａ／Ｄ変換器のタイミングチャートを示している。なお、図２に示した積分波形は特許文献１（特開平４−２０００１７号公報、第２図）に類似する。すなわち本発明にかかる図２は、２重積分を２回行う積分状態を示している。すなわち、１回目の２重積分は第１積分期間Ｔ３１と第２積分期間Ｔ３２が相当する。１回目のトータルの積分期間Ｔ４０は第１積分期間Ｔ３１と第２積分期間Ｔ３２とを加えた大きさに等しい。２回目の２重積分は第３積分期間Ｔ３３〜第５積分期間Ｔ３５までが相当する。２回目のトータルの積分期間Ｔ５０は第３積分期間Ｔ３３、第４積分期間Ｔ３４および第５積分期間Ｔ３５及びリセット期間Ｔｒを加えた大きさに等しい。なお、本発明が特許文献１と大きく異なるのは第３積分期間Ｔ３３〜第５積分期間Ｔ３５における積分であり、特に本発明の第４積分期間Ｔ３４に特徴を有する。詳細については後述する。

図２（ａ）は、積分器１０の出力積分電圧Ｖｏ１の積分波形の遷移を、図２（ｂ）は、第１スイッチＳＷ１のオン・オフのタイミングを、図２（ｃ）は、第２スイッチＳＷ２のオン・オフのタイミングを、図２（ｄ）は第３スイッチＳＷ３のオン・オフのタイミングをそれぞれ示した図である。以下、図２のタイミングチャートについて図１を参照しながら説明する。

図２（ａ）には、入力電圧Ｖｉｎを積分する第１積分期間Ｔ３１、入力電圧Ｖｉｎとは逆の成分を持った参照電圧Ｖｒｅｆ１を積分する第２積分期間Ｔ３２、積分器１０の残留電荷を除去するリセット期間Ｔｒ、入力電圧Ｖｉｎを積分する第３積分期間Ｔ３３、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ１を重畳して積分する第４積分期間Ｔ３４、参照電圧Ｖｒｅｆ１を積分する第５積分期間Ｔ３５、の５つの積分期間とリセット期間をそれぞれ示す。

図２（ｂ），（ｃ），（ｄ）は、第１スイッチＳＷ１〜第３スイッチＳＷ３をオン・オフさせるスイッチング信号を示す。これらのスイッチング信号は、制御回路４０で生成されている。なお、第１スイッチＳＷ１〜第３スイッチＳＷ３のオン・オフの期間を表すときに「第１ステップ」〜「第５ステップ」なる語句を用いる。ここで、各ステップは上記積分期間に対応している。たとえば、第１ステップとは第１積分期間Ｔ３１における第１スイッチＳＷ１〜ＳＷ３の状態に対応する。同様に第２ステップ、第３ステップ、第４ステップ、および第５ステップはそれぞれ第２積分期間Ｔ３２、第３積分期間Ｔ３３、第４積分期間Ｔ３４、および第５積分期間Ｔ３５における第１スイッチＳＷ１〜ＳＷ３の切替状態に対応する。

図２（ａ）において、第１ステップ（第１積分期間Ｔ３１）では、第１スイッチＳＷ１はオン、第２スイッチＳＷ２はオフ、第３スイッチＳＷ３はオフに設定される。これにより入力電圧Ｖｉｎが抵抗Ｒ１を通じてオペアンプ１１の反転入力端子に加えられ、定められた時間の間、積分が行われる。

第２ステップ(第２積分期間Ｔ３２)では、第１スイッチＳＷ１はオフ、第２スイッチＳＷ２はオン、第３スイッチＳＷ３はオフに設定される。このとき、オペアンプ１１の反転入力端子に参照電圧Ｖｒｅｆ１が抵抗Ｒ２を通じて印加され所定の時間積分される。

第２ステップから第３ステップに移行する僅かの時間、リセット期間Ｔｒが設けられている。リセット期間Ｔｒでは、第１スイッチＳＷ１はオフ、第２スイッチＳＷ２はオフ、第３スイッチＳＷ３はオンに設定される。リセット期間Ｔｒは次の第３ステップ（第３積分期間Ｔ３３）に移行するにあたりコンデンサＣに蓄積された電荷を放電させ積分器１０を初期化（リセット）するために用意されている。

第３ステップ（第３積分期間Ｔ３３）では、第１スイッチＳＷ１はオン、第２スイッチＳＷ２はオフ、第３スイッチＳＷ３はオフに設定される。第３ステップでは入力電圧Ｖｉｎが積分器１０に入力され、定められた時間の間、積分が行われる。

第４ステップ（第４積分期間Ｔ３４）では、第１スイッチＳＷ１はオン、第２スイッチＳＷ２はオン、第３スイッチＳＷ３はオフに設定される。第４ステップでは入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ１の両者が積分器１０に入力される。すなわち、参照電圧Ｖｒｅｆ１は入力電圧Ｖｉｎとは極性が反転された電圧であるので、両者の電圧の差分が積分されることになる。すなわち、第４積分期間Ｔ３４は、入力電圧Ｖｉｎ及び参照電圧Ｖｒｅｆ１が重畳して積分器１０へ入力される。入力電圧Ｖｉｎの積分と基準電圧Ｖｒｅｆ２の積分期間では逆極性であるため、入力電圧Ｖｉｎの積分期間のノイズと、参照電圧Ｖｒｅｆ１の積分期間のノイズが打ち消しあう。そのため、第４積分期間Ｔ３４では、耐ノイズ特性に優れた状態で積分することが実現できる。

第５ステップ（第５積分期間Ｔ３５）では、第１スイッチＳＷ１はオフ、第２スイッチＳＷ２はオン、第３スイッチＳＷ３はオフに設定される。すなわち、第５ステップでは参照電圧Ｖｒｅｆ１のみが積分される。ここで参照電圧Ｖｒｅｆ１のみを積分するのは参照電圧Ｖｒｅｆ１の残留分を積分するためである。

図２は前に述べたように２重積分を２回行う積分方式を示す。こうした積分方法は第４積分期間Ｔ３４で入力電圧Ｖｉｎと、それとは逆極性の参照電圧Ｖｒｅｆ１を重畳して積分を行うので耐ノイズ特性を向上させることが可能である。しかし、２重積分を２回行うこと、特に第１積分期間Ｔ３１及び第２積分期間Ｔ３２が比較的長い時間であるため全体の積分時間が長くなってしまうという不具合が依然として残ることになる。

図３は、図２に示した不具合を克服するためになされたものであり、本発明にかかる好ましい実施の形態を示す。図３には本発明における入力電圧Ｖｉｎおよび参照電圧Ｖｒｅｆ１の積分期間および、各積分期間を切替える第１スイッチＳＷ１〜第３スイッチＳＷ３のオン、オフ状態を示す。図３が図２と比べて大きく異なる点は、第１積分期間Ｔ１および第２積分期間Ｔ２を短縮させ測定時間を短縮させたことである。図２に示した入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ１を重畳させた積分期間Ｔ３４は、理論的には積分時間を１／２にできる。そこで、本発明は第１積分期間Ｔ１および第２積分期間Ｔ２を短縮させ測定時間が従来の例えば７０％程度になるように試みた。第１積分期間Ｔ１、第２積分期間Ｔ２は、それぞれ図２に示した積分期間Ｔ３１、Ｔ３２の、１／Ｍ（Ｍは積分期間係数；１≦Ｍ≦１６）に設定される。積分期間係数Ｍは、積分時間と積分精度の両者からみて、シミュレーションの結果、１≦Ｍ≦１６の範囲に設定することとした。第３積分期間Ｔ３と第４積分期間Ｔ４は、使用者が任意で決めた時間に設定し、図２に示した積分期間Ｔ３１、Ｔ３２と同じ積分期間例えば５００μＳ程度である。

図３（ａ）において、積分期間係数がＭ＝１に設定されたときは、図２（ａ）と同じ状態となる。積分期間係数ＭがたとえばＭ＝８に設定すると、第１積分期間Ｔ１、第２積分期間Ｔ２を合わせた積分期間Ｔ１０は図２（ａ）に示した積分期間Ｔ４０のほぼ１／８に設定される。積分期間係数Ｍはトータルの積分時間に基づき設定するが、積分期間係数Ｍを大きくするとトータルの積分時間は短縮できるが、入力電圧Ｖｉｎおよび参照電圧Ｖｒｅｆ１を精度よく積分できないということになる。また、積分期間係数Ｍを小さくすると入力電圧Ｖｉｎおよび参照電圧Ｖｒｅｆ１を積分する精度は向上するが積分時間の短縮が十分に図れないことになる。

図３（ａ）は出力積分電圧Ｖｏの積分波形の遷移を、図３（ｂ）は第１スイッチＳＷ１のオン・オフのタイミングを、図３（ｃ）は、第２スイッチＳＷ２のオン・オフのタイミングを、図３（ｄ）は第３スイッチＳＷ３のオン・オフのタイミングをそれぞれ示している。

図３（ａ）は、図２（ａ）の第１積分期間Ｔ３１及び第２積分期間Ｔ３２を短縮した出力積分電圧Ｖｏの各スイッチ動作による波形の変化を示した図を示す。

図３（ａ）に示す第１積分期間Ｔ１は、第３積分期間Ｔ３と第４積分期間Ｔ４の合計積分期間をｔ０としたとき、Ｔ１＝ｔ０／Ｍ（Ｍ：積分期間係数、１≦Ｍ≦１６）に設定されている。積分期間係数Ｍの範囲は前に述べたように積分時間と積分精度から求めたシミュレーション結果である。第２積分期間Ｔ２は、入力電圧Ｖｉｎを第１積分期間Ｔ１だけ積分したのち参照電圧Ｖｒｅｆ１に切替えたときの参照電圧Ｖｒｅｆ１が所定のレベルに達するまでの積分期間である。リセット期間Ｔｒは、積分器１０に残存した電荷を取り除く期間である。第３積分期間Ｔ３は、第１積分期間Ｔ１及び第２積分期間Ｔ２によって決められ、Ｔ３＝Ｍ｛（１+α）Ｔ１−Ｔ２｝として示される。但し、ここで０．０５≦α≦０．５、１≦Ｍ≦１６、Ｔ２≧αＴ１とする。第４積分期間Ｔ４は、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ１を同時に積分する期間である。ここで第４積分期間Ｔ４は、０．０５≦α≦０．５、１≦Ｍ≦１６、Ｔ２≧αＴ１であるとき、Ｔ４＝Ｍ（Ｔ２−αＴ１）として示される。また、第５積分期間Ｔ５は、参照電圧Ｖｒｅｆ１の積分期間であり、第５積分期間Ｔ５は、０．０５≦α≦０．５、１≦Ｍ≦１６、Ｔ２≧Ｔ１であるとき、Ｔ５＝αＭＴ１として示される。積分期間マージン係数αは、積分時間と積分精度の両者からみて、シミュレーションの結果、０．０５≦α≦０．５の範囲に設定することとした。

図３（ｂ）は、第１スイッチＳＷ１をオン・オフさせるスイッチング信号のタイミングチャートを示す。図３（ｂ）に示すスイッチング信号は第１スイッチＳＷ１を制御し、オンのとき、入力電圧Ｖｉｎが抵抗Ｒ１を介してオペアンプ１１の反転入力端子に入力される。第１スイッチＳＷ１は、第１積分期間Ｔ１、第３積分期間Ｔ３、第４積分期間Ｔ４のときオンとなり、第２積分期間Ｔ２および第５積分期間Ｔ５のときはオフになるように制御回路４０によって制御される。

図３（ｃ）は第２スイッチＳＷ２をオン・オフさせるスイッチング信号のタイミングチャートを示す。図３（ｃ）に示すスイッチング信号は第２スイッチＳＷ２を制御し、スイッチング信号がオンのとき、参照電圧Ｖｒｅｆ１が抵抗Ｒ２を介してオペアンプ１１の反転入力端子に入力される。第２スイッチＳＷ２は、第２積分期間Ｔ２、第４積分期間Ｔ４および第５積分期間Ｔ５でオンとなり、第１積分期間Ｔ１および第３積分期間Ｔ３でオフになるように制御回路４０によって制御される。

図３（ｄ）は第３スイッチＳＷ３をオン・オフさせるスイッチング信号のタイミングチャートを示す。図３（ｄ）に示すスイッチング信号は第３スイッチＳＷ３をオンして、積分器１０の残留電荷を放電させ初期化を行う。第３スイッチＳＷ３は、リセット期間Ｔｒでオンとなり、その他の期間すなわち第１積分期間Ｔ１、第２積分期間Ｔ２、第３積分期間Ｔ３、第４積分期間Ｔ４および第５積分期間Ｔ５においてはオフになるように制御回路４０によって制御される。図３（ｂ），（ｃ），（ｄ）に示す各スイッチング信号は制御回路４０で生成される。

図４は図１および図３に示した本発明にかかる好ましい実施の形態において、入力電圧Ｖｉｎの大きさに応じた積分波形を模式的に示すものである。

図４（ａ），（ｂ），（ｃ）は、それぞれ入力電圧Ｖｉｎが積分器１０のダイナミックレンジに比べて比較的小さい場合、中程度の場合および大きい場合の３つの状態においての積分器１０の出力積分電圧Ｖｏの遷移を示したものである。入力電圧Ｖｉｎの大中小は相対的な比較であり、具体的な数値を用いた比較ではない。たとえば、入力電圧Ｖｉｎが比較的小さい場合とは、入力電圧Ｖｉｎが大きい場合のたとえば１／３程度であり、中程度とは入力電圧Ｖｉｎの大きさが大きい場合のたとえば２／３程度である。ここで、入力電圧Ｖｉｎが大きい場合とは積分器１０のダイナミックレンジのフル範囲または、これに近い入力電圧を指している。

以下、図４を用いて第１積分期間Ｔ１から第５積分期間Ｔ５までの時間の長さと、入力電圧Ｖｉｎの大きさとの関係を述べる。なお、各積分期間の単位については説明の便宜上割愛し数値のみを用いて説明する。

図４（ａ）は、入力電圧Ｖｉｎが比較的小さい場合の積分波形と各積分期間の長さを模式的に示す。入力電圧Ｖｉｎが比較的小さい場合（Ｖｉｎ 小）では、第１積分期間Ｔ１の長さをたとえば１．０とすると、第２積分期間Ｔ２は０．３、第３積分期間Ｔ３は６．４、第４積分期間Ｔ４は１．６、第５積分期間Ｔ５は０．８の大きさを取る。すなわち、第３積分期間Ｔ３は第４積分期間Ｔ４の４倍の長さを取ることになる。

図４（ｂ）は、入力電圧Ｖｉｎが中程度の場合の積分波形と各積分期間の長さを模式的に示す。入力電圧Ｖｉｎが中程度の場合（Ｖｉｎ 中）では、第１積分期間Ｔ１の長さをたとえば１．０とすると、第２積分期間Ｔ２は０．５、第３積分期間Ｔ３は４．８、第４積分期間Ｔ４は３．２、第５積分期間Ｔ５は０．８の大きさを取る。すなわち、第３積分期間Ｔ３は第４積分期間Ｔ４の１．５倍となり、図４（ａ）に示した入力電圧Ｖｉｎが比較的小さい場合よりはそれらの差が縮まることになる。

図４（ｃ）は、入力電圧Ｖｉｎが比較的大きい場合の積分波形と各積分期間の長さを模式的に示す。入力電圧Ｖｉｎが比較的大きい場合（Ｖｉｎ 大）とは積分器１０のダイナミックレンジのフル範囲までの入力電圧が印加される状態を指す。第１積分期間Ｔ１の長さをたとえば１．０とすると、第２積分期間Ｔ２も１．０の長さとなり、第３積分期間Ｔ３は０．８、第４積分期間Ｔ４は７．２、第５積分期間Ｔ５は０．８の大きさを取る。すなわち、第４積分期間Ｔ４は第３積分期間Ｔ３の９倍となり、図４（ａ），（ｂ）に示した両者の関係とは大きさが逆転することが分かる。すなわち、入力電圧Ｖｉｎが比較的大きくなるにつれ、第４積分期間Ｔ４の長さが長くなり、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ１とを重畳して積分する時間が長くなるので、耐ノイズ特性が向上するという効果が奏される。

図４（ａ）〜（ｃ）において、第１積分期間Ｔ１は入力電圧Ｖｉｎの大きさに関わらず所定の積分時間に設定しているのですべて同じ長さとなる。

第２積分期間Ｔ２は、入力電圧Ｖｉｎを参照電圧Ｖｒｅｆ１に切替えて積分する期間であり、第１積分期間Ｔ１の期間に積分器１０に蓄積された電荷を放電する期間である。第２積分期間Ｔ２の大きさは、入力電圧Ｖｉｎの大きさに比例する。入力電圧Ｖｉｎが大きいほど、第２積分期間Ｔ２の期間は大きくなるので、図４（ａ）に示した入力電圧Ｖｉｎが小のときが一番短く、図４（ｃ）に示した入力電圧Ｖｉｎが大のときに一番長くなる。なお、第２積分期間Ｔ２は最も大きい（長い）期間は第１積分期間Ｔ１と同じ長さ（Ｔ２＝Ｔ１）になる。一般的にはＴ２≦Ｔ１である。

リセット期間Ｔｒは、積分器１０に残留した電荷を取り除く期間であり、入力電圧Ｖｉｎの大きさに関わらず一定の時間に設定される。リセット期間Ｔｒは第１積分期間Ｔ１および第２積分期間Ｔ２のたとえば１／１０程度に設定される。

第３積分期間Ｔ３はたとえば、Ｔ３＝Ｍ{（１＋α）Ｔ１−Ｔ２}（但し、Ｔ２≧αＴ１、０．０５≦α≦０．５、１≦Ｍ≦１６）として示されている。上式において、第２積分期間Ｔ２は入力電圧Ｖｉｎに比例して長くなるので、第３積分期間Ｔ３は入力電圧Ｖｉｎの大きさに反比例することになる。すなわち、に入力電圧Ｖｉｎが大きくなると第３積分期間Ｔ３は短くなり、入力電圧Ｖｉｎが小さくなると大きくなる。

第４積分期間Ｔ４は、Ｔ４＝Ｍ（Ｔ２−αＴ１）（但し、Ｔ２≧αＴ１、０．０５≦α≦０．５、１≦Ｍ≦１６）として示される。第２積分期間Ｔ２は前に述べたように入力電圧Ｖｉｎに比例する。このため、入力電圧Ｖｉｎが大きくなると第２積分期間Ｔ２は大きくなるので、第４積分期間Ｔ４も大きくなる。逆に入力電圧Ｖｉｎが小さくなると第２積分期間Ｔ２は小さくなる。

第５積分期間Ｔ５は、Ｔ５＝αＭＴ１として示されるので、入力電圧Ｖｉｎの大きさの影響を受けずに所定の時間に設定される。

図４において、第１積分期間Ｔ１と第２積分期間Ｔ２は予備の積分期間であり、第３積分期間Ｔ３、第４積分期間Ｔ４および第５積分期間Ｔ５は本積分期間であるといえる。すなわち、本発明において第１積分期間Ｔ１と第２積分期間Ｔ２は、本積分を行うための予備としての位置づけを担っている。言い換えると、第１積分期間Ｔ１と第２積分期間Ｔ２は第３積分期間Ｔ３、第４積分期間Ｔ４および第５積分期間Ｔ５の積分時間を設定するためのプレ測定であるとも言える。

また、本発明にかかる好ましい実施の形態を示した図４からも明らかになるように、第１積分期間Ｔ１と第２積分期間Ｔ２とを加えた、いわゆるプレ測定に要する積分期間Ｔ１０は入力電圧Ｖｉｎに比例する。しかし、本測定に要する第３積分期間Ｔ３から第５積分期間Ｔ５までのトータルの積分期間Ｔ２０はＴ２０＝Ｍ（１＋α）Ｔ１として示され、入力電圧Ｖｉｎの大きさに依存することなく所定の大きさを取る。すなわち、積分期間Ｔ２０は、入力電圧Ｖｉｎの大きさに関わらず、常にＴ２０＝Ｍ（１＋α）Ｔ１と設定することができると言う特徴を有する。こうした各積分期間を設定することによって、入力電圧Ｖｉｎの大小に関わらず入力電圧Ｖｉｎの測定に要するトータルの積分時間をほぼ一定にすることができる。

図４（ａ），（ｂ），（ｃ）に出力積分電圧Ｖｏおよびその最大値Ｖｔｏｐ１，Ｖｔｏｐ２およびＶｔｏｐ３を模式的に示したように、入力電圧Ｖｉｎの大きさと第３積分期間Ｔ３の大きさに応じて最大値Ｖｔｏｐ１，Ｖｔｏｐ２およびＶｔｏｐ３が変動することが分かる。最大値Ｖｔｏｐ１，Ｖｔｏｐ２およびＶｔｏｐ３の大きさは、積分器１０のダイナミックレンジを左右する。すなわち、最大値が小さくなるほどダイナミックレンジの余裕度は拡大する。ダイナミックレンジを拡大することができるならば出力積分電圧Ｖｏの変動に対して有利となる。また、ダイナミックレンジを小さくできるということは積分器１０の電源電圧を低くすることができるので省電力化を実現することができる。

図４全体において積分値の最大値Ｖｔｏｐ１，Ｖｔｏｐ２およびＶｔｏｐ３に注目すると、Ｖｔｏｐ２＞Ｖｔｏｐ１＞Ｖｔｏｐ３であることが分かる。すなわち、これらの最大値は入力電圧Ｖｉｎの大きさには比例しないことが分かる。入力電圧Ｖｉｎが中程度であるときの最大値Ｖｔｏｐ２が最も大きいことが分かる。ここで、入力電圧Ｖｉｎが中程度のときの最大値Ｖｔｏｐ２とダイナミックレンジとの関係をシミュレーションした結果、最大値Ｖｔｏｐ２は積分器１０のダイナミックレンジの約３０％程度であることが分かった。このことは積分器１０のダイナミックレンジの余裕度が拡大でき、延いては積分器１０の電源電圧を低くできるという効果をも奏する。

図５は、本発明にかかる２重積分型Ａ／Ｄ変換器１００の本測定の積分波形と、従来にかかる２重積分型Ａ／Ｄ変換器の積分波形を示す。図１に示したカウンタ４２の動作が、たとえばノイズ等により所定の期間停止した場合を示す。

図５（ａ）は、従来にかかる２重積分型Ａ／Ｄ変換器のタイミングチャートを示し、積分器１０から出力される出力積分電圧Ｖｏ１を示す。時間ｔ０から時間ｔ１までは入力電圧Ｖｉｎ、時間ｔ１から時間ｔ３までは、参照電圧Ｖｒｅｆ１のそれぞれ積分期間である。時間ｔ１から時間ｔ３までに積分された積分電圧の大きさが出力デジタル電圧Ｖｏｕｔとしてカウンタ４２から出力される。

ここで、時間ｔ１から時間ｔ２までの期間、カウンタ４２がたとえばノイズ等によって動作がたとえば停止した場合、カウンタ４２の動作は停止するが、あらかじめ設定された時間ｔ１との差に応じて時間ｔ２まで積分は継続される。時間ｔ２に到達すると、積分動作は参照電圧Ｖｒｅｆ１の積分動作に移行し、この積分動作はノイズ等によって停止された時間分、当初予想された時間ｔ３よりは長い時間ｔ４まで実行される。すなわち、カウンタ４２のカウント動作が停止すると、入力電圧Ｖｉｎを積分する時間は所定の大きさよりも長くなり、また、参照電圧Ｖｒｅｆ１は入力電圧Ｖｉｎの積分時間が延びた分だけ長くなるので、正確な積分動作が実行できなくなるという不具合が生じる。

図５（ｂ）は、本発明にかかる２重積分型Ａ／Ｄ変換器１００のタイミングチャートを示し、積分器１０から出力される出力積分電圧Ｖｏを示す。時間ｔ５から時間ｔ６は入力電圧Ｖｉｎの積分期間であり、時間ｔ６から時間ｔ７までは入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ１を重畳させた積分期間であり、時間ｔ７から時間ｔ８までは参照電圧Ｖｒｅｆの積分期間を示す。時間ｔ６から時間ｔ８までに積分された積分電圧の大きさが出力デジタル電圧Ｖｏｕｔとしてカウンタ４２へ出力される。

ここで時間ｔ７から時間ｔ８までの期間、カウンタ４２の動作が、たとえばノイズ等により停止したと仮定すると、参照電圧Ｖｒｅｆ１の積分期間は時間ｔ６から時間ｔ９まで期間となる。出力デジタル電圧Ｖｏｕｔが出力される期間は、カウンタ４２の動作が停止した時間ｔ７から時間ｔ８の期間を除いた時間ｔ６から時間ｔ９までの期間となる。また、時間ｔ８から時間ｔ９までと時間ｔ７から時間ｔ８までの時間は、入力電圧Ｖｉｎの大きさに関わらずほぼ一定に設定された時間である。よって出力デジタル電圧Ｖｏｕｔが出力される期間は、ノイズが到来しカウンタが停止した時間ｔ７から時間ｔ８の期間を除いた時間ｔ６から時間ｔ９の期間と、時間ｔ６から時間ｔ８までの時間と同じになる。よって出力デジタル電圧Ｖｏｕｔがノイズによって変動することがなくなる。

図６は本発明にかかる２重積分型Ａ／Ｄ変換器の積分波形を従来と比較して示したタイミングチャートである。

図６（ａ）は、従来にかかる２重積分型Ａ／Ｄ変換器のタイミングチャートを示し、積分器１０から出力された出力積分電圧Ｖｏ１を示す。ここで従来とは、図２に示した第１積分期間Ｔ３１および第２積分期間Ｔ３２で行う積分方式である。図６（ａ）において、第１積分期間Ｔ３１は入力電圧Ｖｉｎの積分期間であり、第２積分期間Ｔ３２は参照電圧Ｖｒｅｆ１の積分期間である。従来では、これらの積分期間は入力電圧Ｖｉｎの大きさに応じた比較的長い時間積分することになる。

図６（ｂ）は、本発明にかかる２重積分型Ａ／Ｄ変換器のタイミングチャートを示し、積分器１０から出力される出力積分電圧Ｖｏを示す。第1積分期間Ｔ１及び第２積分期間Ｔ２を従前の積分期間（Ｔ３１，Ｔ３２）の１／Ｍ（Ｍは積分期間係数；Ｍは例えばＭ＝８）に設定することで、従前の積分期間の１／８程度に短縮することができる。また、第３積分期間Ｔ３、第４積分期間Ｔ４および第５積分期間Ｔ５を合わせた積分期間は、前に述べたように第１積分期間Ｔ１と第２積分期間Ｔ２に基づき設定するようにし、かつ、これらの積分期間は入力電圧Ｖｉｎの大きさに関わらず一定としたので、第１積分期間Ｔ１から第５積分期間Ｔ５までに要する積分期間Ｔ３０は従前の積分期間Ｔ４０のほぼ７０％となり積分時間の短縮化が図れることが分かった。

図７は本発明と従来とのノイズ影響度及び測定時間（積分期間）及びダイナミックレンジの特性比較を示す。図７は図６にも関連する。図６を参照しながら図７について説明する。

まずノイズ影響度について述べる。ノイズ影響度は、図６（ａ）に示すように入力電圧Ｖｉｎを積分する第１積分期間Ｔ３１と、参照電圧Ｖｒｅｆ１を積分する第２積分期間Ｔ３２を有する積分方式と比較すると、本発明では積分時間マージン係数α＝０．１とすると従来の１０％程度に抑えられることが分かった。このことは第１積分期間Ｔ１、第２積分期間Ｔ２を従来の１／８程度に短縮したこと、さらに入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ１とを重畳して積分する時間を全体の５０％程度以上に設定することによってノイズ影響度を大幅に抑制できることによる。ちなみに積分時間マージン係数α＝０．０５に設定するとノイズ影響はさらに良化し、従来の５％程度になることが分かった。なお、積分時間マージン係数αをたとえばα＝０．５に設定すると、ノイズ影響はα＝０．１のときよりは低下し、従来の６３％になることが分かった。なお、入力電圧Ｖｉｎが大きいときのレベルの１／３程度になると耐ノイズ特性の効果は入力電圧Ｖｉｎが大きい場合に比べてその効果は低下することが分かった。

次に測定時間（積分期間）の比較について述べる。測定時間は積分時間マージン係数α＝０．１のときには従来の６８％程度になることが分かった。すなわち本発明の積分時間は、従来の測定時間に比べると３０％以上短縮することが分かった。本発明では２重積分を２回行うものであるが、従来の１回の２重積分方式に比べても積分時間の短縮化が図れた。なお、積分時間マージン係数α＝０．０５に設定すると従来の測定時間の６５％程度になり、積分時間マージン係数α＝０．５に設定すると、従来の測定時間の８８％程度になり、正確には測定時間の短縮は、積分時間マージン係数αに依存することが分かった。

次に、ダイナミックレンジの比較であるが、ダイナミックレンジは、積分時間マージン係数α＝０．１のときには従来の３０％程度に抑えられることが分かった。このことにより出力積分電圧Ｖｏの出力変動も小さく抑えられる。また、ダイナミックレンジが小さく抑えられることによって積分器１０の電源電圧を低電源電圧で駆動することができ省電力化を実現することができる。

また積分器１０の低電源電圧化により、積分器１０を構成するコンデンサＣや抵抗Ｒ１，Ｒ２を小さくすることができるのでＩＣの小型化および耐ノイズ特性をさらに向上させることができる。

本発明にかかる２重積分型Ａ／Ｄ変換器は、耐ノイズ特性の向上と測定時間の短縮が図れるのでその産業上の利用可能性は極めて高い。

１０ 積分器
１１ オペアンプ
２０ 入力切替部
３０ コンパレータ
４０ 制御回路
４１ クロック信号生成回路
４２ カウンタ
４３ Ａ／Ｄ制御回路
４３ａ 開始タイミング測定回路
４４ スイッチ制御回路
１００ ２重積分型Ａ／Ｄ変換器
Ｃ コンデンサ
Ｒ１、Ｒ２ 抵抗
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
Ｔ１、Ｔ３１ 第１積分期間（第１ステップ）
Ｔ２、Ｔ３２ 第２積分期間（第２ステップ）
Ｔ３、Ｔ３３ 第３積分期間（第３ステップ）
Ｔ４、Ｔ３４ 第４積分期間（第４ステップ）
Ｔ５、Ｔ３５ 第５積分期間（第５ステップ）
Ｖｉｎ 入力電圧
Ｖｒｅｆ１ 参照電圧
Ｖｒｅｆ２ 基準電圧

Claims (8)

1. 入力電圧および参照電圧を積分しＡ／Ｄ変換を行う２重積分型Ａ／Ｄ変換器において、
   前記入力電圧及び前記参照電圧の積分を行う積分器と、
   前記積分器の入力端子に前記入力電圧の印加を中継する第１スイッチと、
   前記入力端子に前記参照電圧の印加を中継する第２スイッチと、
   前記第１スイッチおよび前記第２スイッチのオン・オフを制御する制御回路と、
   を有し、
   前記制御回路は、前記第１スイッチおよび前記第２スイッチを各別にオン・オフさせるスイッチング信号および、前記第１スイッチおよび前記第２スイッチを同時にオン・オフさせるスイッチング信号を生成し、前記第１スイッチおよび前記第２スイッチが同時にオンされたときに前記入力電圧に前記参照電圧が重畳された電圧を積分するものであり、前記第１スイッチをオンとし前記第２スイッチをオフさせる第１ステップと、前記第１スイッチをオフとし前記第２スイッチをオンとする第２ステップと、前記第１スイッチをオンとし前記第２スイッチをオフさせる第３ステップと、前記第１スイッチおよび前記第２スイッチを同時にオンさせる第４ステップと、前記第１スイッチをオフとし前記第２スイッチをオンとする第５ステップを有し、前記第１〜第５の各ステップに合った前記スイッチング信号を生成し、該スイッチング信号により、前記積分器で前記入力電圧および前記参照電圧の少なくともいずれか一方を積分することを特徴とする２重積分型Ａ／Ｄ変換器。
2. 前記第１ステップでの第１積分期間をＴ１とし、第２ステップでの第２積分期間をＴ２としたとき、前記第２積分期間Ｔ２は、Ｔ２≧αＴ１（但し、０．０５≦α≦０．５）であることを特徴とする請求項１に記載の２重積分型Ａ／Ｄ変換器。
3. 前記第３ステップでの積分期間Ｔ３は、Ｔ３＝Ｍ｛(１＋α)Ｔ１−Ｔ２｝（但し、Ｔ２≧αＴ１、０．０５≦α≦０．５、１≦Ｍ≦１６）に設定されていることを特徴とする請求項２に記載の２重積分型Ａ／Ｄ変換器。
4. 前記第４ステップでの積分期間Ｔ４は、Ｔ４＝Ｍ（Ｔ２−αＴ１）（但し、Ｔ２≧αＴ１、０．０５≦α≦０．５、１≦Ｍ≦１６）で示されることを特徴とする請求項３に記載の２重積分型Ａ／Ｄ変換器。
5. 前記第５ステップでの積分期間Ｔ５は、Ｔ５＝αＭＴ１（但し、Ｔ２≧αＴ１、０．０５≦α≦０．５、１≦Ｍ≦１６）で示されることを特徴とする請求項４に記載の２重積分型Ａ／Ｄ変換器。
6. 前記第３ステップから前記第５ステップまでのトータルの積分期間Ｔ２０は、Ｔ２０＝（１＋α）ＭＴ１（但し、Ｔ２≧αＴ１、０．０５≦α≦０．５、１≦Ｍ≦１６）で示されることを特徴とする請求項５に記載の２重積分型Ａ／Ｄ変換器。
7. 前記入力電圧の大きさに関わらず、前記積分期間Ｔ２０は常にＴ２０＝（１＋α）ＭＴ１（但し、Ｔ２≧αＴ１、０．０５≦α≦０．５、１≦Ｍ≦１６）で示されることを特徴とする請求項６に記載の２重積分型Ａ／Ｄ変換器。
8. 前記制御回路は、前記積分器からの出力信号を基準電位と比較するコンパレータと、所定の周波数とパルス幅を有するクロック信号を生成するクロック信号生成部と、前記クロック信号に基づき前記積分に要した積分期間をカウントするカウンタと、前記カウンタからの出力に応動し前記スイッチング信号を所定のタイミングで出力し前記スイッチング信号を出力するＡ／Ｄ制御回路とを備えていることを特徴とする請求項１に記載の２重積分型Ａ／Ｄ変換器。

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