JP5508233B2 - 二重積分型a/d変換器 - Google Patents
二重積分型a/d変換器 Download PDFInfo
- Publication number
- JP5508233B2 JP5508233B2 JP2010259258A JP2010259258A JP5508233B2 JP 5508233 B2 JP5508233 B2 JP 5508233B2 JP 2010259258 A JP2010259258 A JP 2010259258A JP 2010259258 A JP2010259258 A JP 2010259258A JP 5508233 B2 JP5508233 B2 JP 5508233B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- voltage
- comparator
- integrator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
以下、本実施形態の二重積分型A/D変換器について図1〜図3に基づいて説明する。
Va=−(T1・Vin)/(C・R) (式1)
となる。したがって、第1積分期間T1は、
T1=(C・R)・Va/Vin (式2)
となる。一方、放電期間T4は、
T4=(C・R)・Va/Vref (式3)
となる。そして、式2および式3から、
Vin=(T4/T1)・Vref
となる。したがって、カウンタ4のカウント値は、入力電圧Vinに比例した値となる。なお、積分器1の第2積分期間T2は、積分器1のコンデンサCの容量値と抵抗Rの抵抗値とで決まる時定数に基づいて決定すればよい。
本実施形態の二重積分型A/D変換器の基本構成は実施形態1と略同じであり、図4に示すように、コンパレータ3の基準電圧入力端への基準電圧VAGNDの入力をオンオフする第1のアナログスイッチSW11を備えている点、ウィンドウコンパレータ7の構成などが相違する。なお、実施形態1と同様の構成要素には同一の符号を付して説明を適宜省略する。
2 入力切替部
3 コンパレータ
4 カウンタ
5 制御部
6 クロックパルス発生回路
7 ウィンドウコンパレータ
8 補正手段
71 第1のコンパレータ
72 第2のコンパレータ
73 論理回路
T1 第1積分期間
T2 第2積分期間
Vin 入力電圧
Vout 出力電圧
VAGND 基準電圧
VREF+ 第1の参照電圧
VREF- 第2の参照電圧
VH 第1の比較基準電圧
VL 第2の比較基準電圧
SW1 アナログスイッチ
SW2 アナログスイッチ
SW3 アナログスイッチ
SW11 第1のアナログスイッチ
SW12 第2のアナログスイッチ
SW13 第3のアナログスイッチ
Claims (8)
- 両極性の入力電圧を変換可能な二重積分型A/D変換器であって、入力電圧を積分する第1積分期間が終了する直前において積分器の出力電圧が基準電圧よりも高い第1の比較基準電圧と前記基準電圧よりも低い第2の比較基準電圧との範囲内にあり、且つ、前記基準電圧よりも高い第1の参照電圧あるいは前記基準電圧よりも低い第2の参照電圧を積分する第2積分期間において一定周期のクロックパルスをカウントし前記積分器の出力電圧が前記基準電圧に戻るまでのカウント値をディジタル値として出力するカウンタがオーバーフローしたときに、前記カウンタのカウント値をゼロにリセットさせる補正手段を備えることを特徴とする二重積分型A/D変換器。
- 複数のアナログスイッチを具備し前記積分器に前記入力電圧と前記第1の参照電圧と前記第2の参照電圧とのいずれかを択一的に入力させる入力切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、前記第1積分期間が終了する直前において前記積分器の出力電圧が前記範囲内にあるか否かを判別するウィンドウコンパレータと、少なくとも前記入力切替部および前記カウンタを制御する制御部とを備え、前記制御部は、前記第1積分期間が終了した直後における前記コンパレータの出力に基づいて前記積分器の出力電圧の前記基準電圧に対する大小に基づく極性を判定し判定結果の極性に応じて前記入力切替部を制御する機能と、前記第2積分期間の開始後に前記第2積分期間において前記コンパレータの出力が反転したときに前記カウンタのカウント動作を停止させる機能と、前記カウンタのカウント値に前記判定結果の極性とは逆の極性を表す符号を付加させる機能とを有し、前記補正手段は、前記ウィンドウコンパレータにより前記積分器の出力電圧が前記範囲内にあると判定され、且つ、前記カウンタのオーバーフローフラグがセットされているときに、前記カウンタのカウント値をゼロにリセットさせることを特徴とする請求項1記載の二重積分型A/D変換器。
- 前記ウィンドウコンパレータは、前記積分器の出力電圧と前記第1の比較基準電圧とを比較する第1のコンパレータと、前記積分器の出力電圧と前記第2の比較基準電圧とを比較する第2のコンパレータとを有することを特徴とする請求項2記載の二重積分型A/D変換器。
- 前記コンパレータの基準電圧入力端への前記基準電圧の入力をオンオフする第1のアナログスイッチを備え、前記ウィンドウコンパレータは、前記コンパレータと、前記コンパレータの前記基準電圧入力端への前記第1の比較基準電圧の入力をオンオフする第2のアナログスイッチと、前記コンパレータの前記基準電圧入力端への前記第2の比較基準電圧の入力をオンオフする第3のアナログスイッチとを有し、前記制御部は、前記ウィンドウコンパレータを制御する機能を有し、前記第1〜前記第3のアナログスイッチを択一的にオンさせることを特徴とする請求項2記載の二重積分型A/D変換器。
- 前記制御部は、前記コンパレータの動作期間において、前記第2のアナログスイッチ、前記第3のアナログスイッチ、前記第1のアナログスイッチの順で前記第1〜前記第3のアナログスイッチを択一的にオンさせる、もしくは、前記第3のアナログスイッチ、前記第2のアナログスイッチ、前記第1のアナログスイッチの順で前記第1〜前記第3のアナログスイッチを択一的にオンさせることを特徴とする請求項4記載の二重積分型A/D変換器。
- 前記第1の比較基準電圧として前記第1の参照電圧を兼用し、前記第2の比較基準電圧として前記第2の参照電圧を兼用することを特徴とする請求項1ないし請求項5のいずれか1項に記載の二重積分型A/D変換器。
- 前記第1積分期間をT1、前記第1積分期間の開始から前記第1積分期間が終了する前記直前までの時間をT12とするとき、前記第1の比較基準電圧および前記第2の比較基準電圧それぞれの前記基準電圧との電圧差は、予め設定された前記カウンタの最大出力値に対応する前記積分器の出力電圧の(T12/T1)倍以下に設定されてなることを特徴とする請求項1ないし請求項6のいずれか1項に記載の二重積分型A/D変換器。
- 前記第1の比較基準電圧および前記第2の比較基準電圧は、前記基準電圧から生成されてなることを特徴とする請求項1ないし請求項7のいずれか1項に記載の二重積分型A/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010259258A JP5508233B2 (ja) | 2010-11-19 | 2010-11-19 | 二重積分型a/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010259258A JP5508233B2 (ja) | 2010-11-19 | 2010-11-19 | 二重積分型a/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012114501A JP2012114501A (ja) | 2012-06-14 |
JP5508233B2 true JP5508233B2 (ja) | 2014-05-28 |
Family
ID=46498284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010259258A Active JP5508233B2 (ja) | 2010-11-19 | 2010-11-19 | 二重積分型a/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5508233B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108494407A (zh) * | 2018-05-24 | 2018-09-04 | 佛山科学技术学院 | 一种电压到时间的转换电路 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113839677B (zh) * | 2021-08-31 | 2024-02-02 | 中国计量大学 | 一种积分型模数转换器及其模数转换方法 |
CN113852372B (zh) * | 2021-08-31 | 2024-02-02 | 中国计量大学 | 一种积分型模数转换器参考电荷补偿方法及装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5126218B2 (ja) * | 1971-10-20 | 1976-08-05 | ||
JPS544556A (en) * | 1977-06-13 | 1979-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Counter type encoder |
-
2010
- 2010-11-19 JP JP2010259258A patent/JP5508233B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108494407A (zh) * | 2018-05-24 | 2018-09-04 | 佛山科学技术学院 | 一种电压到时间的转换电路 |
Also Published As
Publication number | Publication date |
---|---|
JP2012114501A (ja) | 2012-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9077357B2 (en) | Semiconductor device and electronic control device | |
US9236876B2 (en) | Double-integration type A/D converter | |
JP5508233B2 (ja) | 二重積分型a/d変換器 | |
US9143151B2 (en) | Pulse generator and analog-digital converter including the same | |
KR100845323B1 (ko) | 아날로그-디지털 변환기 | |
US8803725B2 (en) | Single slope AD converter circuit provided with compartor for comparing ramp voltage with analog input voltage | |
JP4553567B2 (ja) | 電池充放電監視用回路、及び電池充放電監視方法 | |
JP2013205325A (ja) | 電流測定装置 | |
US9912898B2 (en) | Amplifier, electric circuit, and image sensor | |
JP6027625B2 (ja) | 多重センサー配列のための電流検出装置 | |
JP2014048046A (ja) | 半導体集積回路装置 | |
US6717393B2 (en) | System for difference calculation using a quad slope converter | |
JP2012114502A (ja) | 二重積分型a/d変換器 | |
JP5508242B2 (ja) | A/d変換器 | |
JP2012151683A (ja) | A/d変換装置 | |
JP2012112665A (ja) | センサ装置 | |
JP2013187784A (ja) | アナログ−ディジタル変換装置 | |
JP2012124589A (ja) | A/d変換器 | |
JP5696540B2 (ja) | Ad変換器、ダイヤル式入力装置、及び抵抗−電圧変換回路 | |
JP6393669B2 (ja) | センサ装置及びセンシング方法 | |
JP7298366B2 (ja) | 静電容量検出装置 | |
JP3589507B2 (ja) | 電磁流量計 | |
JP5447979B2 (ja) | 温度測定器 | |
JP2006135655A (ja) | 半導体集積回路 | |
JP2005128032A (ja) | 放射温度計 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130725 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140225 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140320 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5508233 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |