JP2012112665A

JP2012112665A - センサ装置

Info

Publication number: JP2012112665A
Application number: JP2010259259A
Authority: JP
Inventors: Hiroshi Obara; 弘士小原; Minoru Kumahara; 稔熊原; Tsukasa Ida; 司井田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-11-19
Filing date: 2010-11-19
Publication date: 2012-06-14

Abstract

【課題】高精度化および動作速度の高速化を図ることが可能なセンサ装置を提供する。
【解決手段】センサ部１とチョッパアンプ３の一方の入力端子との間を接続する第１状態とチョッパアンプ３の一方の入力端子と他方の入力端子との間を短絡する第２状態とを切り替える第１の切替部２を備えている。制御回路（制御手段）９は、２つの積分器６，６の一方の積分器６の第２積分期間Ｔ２と他方の積分器６の第１積分期間Ｔ１とが重なるように第３の切替部５，５を制御する。ディジタル回路１２は、制御回路９からの読み出しタイミング信号が入力される度に、ディジタル値を出力するように構成されている。ディジタル回路１２は、第１状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値と第２状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値との差分値をディジタル値として出力する。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換器を備えたセンサ装置に関するものである。

従来から、感温部とＭＯＳトランジスタとを有する複数の画素部が２次元アレイ状に配列された赤外線アレイセンサと、赤外線アレイセンサの出力電圧を信号処理する信号処理ＩＣチップとを備えたセンサ装置が提案されている（例えば、特許文献１）。特許文献１のセンサ装置は、感温部が、サーモパイルにより構成されており、信号処理用ＩＣチップが、各画素部の出力電圧を増幅する増幅回路（プリアンプ）と、各画素部の出力電圧を択一的に増幅回路に入力させるマルチプレクサとを有している。

ところで、センサの出力電圧をプリアンプで増幅してＡ／Ｄ変換器の入力電圧とする場合は、温度変化に伴うプリアンプ自身のドリフト変動の影響を小さくするために、プリアンプとしてチョッパアンプを用いるのが一般的である（例えば、特許文献２）。

また、従来から、アナログ値をディジタル値に変換するＡ／Ｄ変換器の一種として、四重積分型Ａ／Ｄ変換器が知られている（例えば、特許文献３）。四重積分型Ａ／Ｄ変換器は、二重積分型Ａ／Ｄ変換器に比べて、オフセット誤差の影響を低減でき、低雑音特性が得られるというメリットがある一方で、変換時間が長くなってしまうというデメリットがある。このため、例えば、上述のセンサ装置の信号処理用ＩＣチップにおいて、プリアンプの後段にＡ／Ｄ変換器として四重積分型Ａ／Ｄ変換器を設けた場合には、フレームレートが遅くなってしまう。

また、従来から、積分器、コンパレータ、カウンタなどを具備する２つの積分型Ａ／Ｄ変換部を備え、積分型Ａ／Ｄ変換部における積分器の構成要素である演算増幅器や、積分器の出力電圧を基準電圧（バイアス電圧）と比較するコンパレータなどのオフセット、特性ばらつき、温度変化などの影響による誤差分を補正することにより、高精度化を可能としたＡ／Ｄ変換器が提案されている（例えば、特許文献４）。特許文献４には、演算増幅器、コンパレータなどのアナログ系の構成部品に存在してしまうオフセット誤差分が入力電圧の積算値に含まれることは避けられないので、入力電圧とは別にグランド電圧を積算することでオフセット誤差の積算値を得て、入力電圧の積算値との差分をとるなどの演算処理を行うことで、誤差をなくすことが記載されている。

特許文献４に開示されたＡ／Ｄ変換器では、第１期間に、一方のＡ／Ｄ変換部において、入力信号の積分が行われるとともに当該積分中に入力信号のＡ／Ｄ変換が行われ、他方のＡ／Ｄ変換部において、当該第１期間の前半にグランド電圧の積分が行われるとともに当該積分中にグランド電圧のＡ／Ｄ変換が行われ、当該第１期間の後半にリファレンス電圧の積分が行われるとともに当該積分中にリファレンス電圧のＡ／Ｄ変換が行われる。また、第２期間に、上記他方のＡ／Ｄ変換部において、入力信号の積分が行われるとともに当該積分中に入力信号のＡ／Ｄ変換が行われ、上記一方のＡ／Ｄ変換部において、当該第２期間の前半にグランド電圧の積分が行われるとともに当該積分中にグランド電圧のＡ／Ｄ変換が行われ、当該第２期間の後半にリファレンス電圧の積分が行われるとともに当該積分中にＡ／Ｄ変換が行われる。

なお、特許文献４に開示されたＡ／Ｄ変換器は、両極性（バイポーラ）の入力電圧をディジタル値に変換することが可能であり、単極性（モノポーラ）の入力電圧しか扱えない場合に比べて、入力電圧のダイナミックレンジを広くできるというメリットがある。

特開２０１０−２３７１１７号公報特開平６−６６６３９号公報特開２００９−３８４３３号公報特開２００３−３２１１６号公報

ところで、上述のセンサ装置のように複数の画素部の出力電圧を順次読み出す必要がある構成のものにおいて、特許文献４に記載のＡ／Ｄ変換器をプリアンプの後段に設けることによって、全ての画素部それぞれの出力電圧に対応する入力電圧をディジタル値に変換するのに要する時間を短くすることでフレームレートを速くすることが考えられる。要するに、複数のセンサ素子部の各出力電圧をプリアンプで増幅してＡ／Ｄ変換器の入力電圧とするセンサ装置において、特許文献４に記載のＡ／Ｄ変換器をプリアンプの後段に設けることによって、全てのセンサ素子部の出力電圧に対応する入力電圧をディジタル値に変換するのに要する時間を短くすることで、動作速度の高速化を図ることが考えられる。

しかしながら、特許文献４に開示されたＡ／Ｄ変換器では、各Ａ／Ｄ変換部が一重積分型であり、入力電圧の積分およびＡ／Ｄ変換と、グランド電圧並びにリファレンス電圧の積分およびＡ／Ｄ変換とが、互いに異なるＡ／Ｄ変換部において行われるので、各Ａ／Ｄ変換部それぞれにおける演算増幅器のオフセット電圧の影響を除去しきれない。

本発明は上記事由に鑑みて為されたものであり、その目的は、高精度化および動作速度の高速化を図ることが可能なセンサ装置を提供することにある。

本発明のセンサ装置は、複数のセンサ素子部を有するセンサ部と、前記各センサ素子部の出力電圧を増幅する１つのチョッパアンプと、前記各センサ素子部の出力電圧を前記チョッパアンプへ順次入力させるアナログマルチプレクサを有し前記センサ部と前記チョッパアンプの一方の入力端子との間を接続する第１状態と前記チョッパアンプの前記一方の入力端子と他方の入力端子との間を短絡する第２状態とを切り替える第１の切替部と、前記チョッパアンプの後段側に設けられたＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器は、それぞれ演算増幅器と抵抗とコンデンサとを有し前記チョッパアンプの後段側に設けられた２つの積分器と、前記チョッパアンプと前記各積分器との間にそれぞれ設けられた２つのアナログスイッチを有する第２の切替部と、前記各積分器に前記チョッパアンプの出力である入力電圧と基準電圧に対して前記入力電圧とは逆極性の参照電圧との一方を択一的に入力させる第３の切替部と、前記各積分器の出力電圧を基準電圧と比較する１つのコンパレータと、２つの前記積分器のうちの１つを前記コンパレータに択一的に接続する第４の切替部と、前記各積分器それぞれにおいて前記入力電圧を第１積分期間だけ積分した後に前記参照電圧を第２積分期間だけ積分する二重積分が行われるように前記第３の切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタと、前記第１状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値と前記第２状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記両積分器の一方の前記積分器の前記第２積分期間と他方の前記積分器の前記第１積分期間とが重なるように前記第３の切替部を制御し、前記ディジタル回路は、前記制御手段からの読み出しタイミング信号が入力される度に、前記ディジタル値を出力することを特徴とする。

このセンサ装置において、前記制御手段は、前記第１の切替部を制御することによって前記第１状態と前記第２状態とを交互に切り替えさせ、時系列的に連続して現われる前記第１状態と前記第２状態との組み合わせごとに、前記第１状態のときに前記二重積分が開始される前記積分器と前記第２状態のときに前記二重積分が開始される前記積分器とが同一となるように前記第３の切替部を制御することが好ましい。

本発明のセンサ装置においては、高精度化および動作速度の高速化を図ることが可能となる。

実施形態のセンサ装置の回路図である。同上のセンサ装置の要部回路図である。同上のセンサ装置の動作説明図である。同上のセンサ装置の動作説明図である。同上のセンサ装置の動作説明図である。同上の比較例のセンサ装置の回路ブロック図である。同上の比較例のセンサ装置の動作説明図である。同上の比較例のセンサ装置の動作説明図である。同上のセンサ装置の他の動作例の説明図である。

（実施形態１）
以下、本実施形態のセンサ装置について図１〜図５に基づいて説明する。

センサ装置は、複数のセンサ素子部１ａを有するセンサ部１と、各センサ素子部１ａのアナログの出力電圧を増幅する１つのチョッパアンプ３と、チョッパアンプ３の後段側に設けられたＡ／Ｄ変換器２０とを備えている。

また、センサ装置は、センサ部１とチョッパアンプ３の一方の入力端子との間を接続する第１状態とチョッパアンプ３の一方の入力端子と他方の入力端子との間を短絡する第２状態とを切り替える第１の切替部２を備えている。第１の切替部２は、各センサ素子部１ａの出力電圧をチョッパアンプ３へ順次入力させる入力切替手段であるアナログマルチプレクサ２ａと、チョッパアンプ３の両入力端子間に接続された入力短絡手段であるアナログスイッチ２ｂとを有している。しかして、第１の切替部２は、アナログマルチプレクサ２ａの１つの入力端と出力端との間が接続された状態であり、且つ、チョッパアンプ３の両入力端子間に接続されたアナログスイッチ２ｂがオフの場合に、第１状態となる。また、第２の切替部２は、アナログマルチプレクサ２ａの全ての入力端と出力端との間が未接続の状態であり、且つ、チョッパアンプ３の両入力端子間に接続されたアナログスイッチ２ｂがオンでチョッパアンプ３の両入力端子間が短絡されている場合に、第２状態となる。

また、Ａ／Ｄ変換器２０は、チョッパアンプ３の後段側に設けられた２つの積分器６，６と、チョッパアンプ３と各積分器６，６との間にそれぞれ設けられた２つのアナログスイッチ４１，４１を有する第２の切替部４とを備えている。２つの積分器６，６は、同じ構成を有している。以下では、説明の便宜上、図１における上側の積分器６を積分器６ａ、下側の積分器６を積分器６ｂと称し、第２の切替部４についても、説明の便宜上、図１における上側のアナログスイッチ４１をアナログスイッチ４１ａ、下側のアナログスイッチ４１をアナログスイッチ４１ｂと称することがある。また、以下では、各積分器６，６の出力電圧Ｖ_out，Ｖ_outに関して、積分器６ａの出力電圧Ｖ_outを出力電圧Ｖ_outaと称し、積分器６ｂの出力電圧Ｖ_outを出力電圧Ｖ_outbと称することもある。

積分器６は、演算増幅器ＯＰ１を備え、演算増幅器ＯＰ１の反転入力端子に抵抗（入力抵抗）Ｒが接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣが接続されている。ここで、積分器６は、演算増幅器ＯＰ１の非反転入力端子の電位が、基準電圧Ｖ_AGNDに設定されるように構成されている。要するに、積分器６は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを用いた反転積分器の構成となっており、抵抗ＲとコンデンサＣとの直列回路を有している。

また、Ａ／Ｄ変換器２０は、各積分器６，６それぞれにチョッパアンプ３の出力電圧である入力電圧Ｖ_inと基準電圧Ｖ_AGNDに対して入力電圧Ｖ_inとは逆極性の参照電圧（本実施形態では、第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-）との一方を択一的に入力させる２つの第３の切替部５，５を備えている。以下では、説明の便宜上、図１における上側の第３の切替部５を第３の切替部５ａ、下側の第３の切替部５を第３の切替部５ｂと称することがある。

また、Ａ／Ｄ変換器２０は、各積分器６，６の出力電圧Ｖ_out，Ｖ_outを基準電圧Ｖ_AGNDと比較する１つのコンパレータ８と、２つの積分器６，６のうちの１つをコンパレータ８に択一的に接続する第４の切替部７とを備えている。ここで、第４の切替部７は、各積分器６，６それぞれとコンパレータ８との間に設けられた２つのアナログスイッチ７１，７１を備えている。以下では、第４の切替部７についても、説明の便宜上、図１における上側のアナログスイッチ７１をアナログスイッチ７１ａ、下側のアナログスイッチ７１をアナログスイッチ７１ｂと称することもある。

また、Ａ／Ｄ変換器２０は、第１の切替部２、第２の切替部４、第３の切替部５，５および第４の切替部７を制御する制御回路９を備えている。制御回路９は、各積分器６，６それぞれにおいて入力電圧Ｖ_inを第１積分期間Ｔ１（図３、図４参照）だけ積分した後に第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-を第２積分期間Ｔ２（図３、図４参照）だけ積分する二重積分が行われるように第３の切替部５，５を制御する機能を有している。なお、本実施形態では、制御回路９が、制御手段を構成している。

また、Ａ／Ｄ変換器２０は、第２積分期間Ｔ２毎にコンパレータ８の出力が反転するまで、クロックパルス発生部１０からの一定周期のクロックパルスをカウントしカウント値を出力するカウンタ１１を備えている。

また、Ａ／Ｄ変換器２０は、第１状態のときに第１積分期間Ｔ１が設定された積分器６の（積分器６ａあるいは積分器６ｂ）の第２積分期間Ｔ２に対応したカウント値と第２状態のときに第１積分期間Ｔ１が設定された積分器６（積分器６ｂあるいは積分器６ａ）の第２積分期間Ｔ２に対応したカウント値との差分値をディジタル値として出力するディジタル回路１２を備えている。このディジタル回路１２は、制御回路９からの読み出しタイミング信号が入力される度に、上述のディジタル値を出力する。

上述の制御回路９は、両積分器６，６の一方の積分器６（積分器６ａあるいは積分器６ｂ）の第２積分期間Ｔ２と他方の積分器６（積分器６ｂあるいは積分器６ａ）の第１積分期間Ｔ１とが重なるように第３の切替部５，５を制御する。なお、制御回路９は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。

以下、本実施形態のセンサ装置の各構成要素について更に説明する。

センサ部１としては、例えば、上記特許文献１に開示された赤外線アレイセンサのように、感温部および当該感温部の出力電圧を取り出すためのＭＯＳトランジスタを具備する複数の画素部が、半導体基板の一表面側において２次元アレイ状に配置されており、全ての感温部の出力を時系列的に読み出すことが可能なものを用いることができる。この場合、各画素部それぞれが、センサ素子部１ａを構成する。なお、この赤外線アレイセンサを温度センサとして用いる場合には、半導体基板の温度を一定に保つことで感温部におけるサーモパイルの冷接点の温度を一定温度に保つペルチェ素子を用いるか、あるいは、冷接点の温度を検出するサーミスタを設けることが好ましい。サーミスタを設ける場合には、このサーミスタも、センサ部１のセンサ素子部１ａとして扱うことができる。センサ部１は、少なくとも２つセンサ素子部１ａを有するものであればよく、赤外線アレイセンサに限定するものではなく、例えば、サーモパイルからなる感温部を１つだけ備えた赤外線センサと、この赤外線センサにおけるサーモパイルの冷接点の温度を検出するサーミスタとを、それぞれセンサ素子部１ａとする構成としてもよい。

第３の切替部５は、積分器６に入力電圧Ｖ_inと当該入力電圧Ｖ_inとは逆極性の第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-とのいずれかを択一的に入力させることができる構成となっている。ここで、第１の参照電圧Ｖ_REF+は、基準電圧Ｖ_AGNDよりも所定電圧Ｖ_refだけ高い電圧であって、Ｖ_REF+＝Ｖ_AGND＋Ｖ_refであり、第２の参照電圧Ｖ_REF-は、基準電圧Ｖ_AGNDよりも所定電圧Ｖ_refだけ低い電圧であり、Ｖ_REF-＝Ｖ_AGND−Ｖ_refである。したがって、本実施形態におけるＡ／Ｄ変換器２０は、両極性（バイポーラ）の入力電圧Ｖ_inに対応することができる。なお、基準電圧Ｖ_AGNDは、Ａ／Ｄ変換器２０の電源電圧Ｖ_DDとグランド電圧（０Ｖ）との間に設定してある（図３参照）。

第３の切替部５は、第２の切替部４のアナログスイッチ４１と積分器６との間に設けられたアナログスイッチ５１と、第１の参照電圧Ｖ_REF+を出力する第１の参照電圧発生回路９１（図２（ａ）参照）と積分器６との間に設けられたアナログスイッチ５２と、第２の参照電圧Ｖ_REF-を出力する第２の参照電圧発生回路９２（図２（ａ）参照）と積分器６との間に設けられたアナログスイッチ５３とを備えている。要するに、第３の切替部５は、複数のアナログスイッチ５１〜５３を具備している。

上述の入力電圧Ｖ_inは、センサ部１がチョッパアンプ３に接続されている第１状態でのチョッパアンプ３の出力電圧、あるいは、センサ部１がチョッパアンプ３に未接続でチョッパアンプ３の入力端子間が短絡されている第２状態でのチョッパアンプ３の出力電圧である。また、演算増幅器ＯＰ１の非反転入力端子には、基準電圧Ｖ_AGNDを出力する基準電圧発生回路（図示せず）が接続されている。ここで、第１の参照電圧Ｖ_REF+および第２の参照電圧Ｖ_REF-は、基準電圧Ｖ_AGNDから生成されていることが好ましい。すなわち、第１の参照電圧発生回路９１、第２の参照電圧発生回路９２は、基準電圧発生回路から出力される基準電圧Ｖ_AGNDから第１の参照電圧Ｖ_REF+、第２の参照電圧Ｖ_REF-を生成するものが好ましい。基準電圧発生回路は、例えば、バンドギャップリファレンス回路（図示せず）の出力から基準電圧Ｖ_AGNDを生成することが好ましい。

第１の参照電圧発生回路９１は、例えば、図２（ａ）に示すように演算増幅器ＯＰ１１と各２つずつの抵抗Ｒ１，Ｒ２とを用いて構成することができ、第１の参照電圧Ｖ_REF+は、下記（１）式により表される。

また、第２の参照電圧発生回路９２は、例えば、図２（ｂ）に示すように演算増幅器ＯＰ１２と各２つずつの抵抗Ｒ１，Ｒ２とを用いて構成することができ、第２の参照電圧Ｖ_REF-は、下記（２）式により表される。

上述の積分器６は、入力電圧Ｖ_inを第１積分期間Ｔ１（図３、図４参照）だけ積分した後に、基準電圧Ｖ_AGNDに対して入力電圧Ｖ_inとは逆極性の第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-を積分する。ここで、積分器６は、第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-を積分する第２積分期間Ｔ２（図３、図４参照）に、コンデンサＣの電荷が放電される。

ところで、第１積分期間Ｔ１および第２積分期間Ｔ２における積分器６の出力電圧Ｖ_outの変化のパターンとしては、図３のパターンＡ１，Ａ２の例が考えられる。実線で示したパターンＡ１は、入力電圧Ｖ_inの極性（入力電圧Ｖ_inの平均値の極性）がマイナスの場合であり、破線で示した変化パターンＡ２は、入力電圧Ｖ_inの極性がプラスの場合である。

制御回路９は、第１積分期間Ｔ１には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して入力電圧Ｖ_inが入力され、第２積分期間Ｔ２には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-が入力されるように第３の切替部５などを制御する。ここにおいて、制御回路９は、第３の切替部５のアナログスイッチ５１〜５３のオンオフを制御する制御信号を出力する。

この制御回路９は、第１積分期間Ｔ１の終了時におけるコンパレータ８の出力Ｖ₈に基づいて積分器６の出力電圧Ｖ_outの基準電圧Ｖ_AGNDに対する大／小に基づくプラス（＋）／マイナス（−）の極性を“Ｈ”／“Ｌ”として判定して出力するとともに極性判定結果に応じて第３の切替部５を制御する機能を有している。具体的には、制御回路９は、第１積分期間Ｔ１の終了時において、コンパレータ８の出力Ｖ₈がＨレベルの場合には積分器６の出力電圧Ｖ_outの極性を“Ｈ”（プラス）として判定し、コンパレータ８の出力Ｖ₈がＬレベルの場合には積分器６の出力電圧Ｖ_outの極性を“Ｌ”（マイナス）と判定する。また、制御回路９は、積分器６の出力電圧Ｖ_outについての極性判定結果に応じて、積分器６に第１の参照電圧Ｖ_REF+と第２の参照電圧Ｖ_REF-とのいずれか一方が入力されるように第３の切替部５を制御する。要するに、制御回路９は、第１積分期間Ｔ１の終了時において、コンパレータ８の出力Ｖ₈がＨレベルの場合には積分器６に第１の参照電圧Ｖ_REF+を入力させ、コンパレータ８の出力Ｖ₈がＬレベルの場合には積分器６に第２の参照電圧Ｖ_REF-を入力させる。

これにより、積分器６の第１積分期間Ｔ１には、入力電圧Ｖ_inとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第１の電流が流れてコンデンサＣが充電され、第２積分期間Ｔ２には、第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-とコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第２の電流が流れてコンデンサＣの電荷が放電される。

ところで、制御回路９は、極性判定結果をディジタル回路１２へ出力する。一方、制御回路９は、メモリ１２ａと演算部１２ｂとを備えており、制御回路９から出力された極性判定結果をメモリ１２ａに記憶させることができるようになっている。なお、ディジタル回路１２については、後述する。

また、積分器６は、コンデンサＣに、リセット用のアナログスイッチ６１が並列接続されている。したがって、積分器６は、リセット用のアナログスイッチ６１をオンさせることにより、コンデンサＣの残留電荷を放電させるリセット期間Ｔ０（図３、図４参照）を設けることができる。このアナログスイッチ５１のオンオフは、上述の制御回路９からの制御信号によって制御される。カウンタ１１のカウント値は、第２積分期間Ｔ２の終了直後にディジタル回路１２に与えられる。

制御回路９は、積分器６ごとに、リセット期間Ｔ０、第１積分期間Ｔ１、第２積分期間Ｔ２がサイクリックに繰り返されるように、各アナログスイッチ５１〜５３，６１のオンオフのタイミングを制御するとともにディジタル回路１２を制御する。

各アナログスイッチ２ｂ，４１，５１〜５３，６１，７１は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。

上述のカウンタ１１は、一定周期のクロックパルスを出力するクロックパルス発生部１０からのクロックパルスをカウントする。このカウンタ１１は、積分器６のリセット期間Ｔ０に、制御回路９からのリセット信号によってリセットされ、制御回路９からのカウント開始信号によって積分器６の第２積分期間Ｔ２の開始と同時に動作（カウント動作）が開始され、その後にコンパレータ８の出力Ｖ₃が変化（反転）したときに制御回路９からの停止信号によって動作（カウント動作）が終了される。要するに、制御回路９は、第２積分期間Ｔ２にカウンタ１１のカウント動作を開始させ第２積分期間Ｔ２においてコンパレータ８の出力が反転したときにカウンタ１１のカウント動作を停止させる機能を有している。したがって、カウンタ１１は、第２積分期間Ｔ２において積分器６の出力電圧Ｖ_outが基準電圧Ｖ_AGNDに戻るまでの放電期間Ｔ４（図３、図４参照）のみクロックパルスをカウントしカウント値をディジタル回路１２へ出力する。

ところで、積分器６の出力電圧Ｖ_outの絶対値は、第１積分期間Ｔ１においては入力電圧Ｖ_inの値（平均値）に比例した傾きで増加し、第２積分期間Ｔ２においては一定の傾きで減少するので、放電期間Ｔ４の長さは、入力電圧Ｖ_inに比例する。さらに説明すれば、第１積分期間Ｔ１の終了時における積分器６の出力電圧Ｖ_outをＶａとすると、

となる。したがって、第１積分期間Ｔ１は、

となる。一方、放電期間Ｔ４は、

となる。そして、（４）式および（５）式から、

となる。したがって、カウンタ１１のカウント値は、入力電圧Ｖ_inに比例した値となる。なお、積分器６の第２積分期間Ｔ２は、積分器６のコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる時定数に基づいて決定すればよい。

カウンタ１１としては、１２ビットのカウンタを用いている。なお、カウンタ１１は、１２ビットのカウンタに限らず、例えば、８ビットのカウンタや１６ビットのカウンタなどを用いてもよい。また、クロックパルス発生部１０は、例えば、発振器やクロックパルス発生回路などにより構成すればよい。また、クロックパルス発生部１０は、制御回路９に設けてもよい。

本実施形態では、基準電圧Ｖ_AGNDを１．２Ｖに設定してあるが、これに限らず、例えば、０．６Ｖなどでもよい。

また、本実施形態では、リセット期間Ｔ０、第１積分期間Ｔ１、第２積分期間Ｔ２について、Ｔ０＋Ｔ１＝Ｔ２の関係が成り立つように設定してあり、制御回路９が、図４に示すように、一方の積分器６のリセット期間Ｔ０の開始時点と他方の積分器６の第２積分器６の第２積分期間Ｔ２の開始時点とが一致するように第３の切替制御部５，５などを制御する。ここで、本実施形態では、リセット期間Ｔ０を０．３ｍｓｅｃ、第１積分期間Ｔ１を２ｍｓｅｃ、第２積分期間Ｔ２を２．３ｍｓｅｃとしているが、これらの値は一例であり、特に限定するものではない。また、制御回路９において極性を判定する際の「第１積分期間Ｔ１の終了時」とは、第１積分期間Ｔ１の終了時点に限らず、終了時点の直前（例えば、３０μｓｅｃ前）でもよい。

ところで、本実施形態のセンサ装置は、２つの積分器６ａ，６ｂを備えているので、センサ部１とチョッパアンプ３とが接続された第１状態のときに、制御回路９によって択一的に選択された積分器６により二重積分を行うことができる。また、センサ装置は、センサ部１とチョッパアンプ３とが未接続でチョッパアンプ３の両入力端子間が短絡された第２状態のときも、制御回路９によって択一的に選択された積分器６により二重積分を行うことができる。

ここで、第１状態において積分器６ａによる二重積分を行う場合、Ａ／Ｄ変換器２０では、制御回路９によって、第２の切替部４のアナログスイッチ４１ａがオン、アナログスイッチ４１ｂがオフ、第４の切替部７のアナログスイッチ７１ａがオン、アナログスイッチ７１ｂがオフに制御される。そして、制御回路９は、第３の切替部５ａのアナログスイッチ５１をオンに制御することによって、積分器６ａに、第１積分期間Ｔ１の間、入力電圧Ｖ_inの積分を行わせ、その後、第３の切替部５ａのアナログスイッチ５２あるいはアナログスイッチ５３をオンに制御することによって、積分器６ａに、第２積分期間Ｔ２の間、第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-の積分を行わせる。したがって、カウンタ１１からディジタル回路１２には、センサ素子部１ａの出力電圧をチョッパアンプ３により増幅することで得られた入力電圧Ｖ_inに応じたカウント値が入力される。

第２状態において積分器６ａによる二重積分を行う場合、Ａ／Ｄ変換部２０では、第１状態の場合と同様の動作が行われる。したがって、カウンタ１１からディジタル回路１２には、チョッパアンプ３の両入力端子間を短絡したときのチョッパアンプ３の出力電圧（オフセット電圧）からなる入力電圧Ｖ_inに応じたカウント値が入力される。

また、第１状態において積分器６ｂによる二重積分を行う場合、Ａ／Ｄ変換器２０では、制御回路９によって、第２の切替部４のアナログスイッチ４１ａがオフ、アナログスイッチ４１ｂがオン、第４の切替部７のアナログスイッチ７１ａがオフ、アナログスイッチ７１ｂがオンに制御される。そして、制御回路９は、第３の切替部５ｂのアナログスイッチ５１をオンに制御することによって、積分器６ｂに、第１積分期間Ｔ１の間、入力電圧Ｖ_inの積分を行わせ、その後、第３の切替部５ｂのアナログスイッチ５２あるいアナログスイッチ５３をオンに制御することによって、積分器６ｂに、第２積分期間Ｔ２の間、第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-の積分を行わせる。したがって、カウンタ１１からディジタル回路１２には、センサ素子部１ａの出力電圧をチョッパアンプ３により増幅することで得られた入力電圧Ｖ_inに応じたカウント値が入力される。

第２状態において積分器６ｂによる二重積分を行う場合、Ａ／Ｄ変換部２０では、第１状態の場合と同様の動作が行われる。したがって、カウンタ１１からディジタル回路１２には、チョッパアンプ３の両入力端子間を短絡したときのチョッパアンプ３の出力電圧（オフセット電圧）からなる入力電圧Ｖ_inに応じたカウント値が入力される。

ディジタル回路１２は、カウンタ１１から入力されたカウント値や制御回路９から出力された極性などを記憶するメモリ１２ａと、メモリ１２ａに記憶されたカウント値を用いて適宜の演算を行う演算器１２ｂとを備えている。

ここにおいて、ディジタル回路１２は、制御回路９からの読み出しタイミング信号が入力される度に、演算部１２ｂが、第１状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値（以下、第１のカウント値とも称する）と第２状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値（以下、第２のカウント値）との差分値を求める機能を有している。また、本実施形態では、演算器１２ｂが、この差分値に、制御回路９での極性判定結果の極性とは逆の極性を表す符号を付加させてディジタル値として出力させる機能を有している。ディジタル回路１２において、符号を付加させる機能は、例えば、符号付加回路などによって実現すればよい。なお、入力電圧Ｖ_inとして両極性を扱う必要がない場合には、符号を付加させる必要はなく、差分値をディジタル値として出力するようにすればよい。第１のカウント値、第２のカウント値は、適宜、メモリ１２ａに記憶され、演算器１２ｂにおいて差分値を求める際にメモリ１２ａから読み出される。

本実施形態のセンサ装置の動作をまとめると図４のようになる。ここで、図４は、（ａ）がＡ／Ｄ変換器２０の入力電圧Ｖ_in（つまり、チョッパアンプ３の出力電圧）、（ｂ１）が積分器６ａの出力電圧Ｖ_outa、（ｂ２）が積分器６ｂの出力電圧Ｖ_outb、（ｃ）がコンパレータ８の出力Ｖ₈、（ｄ）がカウンタ８のカウント期間、（ｅ）がカウンタ８においてカウントされるクロックパルス、（ｆ）がクロックパルス発生部１０から出力されるクロックパルスである。

以上説明したように、本実施形態のセンサ装置は、上述の、センサ部１と、チョッパアンプ３と、第１の切替部２と、Ａ／Ｄ変換器２０とを備え、Ａ／Ｄ変換器２０が、２つの積分器６，６と、第２の切替部４と、第３の切替部５，５と、１つのコンパレータ８と、第４の切替部７と、制御手段である制御回路９と、カウンタ１０と、ディジタル回路１２とを備えている。そして、本実施形態のセンサ装置は、制御回路９が、両積分器６，６の一方の積分器６の第２積分期間Ｔ２と他方の積分器６の第１積分期間Ｔ１とが重なるように第３の切替部５，５を制御し、ディジタル回路１２が、制御回路９からの読み出しタイミング信号が入力される度に、ディジタル値を出力するように構成されている。しかして、本実施形態のセンサ装置では、各積分器６，６それぞれを二重積分動作させ、各積分器６，６それぞれでの第１積分期間Ｔ１を長くすることによって低雑音化による高精度化を図りながらも、フレームレートが遅くするのを抑制することが可能となる。

また、本実施形態のセンサ装置は、ディジタル回路１２から出力されるディジタル値が、第１状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値と第２状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値との差分値である。しかして、本実施形態のセンサ装置では、チョッパアンプ３や演算増幅器ＯＰ１などのオフセット電圧の影響を低減することが可能となり、高精度化を図れる。

要するに、本実施形態のセンサ装置では、高精度化および動作速度の高速化を図ることが可能となる。

また、本実施形態のセンサ装置では、制御回路９が、上述の極性を判定する機能を有し、極性判定結果に応じて第１の参照電圧Ｖ_REF+あるいは第２の参照電圧Ｖ_REF-が積分器６に入力されるように第３の切替部５を制御する機能を有しているので、両極性（バイポーラ）の入力電圧Ｖ_inに対応することができる。

ところで、本実施形態のセンサ装置では、チョッパアンプ３、積分器６ａ、積分器６ｂ、コンパレータ８それぞれの動作期間が、図５の（ａ）、（ｂ１）、（ｂ２）、（ｃ）それぞれにおいて四角で囲んだ期間となる。なお、図５において四角の中に記載されている「offset１」、「offset２」は、チョッパアンプ３の両入力端子間を短絡したときに扱うデータであることを示しており、最後の数字がデータの順番を示しており、「signal０」、「signal１」、「signal２」は、センサ素子部１ａの出力信号をチョッパアンプ３に入力したときに扱うデータであることを示しており、最後の数字がデータの順番を示している。

これに対して、図６に示すように、積分器６を１つだけしか備えていない比較例のセンサ装置では、その動作をまとめると図７のようになり、チョッパアンプ３、積分器６、コンパレータ８それぞれの動作期間が、図８の（ａ）、（ｂ）、ｃ）それぞれにおいて四角で囲んだ期間となる。

本実施形態のセンサ装置は、図６に示した比較例のセンサ装置に比べて、チョッパアンプ３およびコンパレータ８それぞれの動作効率を高くすることが可能となる。したがって、本実施形態のセンサ装置では、コンパレータ８の動作効率を高くすることによって、コンパレータ８の動作期間を長くすることができ、コンパレータ８の応答速度を遅くすることができるので、コンパレータ８の消費電流を低減することができる。

また、本実施形態のセンサ装置では、制御手段である制御回路９が、第１の切替部２を制御することによって第１状態と第２状態とを交互に切り替えさせ、時系列的に連続して現われる第１状態と第２状態との組み合わせごとに、第１状態のときに二重積分が開始される積分器６と第２状態のときに二重積分が開始される積分器６とが同一となるように第３の切替部５，５を制御する。

しかして、本実施形態のセンサ装置によれば、同一（１つ）の演算増幅器ＯＰ１を利用しての連続した２回のサンプリング動作で演算増幅器ＯＰ１のオフセット電圧をキャンセルする相関二重サンプリング（Correlated Double Sampling）が可能となり、図９に示すように、第１状態のときに二重積分が開始される積分器６と第２状態のときに二重積分が開始される積分器６とが異なる場合に比べて、低雑音化を図れる。

１センサ部
２第１の切替部
２ａアナログマルチプレクサ
２ｂアナログスイッチ
３チョッパアンプ
４第２の切替部
５第３の切替部
６積分器
７第４の切替部
８コンパレータ
９制御回路（制御手段）
１０クロックパルス発生部
１１カウンタ
１２ディジタル回路
２０Ａ／Ｄ変換器
Ｔ１第１積分期間
Ｔ２第２積分期間
Ｖ_in 入力電圧
Ｖ_out 出力電圧
Ｖ_AGND 基準電圧
Ｖ_REF+ 参照電圧（第１の参照電圧）
Ｖ_REF- 参照電圧（第２の参照電圧）

Claims

複数のセンサ素子部を有するセンサ部と、前記各センサ素子部の出力電圧を増幅する１つのチョッパアンプと、前記各センサ素子部の出力電圧を前記チョッパアンプへ順次入力させるアナログマルチプレクサを有し前記センサ部と前記チョッパアンプの一方の入力端子との間を接続する第１状態と前記チョッパアンプの前記一方の入力端子と他方の入力端子との間を短絡する第２状態とを切り替える第１の切替部と、前記チョッパアンプの後段側に設けられたＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器は、それぞれ演算増幅器と抵抗とコンデンサとを有し前記チョッパアンプの後段側に設けられた２つの積分器と、前記チョッパアンプと前記各積分器との間にそれぞれ設けられた２つのアナログスイッチを有する第２の切替部と、前記各積分器に前記チョッパアンプの出力である入力電圧と基準電圧に対して前記入力電圧とは逆極性の参照電圧との一方を択一的に入力させる第３の切替部と、前記各積分器の出力電圧を基準電圧と比較する１つのコンパレータと、２つの前記積分器のうちの１つを前記コンパレータに択一的に接続する第４の切替部と、前記各積分器それぞれにおいて前記入力電圧を第１積分期間だけ積分した後に前記参照電圧を第２積分期間だけ積分する二重積分が行われるように前記第３の切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタと、前記第１状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値と前記第２状態のときに前記第１積分期間が設定された前記積分器の前記第２積分期間に対応した前記カウント値との差分値をディジタル値として出力するディジタル回路とを備え、前記制御手段は、前記両積分器の一方の前記積分器の前記第２積分期間と他方の前記積分器の前記第１積分期間とが重なるように前記第３の切替部を制御し、前記ディジタル回路は、前記制御手段からの読み出しタイミング信号が入力される度に、前記ディジタル値を出力することを特徴とするセンサ装置。
前記制御手段は、前記第１の切替部を制御することによって前記第１状態と前記第２状態とを交互に切り替えさせ、時系列的に連続して現われる前記第１状態と前記第２状態との組み合わせごとに、前記第１状態のときに前記二重積分が開始される前記積分器と前記第２状態のときに前記二重積分が開始される前記積分器とが同一となるように前記第３の切替部を制御することを特徴とする請求項１記載のセンサ装置。