JP2012151683A - Ａ／ｄ変換装置 - Google Patents

Abstract

【課題】積分器の前段に増幅回路を追加することなく、ダイナミックレンジの広範囲化および高精度化が可能なＡ／Ｄ変換装置を提供する。
【解決手段】積分器１の出力電圧Ｖoutを基準電圧Ｖrefと比較するコンパレータ２と、コンパレータ２の後段に設けられクロックパルスをカウントするカウンタ３と、カウンタ３のカウント値を積分器１の出力電圧Ｖoutの振幅に応じたディジタル値に変換して出力する変換回路４と、積分器１の出力電圧Ｖoutの振幅に応じたディジタル値を出力する比較型Ａ／Ｄ変換器５と、選択回路６と、タイミング制御回路７とを備える。タイミング制御回路７は、積分器１を積分動作させる積分期間の終了直前の所定時までにコンパレータ２の出力Ｖcpが反転しない場合には、比較型Ａ／Ｄ変換器５にＡ／Ｄ変換を行わせてディジタル値を選択回路６から出力させ、反転した場合には、変換回路４から出力されるディジタル値を選択回路６から出力させる。
【選択図】図１

Description

本発明は、アナログ値をディジタル値に変換するＡ／Ｄ変換装置に関するものである。

従来から、入力信号が入力される増幅回路と、増幅回路により増幅された信号（アナログ値）に対するＡ／Ｄ変換を行うＡ／Ｄ変換器とを備えた集積回路装置が提案されている（特許文献１参照）。

ここで、増幅回路は、カスケード接続された複数の増幅器を有している。また、集積回路装置は、各増幅器それぞれのオフセット調整を各別に行うための複数のＤ／Ａ変換器と、各Ｄ／Ａ変換器を用いた各増幅器のオフセット調整の設定および各増幅器のゲイン調整の設定を行う制御回路とを備えている。特許文献１には、この集積回路装置によれば、ＤＣオフセットや振幅が異なる様々な入力信号が入力された場合でも、最適な電圧範囲の信号をＡ／Ｄ変換器に入力できるようになり、種々のセンサの検出信号に対応することが可能となる旨が記載されている。なお、特許文献１には、Ａ／Ｄ変換器として、逐次比較型Ａ／Ｄ変換器が例示されている。

また、従来から、アナログ値をディジタル値に変換するＡ／Ｄ変換器の一種として、一重積分型Ａ／Ｄ変換器や二重積分型Ａ／Ｄ変換器などの積分型Ａ／Ｄ変換器が知られている（例えば、特許文献２参照）。なお、一重積分型Ａ／Ｄ変換器は、二重積分型Ａ／Ｄ変換器に比べて、精度が低下するものの、変換時間が短くなるというメリットがある。

特開２００９−２００７９７号公報 米国特許第５６１４９０２号

ところで、特許文献１に記載された集積回路装置においては、入力信号が急激に小さくなるような変化を生じた場合、ゲインの調整が間に合わず、適正なディジタル値が得られない懸念がある。また、特許文献２に記載された一重積分型Ａ／Ｄ変換器においては、ダイナミックレンジの広範囲化を図ると、入力信号が小さい場合に精度が低下してしまう。

本発明は上記事由に鑑みて為されたものであり、その目的は、積分器の前段に増幅回路を追加することなく、ダイナミックレンジの広範囲化および高精度化が可能なＡ／Ｄ変換装置を提供することにある。

本発明のＡ／Ｄ変換装置は、演算増幅器と抵抗とコンデンサとを有し入力電圧を積分する積分器と、前記積分器の出力電圧を基準電圧と比較するコンパレータと、前記コンパレータの後段に設けられ一定周期のクロックパルスをカウントしカウント値を出力するカウンタと、前記カウンタから出力される前記カウント値を前記積分器の出力電圧の振幅に応じたディジタル値に変換して出力する変換回路と、前記積分器の出力電圧の振幅に応じたディジタル値を出力する比較型Ａ／Ｄ変換器と、前記変換回路と前記比較型Ａ／Ｄ変換器との一方からのディジタル値を選択的に出力する選択回路と、前記積分器、前記コンパレータ、前記カウンタ、前記比較型Ａ／Ｄ変換器および前記選択回路それぞれの動作を制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記積分器を積分動作させる一定時間の積分期間の終了直前の所定時までに前記コンパレータの出力が反転しない場合には、前記比較型Ａ／Ｄ変換器を動作させ前記比較型Ａ／Ｄ変換器から出力されるディジタル値を前記選択回路から出力させ、前記所定時までに前記コンパレータの出力が反転した場合には、前記変換回路から出力されるディジタル値を前記選択回路から出力させることを特徴とする。

このＡ／Ｄ変換装置において、前記タイミング制御回路から出力される基本クロックパルスを第１の分周比で分周し前記クロックパルスとして前記カウンタへ与える第１の分周器と、前記基本クロックパルスを第２の分周比で分周して前記比較型Ａ／Ｄ変換器へ与える第２の分周器とを備えることが好ましい。

このＡ／Ｄ変換装置において、前記第１の分周比および前記第２の分周比を各別に変更可能であることが好ましい。

このＡ／Ｄ変換装置において、前記選択回路から出力されるディジタル値を補正する補正制御回路を備え、前記補正制御回路は、前記比較型Ａ／Ｄ変換器から前記選択回路を通して出力されるディジタル値の最大値と前記変換回路から前記選択回路を通して出力されるディジタル値の最小値とが等しくなるように前記選択回路を通して出力されたディジタル値を補正するための補正係数を用いて、前記選択回路から出力されたディジタル値を補正することが好ましい。

このＡ／Ｄ変換装置において、前記タイミング制御回路は、前記積分期間内において前記コンパレータの出力が立ち上がる度に前記カウンタのカウント値を前記変換回路でディジタル値に変換させて前記選択回路から出力させ、前記カウンタをリセットさせるとともに前記積分器の出力電圧をリセットさせることが好ましい。

このＡ／Ｄ変換装置において、前記カウンタと前記変換回路との間に設けられ、前記積分期間において前記コンパレータの出力が立ち上がる度に前記カウンタから入力されるカウント値を累算して累算値を求めて前記累算値を累算回数で除した値を前記カウンタの平均のカウント値として出力する平均化回路を備え、前記タイミング制御回路は、前記積分期間内において前記コンパレータの出力が立ち上がる度に前記カウンタのカウント値を前記平均化回路へ出力させるとともに前記積分器の出力電圧をリセットさせることが好ましい。

このＡ／Ｄ変換装置において、前記積分器が、前記演算増幅器と前記抵抗と前記コンデンサとを有する反転積分器と、前記反転積分器の出力の符号を反転して出力する符号反転回路とを有する非反転積分器であり、前記演算増幅器の非反転入力端子にグランド電圧とオフセット電圧とを選択的に入力させる切替部を備え、前記タイミング制御回路は、前記非反転入力端子がグランド電圧となるように前記切替部を制御した第１状態で前記変換回路から出力されるディジタル値に基づいて前記積分器の入力電圧が予め区分した複数の信号範囲のうちのいずれにあるかを特定した後、当該特定した信号範囲に基づいて前記オフセット電圧を設定し、前記非反転入力端子が前記オフセット電圧となるように前記切替部を制御した第２状態で、前記第１状態において前記積分器での積分開始から前記コンパレータの出力が反転するまでの時間に比べて短い時間の経過後に前記比較型Ａ／Ｄ変換器から出力されるディジタル値を前記選択回路から出力させることが好ましい。

本発明のＡ／Ｄ変換器においては、積分器の前段に増幅回路を追加することなく、ダイナミックレンジの広範囲化および高精度化が可能となる。

実施形態１のＡ／Ｄ変換装置に関し、（ａ）は全体の回路図、（ｂ）は符号反転回路の回路図、（ｂ）は選択回路の等価回路図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の要部説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置における積分期間設定手段を構成する第１の電圧設定回路の回路図である。 同上のＡ／Ｄ変換装置における分周比設定手段を構成する第２の電圧設定回路の回路図である。 同上のＡ／Ｄ変換装置における基準電圧設定手段の構成例の説明図である。 同上のＡ／Ｄ変換装置における基準電圧設定手段の他の構成例の説明図である。 実施形態２のＡ／Ｄ変換装置の回路図である。 実施形態３のＡ／Ｄ変換装置の回路図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の他の構成例の回路図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の別の構成例の回路図である。 実施形態４のＡ／Ｄ変換装置の動作説明図である。 実施形態５のＡ／Ｄ変換装置に関し、（ａ）は回路図、（ｂ）は要部回路ブロック図である。 同上のＡ／Ｄ変換装置の動作説明図である。 実施形態６のＡ／Ｄ変換装置の回路図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の動作説明図である。 同上のＡ／Ｄ変換装置の要部説明図である。

（実施形態１）
以下、本実施形態のＡ／Ｄ変換装置について図１〜図１１に基づいて説明する。

Ａ／Ｄ変換装置は、入力電圧Ｖinを積分する積分器１を備えている。このＡ／Ｄ変換装置は、積分器１の後段に設けられたコンパレータ２と、コンパレータ２の後段に設けられたカウンタ３と、カウンタ３から出力されるカウント値を積分器１の出力電圧Ｖoutの振幅に応じたディジタル値に変換して出力する変換回路４とを備えている。また、Ａ／Ｄ変換装置は、積分器１の後段に設けられた比較型Ａ／Ｄ変換器５を備えている。さらに、Ａ／Ｄ変換装置は、変換回路４と比較型Ａ／Ｄ変換器５との一方からのディジタル値を選択的に出力する選択回路６と、積分器１、コンパレータ２、カウンタ３、変換回路４、比較型Ａ／Ｄ変換器５および選択回路６それぞれの動作を制御するタイミング制御回路７とを備えている。

上述の入力電圧Ｖinとしては、例えば、図示しないセンサ（例えば、赤外線センサなど）の出力電圧をプリアンプ（図示せず）などにより増幅して得られた電圧信号がある。なお、センサは赤外線センサに限らず、例えば、赤外線センサ以外の物理量センサや、化学量センサなどでもよい。

積分器１は、演算増幅器ＯＰ１を備え、演算増幅器ＯＰ１の反転入力端子に抵抗（入力抵抗）Ｒが接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣが接続されている。また、積分器１は、演算増幅器ＯＰ１の非反転入力端子をグラウンドに接地してある。要するに、積分器１は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを用いた反転積分器１０を備えている。また、積分器１は、反転積分器１０の出力の符号を反転して出力する符号反転回路１１を備えており、符号反転回路１１の出力が出力電圧Ｖoutとなる。結局、積分器１は、反転積分器１０と符号反転回路１１とを有する非反転積分器である。符号反転回路１１は、例えば、図１（ｂ）に示すように、演算増幅器ＯＰ２と２つの抵抗Ｒ１，Ｒ２とを用いた反転増幅器において、２つの抵抗Ｒ１，Ｒ２の抵抗値を等しくすることによって構成することができる。すなわち、２つの抵抗Ｒ１，Ｒ２の抵抗値が等しい反転増幅器は、利得が−１となるので、符号反転回路１１として用いることができる。

また、積分器１は、コンデンサＣに、リセット用スイッチＳＷ１が並列接続されている。したがって、積分器１は、リセット用スイッチＳＷ１がオンのときに、コンデンサＣの残留電荷を放電させることができる。リセット用スイッチＳＷ１は、アナログスイッチである。リセット用スイッチＳＷ１としてのアナログスイッチは、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。リセット用スイッチＳＷ１は、上述のタイミング制御回路７からの第１のリセット信号（図２（ｃ）および図３（ｃ）参照）によってオンされる。

積分器１は、積分動作する積分期間Ｔ１（図２、図３参照）に、入力電圧ＶinとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる電流が流れてコンデンサＣが充電される。要するに、積分器１の積分期間Ｔ１は、一定時間である。また、積分器１は、第１のリセット信号が入力されているリセット期間Ｔ０（図２、図３参照）に、リセット用スイッチＳＷ１がオンとなるので、コンデンサＣの電荷が放電される。積分器１は、リセット期間Ｔ０、積分期間Ｔ１がサイクリックに繰り返されるように、タイミング制御回路７によって制御される。積分期間Ｔ１は、タイミング制御回路７によって管理されており、第１のリセット信号の立ち下りのタイミングと、次の第１のリセット信号の立ち上がりとの間の期間となる。なお、積分期間Ｔ１は、例えば、積分器１のコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる時定数を考慮して予め設定すればよい。

コンパレータ２は、積分器１の出力電圧Ｖoutを基準電圧Ｖrefと比較する。ここで、コンパレータ２は、マイナス入力端子が、基準電圧Ｖrefを出力する基準電圧発生回路（図示せず）に接続され、プラス入力端子が、積分器１の出力端に接続されている。したがって、コンパレータ２は、マイナス入力端子に基準電圧Ｖrefが入力され、プラス入力端子に積分器１の出力電圧Ｖoutが入力される。したがって、コンパレータ２の出力Ｖcpは、図２、図３に示すように、積分器１の出力電圧Ｖoutが基準電圧Ｖrefよりも高い場合にＨレベル、低い場合にＬレベルとなる。

カウンタ３は、タイミング制御回路７から出力される一定周期のクロックパルス（以下、第１のクロックパルスと称する）をカウントするものであり、カウント値を出力することが可能となっている。このカウンタ３は、積分器１のリセット期間Ｔ０に、タイミング制御回路７からの第２のリセット信号が入力されることによって、カウント値がリセットされる。そして、カウンタ３は、タイミング制御回路７からのカウント開始信号によって積分期間Ｔ１の開始と同時に動作（カウント動作）が開始され、その後にコンパレータ２の出力Ｖcpが変化（反転）したときにタイミング制御回路７からの停止信号によって動作（カウント動作）が終了される。要するに、タイミング制御回路７は、積分期間Ｔ１にカウンタ３のカウント動作を開始させ、積分期間Ｔ１においてコンパレータ２の出力Ｖcpが反転したときにカウンタ３のカウント動作を停止させる機能を有している。したがって、カウンタ３は、積分器１の出力電圧Ｖoutが基準電圧Ｖrefに達するまで第１のクロックパルスをカウントすることにより得たカウント値を、出力することが可能である。

カウンタ３としては、８ビットのカウンタを用いている。なお、カウンタ３は、８ビットのカウンタに限らず、例えば、１２ビットのカウンタや１６ビットのカウンタなどを用いてもよい。

ところで、積分器１の出力電圧Ｖoutは、積分期間Ｔ１においては入力電圧Ｖinの値（平均値）に比例した傾きで増加する。さらに説明すれば、積分期間Ｔ１の終了時における積分器１の出力電圧Ｖoutは、

となる。したがって、カウンタ３のカウント値は、入力電圧Ｖinに比例した値となる。

積分器１の出力電圧Ｖoutが０から基準電圧Ｖrefまで増加するのに、積分開始時点ｔ0（図２、図３参照）から要する時間をＴ２（図３のｔ0からｔ2までの時間）とすると、

となる。したがって、カウンタ３のカウント値は、入力電圧Ｖinに反比例した値となる。ここで、（２）式を変形すれば、入力電圧Ｖinは、

となるから、時間Ｔ２を測定すれば、演算により入力電圧Ｖinを求めることが可能となる。

変換回路４は、カウンタ３から出力されたカウント値を積分器１の出力電圧Ｖoutの振幅に応じたディジタル値に変換して出力するディジタル回路により構成すればよい。ここで、変換回路４は、例えば、下記（４）式からなる変換式の演算を行うことにより、カウント値をディジタル値に変換するようにすればよい。

この変換式では、ｘが、入力値（カウンタ３のカウント値）、ｙが、出力値（ディジタル値）であり、ａ，ｂが、それぞれ定数である。ここで、（３）式と（４）式とを比較すれば分かるように、定数ａは、Ｃ・Ｒ・Ｖrefの値に依存する値である。ただし、コンデンサＣの容量値、抵抗Ｒの抵抗値それぞれの誤差や温度係数などによる変換精度の低下を抑制するために、定数ａ，ｂの値は、Ａ／Ｄ変換装置の出荷前やＡ／Ｄ変換装置の使用時において動的に行われるキャリブレーションによって決定することが好ましい。このキャリブレーションでは、定数ａ，ｂを未知数として、互いに異なる２つの出力値ｙをそれぞれ規定できる２つの入力値ｘを入力し、１対１で対応する入力値ｘと出力値ｙとを（４）式に入力することにより得た連立方程式から、定数ａ，ｂを算出する。

上述の変換式の演算を行う変換回路４は、定数ａをカウント値ｘで除することにより第１項のａ／ｘを求める除算器（図示せず）と、ａ／ｘに第２項の定数ｂを加算する加算器とを有するマイクロコンピュータで構成することができる。

また、変換回路４は、上述の演算を行う構成に限らず、例えば、カウント値とディジタル値とを１対１で対応付けた対応表を格納した不揮発性メモリ（例えば、ＥＥＰＲＯＭなど）からなる記憶部を有するディジタル回路により構成し、カウンタ３からカウント値が入力されたときに、記憶部を参照して当該カウント値に対応付けられたディジタル値を出力するようにしてもよい。

比較型Ａ／Ｄ変換器５は、積分器１の出力電圧ＶoutをＡ／Ｄ変換することにより、積分器１の出力電圧Ｖoutの振幅に応じたディジタル値を出力することが可能なものである。比較型Ａ／Ｄ変換器５としては、例えば、フラッシュ型Ａ／Ｄ変換器（flash type analog to digital convertor）などの無帰還比較型Ａ／Ｄ変換器や、逐次比較型Ａ／Ｄ変換器（successive approximation type analog to digital convertor）などの帰還比較型Ａ／Ｄ変換器を用いればよい。比較型Ａ／Ｄ変換器５としては、カウンタ３よりもビット数の多いものが好ましく、１６ビットのものを用いているが、これに限らず、例えば、１２ビットのものを用いてもよい。なお、比較型Ａ／Ｄ変換器５には、タイミング制御回路７から第２のクロックパルスが与えられる。また、比較型Ａ／Ｄ変換器５は、タイミング制御回路７から変換開始信号が与えられと、積分器１の出力電圧ＶoutをＡ／Ｄ変換する。また、比較型Ａ／Ｄ変換器５は、タイミング制御回路７から第３のリセット信号が与えられると、リセットされる。

選択回路６は、変換回路４と比較型Ａ／Ｄ変換器５との一方からのディジタル値を選択的に出力することが可能となっている。この選択回路６は、２入力１出力のディジタルマルチプレクサにより構成されている。なお、選択回路６の等価回路図は、図１（ｃ）に示すようになる。すなわち、選択回路６は、等価回路的には、比較型Ａ／Ｄ変換器５が接続された入力端と当該選択回路６の出力端との間に設けられたスイッチＳＷ６１と、変換回路４が接続された入力端と当該選択回路６の出力端との間に設けられたスイッチＳＷ６２とを有していることとなる。

選択回路６は、コンパレータ２の出力Ｖcpが選択信号として入力され、タイミング制御回路７からの読み出しタイミング信号が入力される度に、比較型Ａ／Ｄ変換器５からのディジタル値あるいは変換回路４からのディジタル値を出力する。ここにおいて、選択回路６は、選択信号がＨレベルの場合には、変換回路４からのディジタル値を出力させ、選択信号がＬレベルの場合には、比較型Ａ／Ｄ変換回路５からのディジタル値を出力させる。

タイミング制御回路７は、例えば、発振器や基準クロックパルス発生回路などにより構成される基準クロック発生部（図示せず）から出力される基準クロックを分周器８（図４参照）によって分周することにより得られる基本クロックパルスに基づいて第１のクロックパルスおよび第２のクロックパルスを生成する機能を有している。ただし、基準クロック発生部は、タイミング制御回路７に設けてもよい。分周器８は、基準クロックの周波数を１／Ｎ（Ｎは自然数）に変換する回路であり、例えば、トグル型フリップフロップ回路（Toggle type Flip-Flop circuit：Ｔ−ＦＦ）を用いて構成することができる。なお、タイミング制御回路７は、基本クロックパルスをカウントするカウンタを備えている。

タイミング制御回路７は、積分期間Ｔ１において当該積分期間Ｔ１の終了直前の所定時ｔ10（図２参照）までにコンパレータ２の出力Ｖcpが反転しない場合には、直ちに比較型Ａ／Ｄ変換器５に変換開始信号を与えてＡ／Ｄ変換を行わせ、比較型Ａ／Ｄ変換器５から出力されるディジタル値を選択回路６から出力させる。ここで、タイミング制御回路７が積分器１の出力電圧Ｖoutの振幅を比較型Ａ／Ｄ変換器５によりＡ／Ｄ変換させ、ディジタル値を選択回路６から出力させるモード（以下、振幅基準モードと称する）では、Ａ／Ｄ変換装置において利用される構成は図５（ａ）のようになり、積分器１が前置増幅器（プリアンプ）としての役割を果たすこととなる。したがって、振幅基準モードでは、Ａ／Ｄ変換装置の精度が、比較型Ａ／Ｄ変換器５の精度により決まる。

また、タイミング制御回路７は、積分期間Ｔ１において所定時ｔ10までにコンパレータ２の出力Ｖcpが反転した場合には、直ちにカウンタ３のカウント動作を停止させてカウント値を変換回路４によってディジタル値に変換させ、変換回路４から出力されるディジタル値を選択回路６から出力させる。ここで、タイミング制御回路７がカウンタ３のカウント値を変換回路４により変換させ、ディジタル値を選択回路６から出力させるモード（以下、時間基準モードと称する）では、Ａ／Ｄ変換装置において利用される構成は図５（ｂ）のようになり、積分器１が、一重積分型Ａ／Ｄ変換器の一部として動作する。したがって、時間基準モードでは、Ａ／Ｄ変換装置の精度が、一重積分型Ａ／Ｄ変換器の精度により決まる。

ところで、積分器１での積分開始時点ｔ0からの時間（経過時間）と積分器１の出力電圧Ｖoutとの関係としては、例えば、図６のパターンＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６などがある。ここにおいて、入力電圧Ｖinの大小関係は、Ａ１＜Ａ２＜Ａ３＜Ａ４＜Ａ５＜Ａ６となっている。そして、パターンＡ１、Ａ２，Ａ３の場合は、振幅基準モードとなり、選択回路６から出力されるディジタル値の大小関係が、Ａ１＜Ａ２＜Ａ３となる。また、パターンＡ４，Ａ５，Ａ６の場合は、時間基準モードとなり、選択回路６から出力されるディジタル値の大小関係が、Ａ４＜Ａ５＜Ａ６となる。

上述の所定時ｔ10は、タイミング制御回路７において、積分期間Ｔ１毎に設定される。この所定時ｔ10は、積分期間Ｔ１の終了時点ｔ11よりも規定時間Ｔpre（≪Ｔ１）だけ前の時点である。タイミング制御回路７は、積分期間Ｔ１に基づいて終了時点ｔ11および所定時ｔ10を決定する。ここにおいて、タイミング制御回路７は、基本クロックパルスをカウントするカウンタの出力に基づいて所定時ｔ10、終了時点ｔ11を管理する。なお、本実施形態では、リセット期間Ｔ０を０．３ｍｓｅｃ、積分期間Ｔ１を２ｍｓｅｃとし、規定時間Ｔpreを２５μｓｅｃに設定してあるが、これらの数値は一例であり、特に限定するものではない。

タイミング制御回路７は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、それぞれ所望の機能を実現するように設計した複数の回路を組み合わせたディジタル回路などにより構成してもよい。

上述の説明から明らかなように、選択回路６からは、入力電圧Ｖinに応じたディジタル値が出力される。ここにおいて、入力電圧Ｖinと選択回路６から出力されるディジタル値との関係は、略線形（例えば、図７（ｂ），（ｄ）参照）となる。

以上説明したように、本実施形態のＡ／Ｄ変換装置は、上述の、積分器１と、コンパレータ２と、カウンタ３と、変換回路４と、比較型Ａ／Ｄ変換器５と、選択回路６と、タイミング制御回路７とを備えている。そして、本実施形態のＡ／Ｄ変換装置は、タイミング制御回路７が、積分器１を積分動作させる一定時間の積分期間Ｔ１の終了直前の所定時ｔ10までにコンパレータ２の出力Ｖcpが反転しない場合には、比較型Ａ／Ｄ変換器５から出力されるディジタル値を選択回路６から出力させ、所定時ｔ10までにコンパレータ２の出力Ｖcpが反転した場合には、変換回路４から出力されるディジタル値を選択回路６から出力させる。しかして、本実施形態のＡ／Ｄ変換装置では、入力電圧Ｖinが急激に小さくなるような変化を生じた場合でも、適正なディジタル値を得ることが可能となるから、積分器１の前段に増幅回路を追加することなく、ダイナミックレンジの広範囲化および高精度化が可能となる。また、本実施形態のＡ／Ｄ変換装置では、高精度化を図りつつダイナミックレンジの広範囲化を図れるので、入力電圧Ｖinが急激に大きくなるような変化が生じた場合でも、出力値であるディジタル値が飽和するのを抑制することが可能となり、適正なディジタル値を得ることが可能となる。

ところで、Ａ／Ｄ変換装置の精度は、振幅基準モードの場合、比較型Ａ／Ｄ変換器５の精度により決まり、時間基準モードの場合、一重積分型Ａ／Ｄ変換器の精度により決まる。ここで、本実施形態のＡ／Ｄ変換装置では、Ａ／Ｄ変換装置の精度が比較型Ａ／Ｄ変換器５の精度により決まる入力電圧Ｖinの範囲を第１の入力電圧範囲と称し、一重積分型Ａ／Ｄ変換器の精度により決まる入力電圧Ｖinの範囲を第２の入力電圧範囲と称することにすれば、第１の入力電圧範囲と第２の入力電圧範囲との合計がフルスケールとなる。

本実施形態のＡ／Ｄ変換装置では、積分時間Ｔ１の長さを変えることで積分開始時点ｔ0から所定時ｔ10までの時間（以下、所定時間と称する）Ｔ３を変えることによって、第１の入力電圧範囲と第２の入力電圧範囲との境界となる入力電圧Ｖinの値（以下、境界値と称する）を変えることができる。要するに、積分器１での積分開始時点ｔ0からの時間と積分器１の出力電圧Ｖoutとの関係が、図７（ａ）の場合と、図７（ｃ）の場合とでは、境界値が異なる。ただし、図７（ａ）と図７（ｃ）とは、横軸のスケールが同じで、縦軸のスケールも同じである。

例えば、所定時間Ｔ３が図７（ａ）の場合のＡ／Ｄ変換装置の入出力特性（入力電圧Ｖinと選択回路６から出力されるディジタル値との関係）が図７（ｂ）であり、境界値がＶinbであるとする。これに対して、所定時間Ｔ３を短縮した図７（ｃ）の場合のＡ／Ｄ変換装置の入出力特性は、図７（ｄ）である。図７（ｂ）と図７（ｄ）とは、横軸のスケールが同じで、縦軸のスケールも同じである。したがって、境界値Ｖinbは、図７（ｂ）に比べて、図７（ｄ）の方が大きくなる。結果として、図７（ｄ）では、図７（ｂ）に比べて、第１の入力電圧範囲が広くなり、第２の入力電圧範囲が狭くなる。これにより、図７（ａ），（ｂ）では、パターンＡ１〜Ａ５の場合に振幅基準モードとなり、パターンＡ６〜Ａ８の場合に時間基準モードとなるのに対して、図７（ｃ），（ｄ）では、パターンＡ１〜Ａ６の場合に振幅基準モードとなり、パターンＡ７〜Ａ８の場合に時間基準モードとなる。

ところで、本実施形態のＡ／Ｄ変換装置では、タイミング制御回路７において所定時間Ｔ３が決定される。つまり、Ａ／Ｄ変換装置は、積分器１へ積分開始信号を与える積分開始時点ｔ0、コンパレータ２の出力Ｖcpの反転の有無を確認する所定時ｔ10、積分器１へ第１のリセット信号を与える終了時点t11などを決めるタイミング制御回路７において、所定時間Ｔ３、積分期間Ｔ１などを管理している。したがって、Ａ／Ｄ変換装置は、積分期間Ｔ１の長さをタイミング制御回路７の外部から設定可能な積分期間設定手段を備えることが好ましい。本実施形態のＡ／Ｄ変換装置では、積分期間設定手段を備えることにより、所望の変換時間や精度に基づいて、積分期間Ｔ１の長さを変えることが可能となる。

積分期間設定手段としては、例えば、タイミング制御回路７に接続されたマイクロコンピュータなどを用いることができる。ここにおいて、タイミング制御回路７において、リセット期間Ｔ０に、積分期間設定手段により設定された積分期間Ｔ１の長さに基づいて、所定時ｔ10、終了時点ｔ11を決める基本クロックパルスのカウント数の設定を変更するようにすれば、積分期間Ｔ１の過渡的な変化を防止することができる。

また、積分期間設定手段は、例えば、図８に示すように、直流電源Ｖddの両端間に可変抵抗器ＶＲ２１と抵抗Ｒ２１との直列回路を接続した第１の電圧設定回路２１により構成してもよい。この場合は、ユーザなどが手動で可変抵抗器ＶＲ２１の操作部（図示せず）を操作することで可変抵抗器ＶＲ２１と抵抗Ｒ２１との接続点の電位Ｖ２１を変えることによって、積分期間Ｔ１の長さを変えるようにすればよい。

また、タイミング制御回路７からカウンタ３に与える第１のクロックパルスのクロック周期、タイミング制御回路７から比較型Ａ／Ｄ変換器５に与える第２のクロックパルスのクロック周期は、Ａ／Ｄ変換装置に要求される変換時間や精度などの仕様に応じて適宜設定すればよい。また、Ａ／Ｄ変換装置は、分周器８の分周比を調整することによって、精度を変えることができる。ここにおいて、分周器８の分周比を調整する分周比調整手段としては、タイミング制御回路７とは別に分周器８に接続され分周器８の分周比を設定するマイクロコンピュータなどを用いることができる。

また、分周比調整手段は、例えば、図９に示すように、直流電源Ｖddの両端間に抵抗Ｒ３１と可変抵抗器ＶＲ３１との直列回路を接続した第２の電圧設定回路３１により構成してもよい。この場合は、ユーザなどが手動で可変抵抗器ＶＲ３１の操作部（図示せず）を操作することで抵抗Ｒ３１と可変抵抗器ＶＲ３１との接続点の電位Ｖ３１を変えることによって、分周器８の分周比を変えるようにすればよい。すなわち、抵抗Ｒ３１と可変抵抗器ＶＲ３１との接続点の電位Ｖ３１を、分周器８の分周比設定電圧とすればよい。

ところで、本実施形態のＡ／Ｄ変換装置では、コンパレータ２のマイナス入力端子へ入力する基準電圧Ｖrefを設定可能な基準電圧設定手段を備えることが好ましい。本実施形態のＡ／Ｄ変換装置では、基準電圧設定手段を備えることにより、所望の変換時間や精度に基づいて基準電圧Ｖrefを変えることが可能となる。

基準電圧設定手段は、例えば、図１０に示すように、直流電源Ｖddの両端間に接続された可変抵抗器ＶＲ４１により構成してもよい。この場合は、ユーザなどが手動で可変抵抗器ＶＲ４１の操作部（図示せず）を操作することで基準電圧Ｖrefを所望の値に変えるようにすればよい。

また、基準電圧設定手段は、例えば、図１１に示すように、ディジタルの設定値をアナログの基準電圧Ｖrefに変換するＤ／Ａ変換器５１により構成してもよい。この場合には、設定値を変えることによって、基準電圧Ｖrefを任意の値に設定することが可能となる。なお、設定値は、例えば、適宜のプログラムを搭載した外部のコンピュータ（マイクロコンピュータなど）からＤ／Ａ変換器５１へ与えるようにすればよい。

（実施形態２）
以下、本実施形態のＡ／Ｄ変換装置について、図１２を参照しながら説明するが、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。

本実施形態のＡ／Ｄ変換装置は、実施形態１と略同じ構成であり、タイミング制御回路７から出力される基本クロックパルスを第１の分周比で分周し第１のクロックパルスとしてカウンタ３へ与える第１の分周器９ａと、基本クロックパルスを第２の分周比で分周し第２のクロックパルスとして比較型Ａ／Ｄ変換器５へ与える第２の分周器９ｂとを備えている点などが相違する。

ところで、本実施形態のＡ／Ｄ変換装置では、第１の分周比および第２の分周比を各別に変更可能となっている。ここにおいて、第１の分周器９ａおよび第２の分周器９ｂは、図示しないマイクロコンピュータから各別に与えられる設定信号に基づいて分周比を各別に設定することができるようになっている。

また、本実施形態のＡ／Ｄ変換装置では、実施形態１のＡ／Ｄ変換装置と同様に、入力電圧Ｖinが急激に小さくなるような変化を生じた場合でも、適正なディジタル値を得ることが可能となるから、積分器１の前段に増幅回路を追加することなく、ダイナミックレンジの広範囲化および高精度化が可能となる。

さらに、本実施形態のＡ／Ｄ変換装置では、第１の分周器９ａの第１の分周比を変更することにより、積分型Ａ／Ｄ変換器の精度を変えることができる。また、本実施形態のＡ／Ｄ変換装置では、第２の分周器９ｂの第２の分周比を変更することにより、比較型Ａ／Ｄ変換器５の精度を変えることができる。要するに、本実施形態のＡ／Ｄ変換装置では、第２の入力電圧範囲の入力電圧Ｖinに対する変換精度と第１の入力電圧範囲の入力電圧Ｖinに対する変換精度とを各別に変えることができる。

（実施形態３）
以下、本実施形態のＡ／Ｄ変換装置について、図１３を参照しながら説明するが、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。

本実施形態のＡ／Ｄ変換装置は、実施形態１と略同じであり、選択回路６から出力されるディジタル値を補正する補正制御回路１５を備えている点などが相違する。

ところで、実施形態１のＡ／Ｄ変換装置においては、入力電圧Ｖinと選択回路６から出力されるディジタル値との関係が、例えば図７（ｂ）に示したように略線形となることが好ましい。

しかし、図１４（ａ）に示すように、振幅基準モードとなる入力電圧Ｖinの最大値（積分開始時点ｔ0からの時間と出力電圧Ｖoutとの関係はパターンＡ３）と時間基準モードとなる入力電圧Ｖinの最大値（積分開始時点ｔ0からの時間と出力電圧Ｖoutとの関係はパターンＡ４）とが異なる場合、比較型Ａ／Ｄ変換器５から選択回路６を通して出力されるディジタル値の最大値と変換回路４から選択回路６を通して出力されるディジタル値の最小値とが異なる。このため、図１４（ｂ）に示すように、Ａ／Ｄ変換装置の入出力特性に値飛びが生じてしまう可能性がある。

そこで、図１５（ａ）に示すように、振幅基準モードとなる入力電圧Ｖinの最大値（積分開始時点ｔ0からの時間と出力電圧Ｖoutとの関係はパターンＡ３）と時間基準モードとなる入力電圧Ｖinの最大値（積分開始時点ｔ0からの時間と出力電圧Ｖoutとの関係はパターンＡ４）とが異なる場合でも、Ａ／Ｄ変換装置の入出力特性が図１５（ｂ）に示すように線形となることが好ましい。

ここにおいて、本実施形態のＡ／Ｄ変換装置は、Ａ／Ｄ変換装置の入出力特性が線形となるように、上述の補正制御回路１５が、選択回路６から出力されたディジタル値を適宜、補正する。この補正制御回路１５は、選択回路６から出力されるディジタル値のうち、変換回路４から出力されたディジタル値と、比較型Ａ／Ｄ変換器５から出力されたディジタル値とのいずれかを補正して出力することが好ましい。ここで、補正制御回路１５は、比較型Ａ／Ｄ変換器５から選択回路６を通して出力されるディジタル値の最大値と変換回路４から選択回路６を通して出力されるディジタル値の最小値とが等しくなるように、選択回路６から出力されたディジタル値を補正する補正係数などを記憶したメモリ（図示せず）を備えている。この補正制御回路１５の動作タイミングは、タイミング制御回路７によって制御される。

以下、予め補正係数を求める方法について図１６を参照しながら説明する。

まず、積分器１の入力電圧Ｖinを境界値Ｖinbとする（Ｓ１）。次に、積分器１の出力電圧Ｖoutを比較型Ａ／Ｄ変換器５で変換（つまり、振幅基準モードで変換）してディジタル値Ｄ１を得る（Ｓ２）。その後、積分器１の出力電圧Ｖoutを変換回路４で変換（つまり、時間基準モードで変換）してディジタル値Ｄ２を得る（Ｓ３）。そして、振幅基準モードで得られたディジタル値Ｄ１と時間基準モードで得られたディジタル値Ｄ２とを比較して両者が等しくなるように補正係数を決定する（Ｓ４）。

ここで、Ｓ１において用いる境界値Ｖinbを求める方法の一例について図１７に示す構成のＡ／Ｄ変換装置を参照しながら説明する。

図１７に示した例では、積分器１に入力電圧Ｖinと参照電圧Ｖref2との１つを択一的に入力させる入力切替部７０を備えており、タイミング制御回路７が、積分器１に参照電圧Ｖref2が入力されるように入力切替部７０を制御し、所定時ｔ10にコンパレータ２の出力Ｖcpが反転するような参照電圧Ｖref2を境界値Ｖinbとして求める。このため、図１７に示した例では、タイミング制御回路７から与えられるディジタルの参照電圧設定値をアナログの参照電圧Ｖref2に変換して出力するＤ／Ａ変換器８０を設けてある。したがって、タイミング制御回路７は、参照電圧Ｖref2を調整する機能を有している。

入力切替部７０は、積分器１への入力電圧Ｖinの入力経路に設けられたアナログスイッチＳＷ７１と、積分器１への参照電圧Ｖref2の入力経路に設けられたアナログスイッチＳＷ７２とを備えている。したがって、タイミング制御回路７が、入力切替部７０のアナログスイッチＳＷ７１をオンに制御することによって、積分器１に、入力電圧Ｖinを入力させることができ、入力切替部７０のアナログスイッチＳＷ７２をオンに制御することによって、積分器１に、参照電圧Ｖref2を入力させることができる。各アナログスイッチＳＷ７１，ＳＷ７２は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。

タイミング制御回路７は、所定時ｔ10にコンパレータ２の出力Ｖcpが反転するような参照電圧Ｖref2を求めるために、コンパレータ２の出力Ｖcpをモニタしながら、Ｄ／Ａ変換器８０へ与える参照電圧設定値を調整し、所定時ｔ10にコンパレータ２の出力Ｖcpが反転するような参照電圧Ｖref2を求める。つまり、タイミング制御回路７は、所定時ｔ10に積分器１の出力電圧Ｖoutが基準電圧Ｖrefとなるような参照電圧Ｖref2を求める機能を有している。なお、所定時ｔ10については、本実施形態のＡ／Ｄ変換装置の変換時間や精度などの仕様に応じて適宜決めればよい。

補正制御回路１５は、上述のメモリと、当該メモリに記憶されたディジタル値や補正係数を用いて適宜の演算を行う演算器（図示せず）とを備えている。ここにおいて、補正制御回路１５は、タイミング制御回路７からの読み出しタイミング信号が入力される度に、選択回路６からのディジタル値について補正が必要な値であれば補正を行って出力し、補正が不要な値であれば補正を行わずに出力する。

補正制御回路１５は、例えば、選択回路６から出力されたディジタル値が、上述のディジタル値Ｄ１以下の場合（つまり、比較型Ａ／Ｄ変換器５にてＡ／Ｄ変換されたディジタル値である場合）のみ補正を行うようにすればよい。ここにおいて、タイミング制御回路７は、選択回路６の選択信号を監視することで、選択回路６から出力されるディジタル値が変換回路４からのディジタル値であるか、比較型Ａ／Ｄ変換器５からのディジタル値であるか認識することができるから、タイミング制御回路７が、補正制御回路１５に補正を指示するようにすればよい。

比較型Ａ／Ｄ変換器５から出力されるディジタル値を補正する方法については、図１８に示すように、ディジタル値Ｄ２とディジタル値Ｄ１との差分に相当する値を、比較型Ａ／Ｄ変換器５から出力されるディジタル値（図１８中に一点鎖線で示す直線上のディジタル値）に加算することで、図１８中に実線で示す直線上のディジタル値に補正する方法がある。また、比較型Ａ／Ｄ変換器５から出力されるディジタル値を補正する方法については、図１９に示すように、比較型Ａ／Ｄ変換器５から出力されるディジタル値（図１９中に一点鎖線で示す直線上のディジタル値）が大きくなるにつれて加算値を増加することで、図１９中に実線で示す直線上のディジタル値に補正する方法がある。

また、図１７の構成の代わりに、図２０に示すように、参照電圧Ｖref2を一定値に固定し、コンパレータ２のマイナス入力端子に入力する基準電圧Ｖrefをタイミング制御回路７によって制御可能とした構成を採用してもよい。なお、図２０において図１７と同様の構成要素には同一の符号を付してある。

図２０に示した構成のＡ／Ｄ変換装置は、所定時ｔ10にコンパレータ２の出力Ｖcpが反転するような基準電圧Ｖrefを境界値Ｖinbとして求める。このため、図２０に示した例では、タイミング制御回路７から与えられるディジタルの基準電圧設定値をアナログの基準電圧Ｖrefに変換して出力するＤ／Ａ変換器１８を設けてある。したがって、タイミング制御回路７は、基準電圧Ｖrefを調整する機能を有している。

タイミング制御回路７は、所定時ｔ10にコンパレータ２の出力Ｖcpが反転するような基準電圧Ｖrefを求めるために、コンパレータ２の出力Ｖcpをモニタしながら、Ｄ／Ａ変換器１８へ与える基準電圧設定値を調整し、所定時ｔ10にコンパレータ２の出力Ｖcpが反転するような基準電圧Ｖrefを境界値Ｖinbとして求める。なお、所定時ｔ10については、本実施形態のＡ／Ｄ変換装置の変換時間や精度などの仕様に応じて適宜決めればよい。

図１７や図２０に示した構成に、図１３のＡ／Ｄ変換装置における補正制御回路１５を付加してもよく、この場合には、ユーザが外部のマイクロコンピュータなどからタイミング制御回路７へ補正係数を求める処理の開始を指示する指示信号（トリガ信号など）を与えることにより、補正係数を求めることが可能となる。また、タイミング制御回路７に接続したセンサの出力をトリガ信号とすることも可能となる。

なお、本実施形態２のＡ／Ｄ変換装置に、本実施形態で説明した補正制御回路１５などを付加してもよい。

（実施形態４）
本実施形態のＡ／Ｄ変換装置について、基本構成は、図１に示した実施形態１のＡ／Ｄ変換装置と同じなので、図示および説明を省略する。

本実施形態のＡ／Ｄ変換装置におけるタイミング制御回路７は、図２１に示すように、積分期間Ｔ１内においてコンパレータ２の出力Ｖcpが立ち上がる度にカウンタ３のカウント値を変換回路４でディジタル値に変換させて選択回路６から出力させ、リセット期間Ｔ０とは関係なくカウンタ３をリセットさせるとともに積分器１の出力電圧Ｖoutをリセットさせる。したがって、時間基準モードでは、入力電圧Ｖinの大きさによっては、積分器１の出力電圧Ｖoutの波形が、図２１に示すような鋸歯状の波形となる。すなわち、積分器１の出力電圧Ｖoutは、積分器１での積分が開始されると、時間の経過に伴って増加し、このときの傾きが入力電圧Ｖinにより決まる。そして、積分器１の出力電圧Ｖoutが基準電圧Ｖrefを超えると、コンパレータ２の出力ＶcpがＨレベルとなり、リセット用スイッチＳＷ１がオンされて、積分器１の出力電圧Ｖoutが０にリセットされる。そして、コンパレータ２の出力ＶcpがＬレベルになると、再び、積分器１での積分が開始され、積分器１の出力電圧Ｖoutが時間の経過に伴って増加する。要するに、積分器１での積分による出力電圧Ｖoutの増加と積分器１の出力電圧Ｖoutのリセットによる減少とが交互に繰り返される。

本実施形態のＡ／Ｄ変換装置では、実施形態１のＡ／Ｄ変換装置と同様に、入力電圧Ｖinが急激に小さくなるような変化を生じた場合でも、適正なディジタル値を得ることが可能となるから、積分器１の前段に増幅回路を追加することなく、ダイナミックレンジの広範囲化および高精度化が可能となる。

また、本実施形態のＡ／Ｄ変換装置では、時間基準モードで動作する際に積分器１の出力電圧が０から基準電圧Ｖrefに達するまでの時間が所定時間Ｔ３（＝ｔ10−ｔ0）の１／ｎ（ただし、ｎは２以上の整数）になると、出力レートがｎ倍となり、より多くの情報（ディジタル値）を得ることが可能となる。

（実施形態５）
以下、本実施形態のＡ／Ｄ変換装置について、図２２（ａ）を参照しながら説明するが、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。

本実施形態のＡ／Ｄ変換装置は、基本構成が実施形態１と略同じであり、カウンタ３と変換回路４との間に平均化回路２０が設けられている点などが相違する。ここにおいて、平均化回路２０は、タイミング制御回路７によって制御される。

本実施形態のＡ／Ｄ変換装置におけるタイミング制御回路７は、図２３に示すように、積分期間Ｔ１内においてコンパレータ２の出力Ｖcpが立ち上がる度にカウンタ３のカウント値を平均化回路２０へ出力させ、リセット期間Ｔ０とは関係なくカウンタ３をリセットさせるとともに積分器１の出力電圧Ｖoutをリセットさせる。

平均化回路２０は、積分期間Ｔ１においてコンパレータ２の出力Ｖcpが立ち上がる度にカウンタ３から入力されるカウント値を累算して累算値を求めて当該累算値を累算回数で除した値をカウンタ３の平均のカウント値として出力する機能を有している。ここで、平均化回路２０は、例えば、図２２（ｂ）に示すように、カウント値を累算する累算器２０ａと、累算器２０ａから出力される累算値を累算回数で割り算する割算器２０ｂとで構成することができるが、平均化回路２０の構成は特に限定するものではない。なお、累算回数は、タイミング制御回路７において計数され、タイミング制御回路７から割算器２０ｂへ与えられるようにしているが、平均化回路２０が、累算回数を計数する機能を備えていてもよい。

平均化回路２０は、タイミング制御回路７から所定時ｔ10に出力される読み出しタイミング信号が入力される度に、割算器２０ｂにおいて上述の平均値を求める演算が行われ、求められた平均値をディジタル値として出力する。なお、図２３（ｄ）は、累算器２０ａにおける累算値を示し、図２３（ｅ）は、割算器２０ｂの出力（つまり、平均化回路２０の出力）を示している。

本実施形態のＡ／Ｄ変換装置では、実施形態１のＡ／Ｄ変換装置と同様に、入力電圧Ｖinが急激に小さくなるような変化を生じた場合でも、適正なディジタル値を得ることが可能となるから、積分器１の前段に増幅回路を追加することなく、ダイナミックレンジの広範囲化および高精度化が可能となる。

また、本実施形態のＡ／Ｄ変換装置では、時間基準モードで動作する際に積分器１の出力電圧が０から基準電圧Ｖrefに達するまでの時間が所定時間Ｔ３（＝ｔ10−ｔ0）の１／ｎ（ただし、ｎは２以上の整数）以下となるような場合に、ランダムノイズに起因した精度の低下を抑制することが可能となる。

（実施形態６）
以下、本実施形態のＡ／Ｄ変換装置について、図２４を参照しながら説明するが、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。

本実施形態のＡ／Ｄ変換装置は、実施形態１と略同じであり、演算増幅器ＯＰ１の非反転入力端子にグランド電圧Ｖgndとオフセット電圧Ｖosとを選択的に入力させる切替部１３と、タイミング制御回路７から与えられるディジタルのオフセット電圧設定値をアナログのオフセット電圧Ｖosに変換して出力するＤ／Ａ変換器１４とを備えている点などが相違する。

切替部１３は、積分器１における演算増幅器ＯＰ１の非反転入力端子とＤ／Ａ変換器１４との間に設けられたアナログスイッチＳＷ１３ａと、演算増幅器ＯＰ１の非反転入力端子とグランドとの間に設けられたアナログスイッチＳＷ１３ｂとを備えている。したがって、タイミング制御回路７が、入力切替部１３のアナログスイッチＳＷ１３ａをオンに制御することによって、演算増幅器ＯＰ１の非反転入力端子の電圧をオフセット電圧Ｖosとすることができ、切替部１３のアナログスイッチＳＷ１３ｂをオンに制御することによって、演算増幅器ＯＰ１の非反転入力端子の電圧をグランド電圧Ｖgndとすることができる。各アナログスイッチＳＷ１３ａ，ＳＷ１３ｂは、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。

本実施形態のＡ／Ｄ変換装置では、タイミング制御回路７が、演算増幅器ＯＰ１の非反転入力端子がグランド電圧Ｖgndとなるように切替部１３を制御した第１状態（図２５（ａ）参照）で、コンパレータ２の出力Ｖcpの立ち上がりを検出すると、変換回路４から出力されるディジタル値を取得する（図２７のＳ１１）。そして、Ａ／Ｄ変換装置は、タイミング制御回路７が、その取得したディジタル値に基づいて積分器１の入力電圧Ｖinが予め区分した複数の信号範囲のうちのいずれにあるかを特定する（図２６（ａ）、および図２７のＳ１２，Ｓ１３）。その後、タイミング制御回路７が、当該特定した信号範囲に基づいてオフセット電圧Ｖosを設定し、演算増幅器ＯＰ１の非反転入力端子がオフセット電圧Ｖosとなるように切替部１３を制御した第２状態（図２５（ｂ）参照）で積分器１の積分を行わせ、時間Ｔ２（＝ｔ2−ｔ0）よりも短い時間Ｔ４（図２８参照）の経過後に比較型Ａ／Ｄ変換器５にＡ／Ｄ変換を行わせて比較型Ａ／Ｄ変換器５から出力されるディジタル値（図２６（ｂ）参照）を選択回路６から出力させる。

しかして、本実施形態のＡ／Ｄ変換装置では、比較型Ａ／Ｄ変換器５のビット数の低減を図りながらも高精度のＡ／Ｄ変換を行うことが可能となる。

積分器１における演算増幅器ＯＰ１の非反転入力端子にオフセット電圧Ｖosを与える構成は、上述のＤ／Ａ変換器１４に限らず、例えば、図２９に示すように、直流電源Ｖddの両端間に接続された複数の抵抗Ｒａ，Ｒｂ，Ｒｃの直列回路からなる抵抗分圧回路９１と、抵抗分圧回路９１からオフセット電圧を出力するためのアナログマルチプレクサ９２と、タイミング制御回路７（図２４参照）から与えられるディジタル制御値に基づいてアナログマルチプレクサ９２を制御する選択回路９０とを備えた構成としてもよい。なお、図２９に示した例では、説明を簡単にするために、抵抗分圧回路９１が３つの抵抗Ｒａ，Ｒｂ，Ｒｃを備え、アナログマルチプレクサ９２が２つのアナログスイッチＳＷａ，ＳＷｂを備えた構成について例示したが、これらの数は特に限定するものではなく、数が多いほど、オフセット電圧Ｖosの選択の自由度が高くなる。

１ 積分器
２ コンパレータ
３ カウンタ
４ 変換回路
５ 比較型Ａ／Ｄ変換器
６ 選択回路
７ タイミング制御回路
９ａ 第１の分周器
９ｂ 第２の分周器
１５ 補正制御回路
５１ Ｄ／Ａ変換器（基準電圧設定手段）
７０ 入力切替部
Ｔ０ リセット期間
Ｔ１ 積分期間
Ｖin 入力電圧
Ｖinb 境界値
Ｖout 出力電圧
Ｖref 基準電圧
Ｖref2 参照電圧
Ｖgnd グランド電圧
Ｖos オフセット電圧
ＶＲ４１ 可変抵抗器（基準電圧設定手段）

Claims (7)

1. 演算増幅器と抵抗とコンデンサとを有し入力電圧を積分する積分器と、前記積分器の出力電圧を基準電圧と比較するコンパレータと、前記コンパレータの後段に設けられ一定周期のクロックパルスをカウントしカウント値を出力するカウンタと、前記カウンタから出力される前記カウント値を前記積分器の出力電圧の振幅に応じたディジタル値に変換して出力する変換回路と、前記積分器の出力電圧の振幅に応じたディジタル値を出力する比較型Ａ／Ｄ変換器と、前記変換回路と前記比較型Ａ／Ｄ変換器との一方からのディジタル値を選択的に出力する選択回路と、前記積分器、前記コンパレータ、前記カウンタ、前記比較型Ａ／Ｄ変換器および前記選択回路それぞれの動作を制御するタイミング制御回路とを備え、前記タイミング制御回路は、前記積分器を積分動作させる一定時間の積分期間の終了直前の所定時までに前記コンパレータの出力が反転しない場合には、前記比較型Ａ／Ｄ変換器を動作させ前記比較型Ａ／Ｄ変換器から出力されるディジタル値を前記選択回路から出力させ、前記所定時までに前記コンパレータの出力が反転した場合には、前記変換回路から出力されるディジタル値を前記選択回路から出力させることを特徴とするＡ／Ｄ変換装置。
2. 前記タイミング制御回路から出力される基本クロックパルスを第１の分周比で分周し前記クロックパルスとして前記カウンタへ与える第１の分周器と、前記基本クロックパルスを第２の分周比で分周して前記比較型Ａ／Ｄ変換器へ与える第２の分周器とを備えることを特徴とする請求項１記載のＡ／Ｄ変換装置。
3. 前記第１の分周比および前記第２の分周比を各別に変更可能であることを特徴とする請求項２記載のＡ／Ｄ変換装置。
4. 前記選択回路から出力されるディジタル値を補正する補正制御回路を備え、前記補正制御回路は、前記比較型Ａ／Ｄ変換器から前記選択回路を通して出力されるディジタル値の最大値と前記変換回路から前記選択回路を通して出力されるディジタル値の最小値とが等しくなるように前記選択回路を通して出力されたディジタル値を補正するための補正係数を用いて、前記選択回路から出力されたディジタル値を補正することを特徴とする請求項１ないし請求項３のいずれか１項に記載のＡ／Ｄ変換装置。
5. 前記タイミング制御回路は、前記積分期間内において前記コンパレータの出力が立ち上がる度に前記カウンタのカウント値を前記変換回路でディジタル値に変換させて前記選択回路から出力させ、前記カウンタをリセットさせるとともに前記積分器の出力電圧をリセットさせることを特徴とする請求項１記載のＡ／Ｄ変換装置。
6. 前記カウンタと前記変換回路との間に設けられ、前記積分期間において前記コンパレータの出力が立ち上がる度に前記カウンタから入力されるカウント値を累算して累算値を求めて前記累算値を累算回数で除した値を前記カウンタの平均のカウント値として出力する平均化回路を備え、前記タイミング制御回路は、前記積分期間内において前記コンパレータの出力が立ち上がる度に前記カウンタのカウント値を前記平均化回路へ出力させるとともに前記積分器の出力電圧をリセットさせることを特徴とする請求項１記載のＡ／Ｄ変換装置。
7. 前記積分器が、前記演算増幅器と前記抵抗と前記コンデンサとを有する反転積分器と、前記反転積分器の出力の符号を反転して出力する符号反転回路とを有する非反転積分器であり、前記演算増幅器の非反転入力端子にグランド電圧とオフセット電圧とを選択的に入力させる切替部を備え、前記タイミング制御回路は、前記非反転入力端子がグランド電圧となるように前記切替部を制御した第１状態で前記変換回路から出力されるディジタル値に基づいて前記積分器の入力電圧が予め区分した複数の信号範囲のうちのいずれにあるかを特定した後、当該特定した信号範囲に基づいて前記オフセット電圧を設定し、前記非反転入力端子が前記オフセット電圧となるように前記切替部を制御した第２状態で、前記第１状態において前記積分器での積分開始から前記コンパレータの出力が反転するまでの時間に比べて短い時間の経過後に前記比較型Ａ／Ｄ変換器から出力されるディジタル値を前記選択回路から出力させることを特徴とする請求項１記載のＡ／Ｄ変換装置。

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