JP5678707B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、簡単な構成でゲインを可変することができるアナログデジタル変換器に関するものである。

一般に、アナログ信号をデジタルデータに変換するＡＤ変換器は、フルスケールのアナログ入力値が固定されている。このため、広い範囲のアナログ信号をデジタルデータに変換するために、ＡＤ変換器の前段に可変ゲインアンプを接続することが行われている。

図５に、このようなアナログデジタル変換器の構成を示す。図５において、１０はゲインを可変できる可変ゲインアンプ、１４はアナログ信号をデジタルデータに変換するＡＤ変換器である。

可変ゲインアンプ１０は、増幅器１１、この増幅器１１の出力端子と反転入力端子の間に接続された抵抗１２、増幅器１１の反転入力端子と共通電位点の間に接続された抵抗１３で構成される。アナログ信号は増幅器１１の非反転入力端子に入力され、増幅器１１の出力はＡＤ変換器１４に入力される。抵抗１２と１３の抵抗比を変えることにより、可変ゲインアンプ１０のゲインを可変することができる。

例えば、ＡＤ変換器１４のフルスケールが５Ｖであり、０−５００ｍＶのアナログ信号をデジタルデータに変換するときは、可変ゲインアンプ１０のゲインが１０になるように抵抗１２、１３の抵抗比を設定する。０−５００ｍＶのアナログ信号は０−５Ｖにマッピングされて、ＡＤ変換器１４に入力される。

レコーダのように、測定対象によって信号レベルが大きく異なる場合は、可変ゲインアンプ１０のゲインを切り替えられるようにして、最も適切なゲインを選択するようにする。

出願人は、特許文献１において、ΔΣ型アナログデジタル変換器の長所を備え、かつ精度が低いアナログ部品を使用することができるＡ／Ｄ変換器を提案した。以下、このＡ／Ｄ変換器の構成および動作を説明する。

図６は特許文献１に記載されたＡ／Ｄ変換器の構成図である。図６において、差分器２０はデジタルデータに変換するアナログ信号とデューティ／レベル変換器２７の出力信号であるフィードバック信号の差分を演算し、積分器２１に出力する。積分器２１は差分器２０の出力信号を積分し、この積分値をレベル／デューティ変換器２４に出力する。

発振器２２は基本クロックを出力し、この基本クロックは分周器２３で分周されてレベル／デューティ変換器２４に入力される。レベル／デューティ変換器２４は三角波発生器を内蔵し、積分器２１の出力とこの三角波発生器の出力を比較することにより、積分器２１の出力値に応じたデューティ比を有するパルス信号を生成して、オーバーサンプラ２５に出力する。

オーバーサンプラ２５には発振器２２が出力する基本クロックが入力される。オーバーサンプラ２５は、レベル／デューティ変換器２４の出力を基本クロックに同期してオーバーサンプリングし、このオーバーサンプリングした信号をデジタルフィルタ２６およびデューティ／レベル変換器２７に出力する。デューティ／レベル変換器２７は、オーバーサンプラ２５の出力に移動平均処理を施し、デューティ比に応じたレベルを示す信号に変換してフィードバック信号を生成し、差分器２０に出力する。

デジタルフィルタ２６は、基本クロックに同期してオーバーサンプラ２５の出力信号にデューティ／レベル変換処理およびデシメーションフィルタリング処理を施し、デジタルデータを生成する。

次に、図７に基づいてこのＡ／Ｄ変換器の動作を説明する。なお、発振器２２が出力する基本クロックの周波数を５ｋＨｚ、分周器２３の分周比を５とし、このＡ／Ｄ変換器のフルスケールを０−５Ｖとする。

図７（Ａ）はアナログ信号の電圧が２Ｖのときの波形であり、３０〜３４はそれぞれレベル／デューティ変換器２４内の三角波発生器の出力、積分器２１の出力、レベル／デューティ変換器２４の出力パルス、基本クロック、オーバーサンプラ２５の出力波形である。波形３０、３３の周波数は、それぞれ１ｋＨｚ、５ｋＨｚである。

レベル／デューティ変換器２４の出力パルスは、積分器２１の出力が三角波発生器の出力より大きいときに高レベルになり、小さいときに低レベルになる。オーバーサンプラ２５はレベル／デューティ変換器２４の出力パルスを基本クロックに同期してサンプリングするので、２クロックが高レベル、３クロックが低レベルになり、デューティ比は０．４になる。Ａ／Ｄ変換器のフルスケールは５Ｖなので、５×０．４＝２Ｖが得られる。

図７（Ｂ）はアナログ信号の電圧が２．４Ｖのときの波形図である。なお、図７（Ａ）と同じ要素には同一符号を付し、説明を省略する。動作は（Ａ）とほぼ同じであるが、入力電圧が高くなったので、丸印３５〜３８で波形３４が１基本クロック分だけ高レベルになる期間が長くなり、デューティ比が増加する。波形３４の１０周期間で見ると、２４基本クロックが高レベル期間、２６基本クロックが低レベル期間になる。このため、出力デジタルデータは、５×２４／５０＝２．４Ｖになる。これ以外の入力値でも、長い周期で見ると、オーバーサンプラ２５の出力信号のデューティ比は、入力値に比例する。

特開２０１０−１９３２８２号公報

しかしながら、このようなアナログデジタル変換器およびＡ／Ｄ変換器には、次のような課題があった。
図５のアナログデジタル変換器は、正確なデジタルデータを得るためには、可変ゲインアンプ１０のゲインが正確でなければならない。このため、抵抗１２と１３として、相対精度が高い抵抗が必要になり、コストが増加するという課題があった。抵抗１２または１３を可変抵抗とすると高精度の抵抗は必要ないが、この可変抵抗を調整しなければならないという課題もあった。

特に、複数のゲインを切り替える場合は、抵抗１２と１３として相対精度が高い複数の抵抗セットが必要になり、コストや実装面積が大きくなってしまうという課題もあった。

可変ゲインアンプ１０を省略して、アナログ信号を直接ＡＤ変換器１４に入力することも考えられるが、ＡＤ変換器１４の出力デジタルデータのビット数は固定されているので、アナログ信号のレベルが小さいときはデジタルデータの有効ビット数が小さくなり、精度および分解能が低下してしまうという課題もあった。

図６のＡ／Ｄ変換器は低コストで出力デジタルデータのビット数を大きくすることができるという利点はあるが、フルスケールを変えることができないので、低レベルのアナログ信号を高分解能のデジタルデータに変換するときは、やはり図５の可変ゲインアンプ１０を前段に付加しなければならないという課題があった。

本発明の目的は、入力信号が小さくても高分解能のデジタルデータが得られ、かつ前段の可変ゲインアンプを不要にできるアナログデジタル変換器を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
アナログ信号をデジタルデータに変換するアナログデジタル変換器において、
アナログ信号とフィードバック信号が入力され、これらの信号の差分信号を生成する差分器と、
前記差分信号を積分する積分器と、
基本クロックを分周して得られる変換クロックに同期して、前記積分器の出力レベルに対応するデューティ比を有するパルス信号を生成するレベル／デューティ変換器と、
前記基本クロックに同期して、前記パルス信号をオーバーサンプリングするオーバーサンプラと、
０より大きく、かつ１と異なるゲインが設定されると共に、前記オーバーサンプラの出力信号が入力され、この入力された出力信号のデューティ比を（１／ゲイン）に変換して出力することにより、前記アナログデジタル変換器の感度を可変するゲイン設定器と、
前記ゲイン設定器の出力信号が入力され、この入力された信号を、そのデューティ比に対応するレベルに変換したフィードバック信号を生成し、このフィードバック信号を前記差分器に出力するデューティ／レベル変換器と、
前記オーバーサンプラの出力信号が入力され、この入力された信号を処理してデジタルデータを生成するデジタルフィルタと、
を備えたものである。簡単な構成でゲインを可変できる。

請求項２記載の発明は、請求項１に記載の発明において、
前記ゲイン設定器は、前記オーバーサンプラの出力信号によって制御され、所定のクロックをカウントするカウンタを具備し、このカウンタによって前記デューティ／レベル変換器に出力する信号を生成するようにしたものである。ゲイン設定器をデジタル回路で構成できる。

請求項３記載の発明は、請求項２に記載の発明において、
前記カウンタとしてプリセットカウンタを用いたものである。簡単にゲインを可変できる。

本発明によれば以下のような効果がある。
請求項１、２および３の発明によれば、デジタル信号に変換するアナログ信号とフィードバック信号の差分を差分器で演算し、この差分器の出力を積分して、この積分した信号のレベルに対応するデューティ比に変換してこの変換した信号をオーバーサンプリングし、このオーバーサンプリングした信号のデューティ比をゲイン設定器で（１／ゲイン）に変換して、この変換した信号をそのデューティ比に対応するレベルを有するフィードバック信号に変換して前記差分器に入力するようにした。

ゲイン設定器に設定されるゲインを適切な値に設定することによりフルスケールを変えることができるので、従来必要であった前段のアンプが不要になる。このため、高価なアナログ部品を用いる必要がなくなるという効果がある。特に、前段アンプのゲインを可変するためには相対精度が高い高価な抵抗の組が多数必要であり、また調整が必要であるが、本発明によるとこのような高価な部品や調整が不要になるという効果もある。

また、ゲイン設定器として、オーバーサンプラの出力信号で制御され、所定のクロックをカウントするカウンタを用いると、簡単な構成のデジタル回路でゲイン設定器を実現できるという効果もある。

さらに、このカウントをプリセットカウンタとすることにより、簡単にゲインを可変できるという効果もある。

本発明の一実施例を示した構成図である。 入力アナログ信号とデジタルデータの関係を示した特性図である。 ゲイン設定部の構成図である。 ゲイン設定部の入出力信号の波形図である。 従来のアナログデジタル変換器の構成図である。 従来のＡ／Ｄ変換器の構成図である。 従来のＡ／Ｄ変換器の動作を説明するための波形図である。

以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るアナログデジタル変換器の一実施例を示した構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。

図１において、４０はアナログデジタル変換器であり、差分器２０、積分器２１、発振器２２、分周器２３、レベル／デューティ変換器２４、オーバーサンプラ２５、デジタルフィルタ２６、ゲイン設定器４１、デューティ／レベル変換器２７で構成される。

本実施例は、図６のＡ／Ｄ変換器と比較すると、ゲイン設定器４１が付加されている点が異なる。オーバーサンプラ２５の出力信号は、ゲイン設定器４１を経由してデューティ／レベル変換器２７に入力される。

ゲイン設定器４１にはゲインＧが設定される。ゲイン設定器４１はオーバーサンプラ２５の出力信号のデューティ比を１／Ｇにした信号を作成し、デューティ／レベル変換器２７に出力する。このアナログデジタル変換器４０の動作は、ゲイン設定器４１の部分を除くと、図６のアナログデジタル変換器と同じである。

ゲインＧは通常１より大きな値に設定されるが、１と異なる値であればよい。なお、Ｇ＝１とすると、図６のＡ／Ｄ変換器と実質的に同じになる。また、Ｇ＝０とするとゲイン設定器４１から信号が出力されないことになるので、当然Ｇ＞０になる。

デジタルデータに変換するアナログ信号とデューティ／レベル変換器２７の出力信号であるフィードバック信号は差分器２０に入力される。差分器２０はこれらの信号の差分である（アナログ信号−フィードバック信号）を演算し、積分器２１に出力する。積分器２１は差分器２０の出力信号を積分し、この積分した信号をレベル／デューティ変換器２４に出力する。

発振器２２は基本クロックを出力し、この基本クロックはオーバーサンプラ２５およびデジタルフィルタ２６に入力される。また、分周器２３には基本クロックが入力され、この基本クロックを所定の分周比で分周した変換クロックを生成し、この変換クロックをレベル／デューティ変換器２４に出力する。

レベル／デューティ変換器２４は変換クロックの周期を有し、積分器２１の出力レベルに応じたデューティ比を有するパルス信号を生成し、オーバーサンプラ２５に出力する。オーバーサンプラ２５は、入力された信号を基本クロックのタイミングでオーバーサンプリングし、このオーバーサンプリングした信号をデジタルフィルタ２６およびゲイン設定器４１に出力する。

デジタルフィルタ２６は、基本クロックに同期してオーバーサンプラ２５の出力信号にデューティ／レベル変換処理およびデシメーションフィルタリング処理を施し、デジタルデータを生成する。

ゲイン設定器４１は、オーバーサンプラ２５の出力信号のデューティ比を１／Ｇに変換したパルス信号を生成し、デューティ／レベル変換器２７に出力する。例えば、ゲイン設定器４１に設定されるゲインＧを１０とすると、ゲイン設定器４１は入力されたパルス信号のデューティ比を１／１０に変換する。

ゲイン設定器４１でデューティ比が変換された信号はデューティ／レベル変換器２７に入力される。デューティ／レベル変換器２７は、ゲイン設定器４１の出力に移動平均処理を施し、デューティ比に応じたレベルを示すフィードバック信号に変換して、差分器２０に出力する。

ゲイン設定器４１によって、オーバーサンプラ２５の出力信号のデューティ比は１／Ｇ倍されてデューティ／レベル変換器２７に伝達される。一方、オーバーサンプラ２５の出力信号は、そのままデジタルフィルタ２６に入力される。

アナログデジタル変換器４０はデューティ／レベル変換器２７の出力信号がアナログ信号のレベルと等しくなる点でバランスするので、図６のアナログデジタル変換器と比較すると、アナログ信号のレベルが１／Ｇの点でレベル／デューティ変換器２４の出力パルス信号のデューティ比（＝デジタルフィルタ２６が出力するデジタルデータ）が同じになる。このため、図６と比較して、感度を１０倍にすることができる。

図２に、差分器２０に入力されるアナログ信号と、デジタルフィルタ２６が出力するデジタルデータの入出力関係を示す。横軸はアナログ信号の電圧値、縦軸はデジタルフィルタ２６が出力するデジタルデータの、フルスケールに対する割合である。

図２において、５０は図６従来例のＡ／Ｄ変換器の入出力関係を表す直線であり、アナログ信号のレベルが０でデジタルデータは０％、５Ｖで１００％になる。

５１はゲイン設定器４１に設定されるゲインＧを１０とした場合の入出力関係である。アナログ信号のレベルが０．５Ｖのときにデジタルデータは１００％になり、アナログ信号のレベルが０．５Ｖ以上になってもデジタルデータは１００％を維持する。すなわち、アナログデジタル変換器４０の感度は１０倍になり、アナログデジタル変換器４０の前段にゲイン１０のアンプを付加した場合と同じ効果を有する。ゲイン設定部４１に設定するゲインＧを変えることにより、アナログデジタル変換器４０の感度を可変することができる。

図３に、ゲイン設定器４１の構成の一例を示す。図３において、６０はＮ進カウンタであり、オーバーサンプラ２５の出力信号がそのイネーブル端子Ｅｎに入力される。６１は発振器であり、所定の周期を有するクロックをＮ進カウンタ６０のクロック端子に出力する。６２は２入力ＡＮＤゲートであり、オーバーサンプラ２５の出力信号およびＮ進カウンタ６０のＣａｒｒｙ端子から出力されるキャリー信号が入力される。２入力ＡＮＤゲートの出力はデューティ／レベル変換器２７に入力される。なお、発振器６１の出力クロックの代わりに、発振器２２が出力する基本クロックを用いることもできる。

Ｎ進カウンタ６０は、イネーブル端子Ｅｎに入力される信号が高レベルの間発振器６１の出力クロックをカウントし、カウント数がＮになると１クロックの間キャリー信号を高レベルにしてカウント数をクリアする動作を繰り返す。２入力ＡＮＤゲート６２は、オーバーサンプラ２５の出力信号とキャリー信号が高レベルのときに、その出力を高レベルにする。

このため、２入力ＡＮＤゲート６２の出力信号の平均デューティ比は、オーバーサンプラ２５の出力信号のデューティ比の１／Ｎになる。アナログデジタル変換器４０の感度は、Ｎの値を変えることによって可変することができる。例えば、図２に示すように感度を１０倍にするためには、Ｎ＝１０として１０進カウンタを用いればよい。なお、２入力ＡＮＤゲート６２を用いず、Ｎ進カウンタ６０のリセット端子をオーバーサンプラ２５の出力信号で制御するようにしてもよい。

図４（Ａ）に、図３構成のゲイン設定器の入力信号と出力信号の波形の例を示す。図４（Ａ）において、（１）は入力信号であるオーバーサンプラ２５の出力信号、（２）は出力信号である２入力ＡＮＤゲート６２の出力信号の波形である。出力信号はＮ進カウンタ６０のカウント値がＮになる毎に短時間高レベルになる。このため、平均的なデューティ比は、入力信号の１／Ｎになる。

図４（Ａ）からわかるように、図３構成のゲイン設定器は、出力信号が高レベルになる期間が短い。このため、デューティ／レベル変換器２７として、時間精度が高い変換器を使用しなければならないという欠点がある。

図４（Ｂ）に、このような欠点を改善したゲイン設定器の入出力信号の波形を示す。出力信号は、入力信号が低レベルに変化したときから、デューティ比が入力信号の１／Ｎになる期間だけ高レベルになるようにする。

このため、Ｎ進カウンタ６０のキャリー信号の数をカウントし、入力信号が低レベルになったときに、（このカウント数×発振器６１の出力クロックの周期）の間だけ出力信号を高レベルにすればよい。

ゲインを変えるためには、Ｎ進カウンタ６０のＮ値を変える必要があるが、プリセットカウンタを用いると、簡単にＮ値を可変することができる。プリセットカウンタは、カウント値がプリセット値になるとキャリー信号を出力してカウント値をリセットする動作を繰り返す部品である。プリセット値はデジタル値で設定できるので、簡単な構成でゲインを可変できるゲイン設定器４１を構成できる。

このように、デジタル信号を処理するデジタル回路でゲイン設定器４１を構成することにより、高価な高精度アナログ部品を使用する必要がなくなる。このため、コストを削減することができる。

なお、ゲイン設定器４１は図３の構成に限定されることはなく、他の構成のものを用いることもできる。要は、オーバーサンプラ２５の出力信号のデューティ比を、１／Ｇ（Ｇはゲイン）にする構成であればよい。

２０ 差分器
２１ 積分器
２２、６１ 発振器
２３ 分周器
２４ レベル／デューティ変換器
２５ オーバーサンプラ
２６ デジタルフィルタ
２７ デューティ／レベル変換器
４０ アナログデジタル変換器
４１ ゲイン設定部
６０ Ｎ進カウンタ
６２ ２入力ＡＮＤゲート

Claims (3)

1. アナログ信号をデジタルデータに変換するアナログデジタル変換器において、
   アナログ信号とフィードバック信号が入力され、これらの信号の差分信号を生成する差分器と、
   前記差分信号を積分する積分器と、
   基本クロックを分周して得られる変換クロックに同期して、前記積分器の出力レベルに対応するデューティ比を有するパルス信号を生成するレベル／デューティ変換器と、
   前記基本クロックに同期して、前記パルス信号をオーバーサンプリングするオーバーサンプラと、
   ０より大きく、かつ１と異なるゲインが設定されると共に、前記オーバーサンプラの出力信号が入力され、この入力された出力信号のデューティ比を（１／ゲイン）に変換して出力することにより、前記アナログデジタル変換器の感度を可変するゲイン設定器と、
   前記ゲイン設定器の出力信号が入力され、この入力された信号を、そのデューティ比に対応するレベルに変換したフィードバック信号を生成し、このフィードバック信号を前記差分器に出力するデューティ／レベル変換器と、
   前記オーバーサンプラの出力信号が入力され、この入力された信号を処理してデジタルデータを生成するデジタルフィルタと、
   を備えたことを特徴とするアナログデジタル変換器。
2. 前記ゲイン設定器は前記オーバーサンプラの出力信号によって制御され、所定のクロックをカウントするカウンタを具備し、このカウンタによって前記デューティ／レベル変換器に出力する信号を生成するようにしたことを特徴とする請求項１記載のアナログデジタル変換器。
3. 前記カウンタはプリセットカウンタであることを特徴とする請求項２記載のアナログデジタル変換器。

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