JP7043259B2 - オーバーサンプリングノイズシェーピング逐次比較型ａｄｃ - Google Patents

Description

本開示は改良された逐次比較型アナログデジタル変換器に関し、詳細にはＡＳＩＣに実装された場合、より高い精度またはより大きなダイナミックレンジにつながるより高い分解能を有する一方で、低コスト及び狭いダイ面積を維持する逐次比較変換器に関する。

逐次比較型アナログデジタル変換器（ＡＤＣ）は、できるだけ近づけて入力信号に一致させるために、基本的に特定の範囲の信号値にわたってバイナリサーチを行うＡＤＣの１つの形態である。そのようなＡＤＣは、多くの電子機器において利用される。逐次比較型ＡＤＣが有効に使用される１つの特定の例は、例えばＭＥＭＳ（微小電気機械センサ）装置などのジャイロ及び加速度計などのセンサにおいてである。

ＭＥＭＳ加速度計は、好適な駆動及びピックオフ電子機器に接続する交互に嵌合したフィンガを備えた容量性の構造体で構成される。そのような装置は、開ループ構成または閉ループ構成のいずれかを利用することができる。開ループの加速度計では、電子機器は正弦波または方形波信号によって固定電極を駆動するように配列されており、加速度の下にプルーフマスが移動して加えられた加速度に比例するピックオフ信号を提供する。国際特許出願第ＷＯ２００４／０７６３４０号は、開ループ加速度計の１つの例を提供する。

駆動電子機器を使用することによって閉ループ動作のために同様のまたは同一の感知構造体を使用することで、可変の静電力を電極に提供してフォースリバランシングを行うことができる。国際特許出願第ＷＯ２００５／０８４３５１号は、駆動信号のパルス幅変調（ＰＷＭ）を利用する閉ループ電子制御回路の１つの例を提供する。

開ループ構成及び閉ループ構成の両方において、アナログデジタル変換器（ＡＤＣ）を利用してアナログピックオフ出力信号をデジタル領域に変換することは有利であり得る。開ループ構成において、これは加速度に比例するデジタル信号を提供し、この信号はホストシステムによって直接使用することができる。閉ループ構成では、このような変換は、フォースリバランスのゼロ位置からのプルーフマスの偏位に比例するデジタル信号を提供し、これはその後、デジタルフィルタリングによって使用され必要なレベルの駆動静電力を提供することができる。

開ループ構成及び閉ループ構成の両方において、高レベルの分解能を有することが望ましく、故にアナログデジタル変換器において大きな数字のビットを有することが望ましい。開ループ構成では、より高い分解能によって、加えられる加速度のデジタル表示をより正確にすることが可能になる。閉ループ構成では、それはゼロ位置からのプルーフマスの偏位をより正確に測定することを可能にする。ＡＤＣのビット数が大きいことは、加速度計のダイナミックレンジが広いことが要求される場合に特に有利であるが、それはなおも、高い精度まで、例えば１００分の１ｇを下回るまで測定または制御する必要がある。例えば加速度計に関して必要とされるフルスケールの作動範囲が±１００ｇである場合、１０ビットしか持たないＡＤＣは０．２ｇの分解能を有するのに対して、１４ビットを有するＡＤＣは０．０１２ｇの分解能を有することになる。

分解能はその後、検出され得る最小信号に直接影響を及ぼすため、高いＡＤＣ分解能は、システム内のランダムノイズがＡＤＣの分解能より実質的に小さい場合のシステムにおいてとりわけ有益である。これは高いダイナミックレンジシステムの場合に問題となる可能性があり、閉ループ構成を利用することでＡＤＣによって必要とされるダイナミックレンジを縮小することによってある程度は解決することができる。しかしながらこれは、システムが実質的に線形である（ＭＥＭＳ加速度計は典型的には極めて非線形である）という条件で有効に機能するのみであり、ＡＤＣ分解能がＰＷＭシステムの分解能に適合可能であることもさらに要求される。

制御システムにとっては単調な挙動が重要である。これは、入力に対する増大は結果として、出力に対する増大となり、入力に対する減少は結果として出力に対する減少となるべきであることを意味している。ＡＤＣにおいて、これは出力に対する変動を回避することを意味している。閉ループ構成において、そのような非単調な変動は、フィードバックループの安定性を低下させたり消失させたりすることになる。

特定用途向け集積回路（ＡＳＩＣ）において単調な挙動を有する高分解能ＡＤＣ変換器を達成することは、完全に一体化されたＭＥＭＳセンサを達成することを可能にするが、逐次比較型（ＳＡＲ）変換などの標準的な技術を利用する１２ビットを超えると極めて困難である。１２ビットを超えて達成するための１つのオプションは、各々の装置において有意な量のトリミングを利用することである。これは製造後に行われる較正ステップであり、これにより変換器の個々のチップ上の要素が測定され、必要とされる単調な挙動を保証するように調節される。トリミングは、機械的に行うことができる、例えばレーザトリミングが少量の抵抗器を焼き払うことができる、またはトリミングは、例えば構成要素及び切り換え部をトリミングプロセスにおいて使用中のものと、使用されないものにさらに分割することよって最終値を絞り込むなど電子的に行う場合もある。しかしながらこれらの技術は、ＡＳＩＣに対してかなりの面積を加えることになり、テスト時間を通してのコストも追加することになる。

より高い分解能のＡＤＣを達成するための別の代替は、シグマデルタ機構ＡＤＣを使用することである。シグマデルタＡＤＣは通常シングルビット変換器であるが、それらは時には３または４ビットまでのマルチビットである場合もある。シグマデルタＡＤＣは、高い分解能の変換器を達成するためにバックエンドフィルタリングを伴うかなりのオーバーサンプリングを必要とする。これは、高いオーバーサンプリングを可能にするために極めて高いクロック速度を必要とする。このことにより、確実にタイミング制約を満たすために極めて慎重な設計及び配置が必要とされる。また、ビットストリームを最終的なデジタル値に変換し、信号経路にレイテンシを加えるために高次フィルタも必要とされる。信号経路における高レイテンシは、閉ループシステムにおけるループ帯域幅を縮小するため測定値を制限する。低レイテンシは、例えば急速に変化する加速度またはジャイロ速度など、測定される値における動的な変化を正確に測定することが望まれる動的システムにおいて使用するのが望ましい。

本開示によって、変換サイクルの始めに入力信号をサンプルホールドするように構成されたサンプルホールド装置と、その最上位ビットからその最下位ビットまで連続してデジタル出力を蓄積する逐次比較レジスタと、逐次比較レジスタの出力に基づいて信号を出力するデジタルアナログ変換器と、デジタルアナログ変換器の出力をサンプルホールド装置の出力と比較し、その出力を逐次比較レジスタに提供するコンパレータと、変換サイクルの終わりに残差信号を格納するように構成された残差信号格納装置と、を備える逐次比較型アナログデジタル変換器（ＡＤＣ）であって、各々の変換サイクルの開始時に残差信号格納装置からの格納された残差信号をサンプルホールド装置に格納された入力信号に加えるように構成された逐次比較型アナログデジタル変換器（ＡＤＣ）が提供される。

逐次比較レジスタによる各々のＡＤＣの完全な変換の後、すなわち最上位ビットから最下位ビットまで完全に一周した後、デジタル出力のアナログ変換は元の入力信号に可能な限り近づく、すなわち分解能が許可するのと同じくらいに近づく。しかしながらこれらの２つの信号の間にはなおも小さな差が存在しており、すなわち逐次比較レジスタのデジタル出力の最下位ビットによって表すことができるものを下回る入力信号の残差部分である。通常の動作において、同一の入力値に関する逐次比較レジスタの連続する出力は、同一のデジタル値出力及び同一の残差を生じることになり、すなわちこのデジタル値は常に、入力信号のわずかに過小評価または過大評価を表すことになる（すなわちそれは系統的誤差である）。各々の変換の終わりに残差信号を格納し、この残差を次の変換の入力信号に加えることによって残差が経時的に蓄積され、その結果それらが出力デジタル値に影響を与える場合がある。システムに多くのランダムノイズが存在する場合（例えば最下位ビットの値を超える）、そのような蓄積が自然に生じる場合もあるが、本明細書に記載されるシステムは、そのようなノイズレベルに依拠することはなく、よって分解能と比べて低いノイズが存在する場合にも使用することができる。何回かの変換の後、蓄積した残差が加算されてレジスタの最下位ビットによって表される値を超えるようになると、このデジタル値は、変換が入力信号単独に対して行われた場合より高いものになる。この「数値を超える入力（ａｂｏｖｅ－ｉｎｐｕｔ）」変換も重ねて残差を減少させる。この方法において、残差信号はいずれ出力値に影響を与えるため、デジタル出力を時間領域において処理することによってこれを考慮に入れることができる。例えば簡素な実装形態では、いくつかの連続するデジタル出力値を平均することで入力信号のより正確な表示を提供する、すなわちそれはＡＤＣ変換にビットを加えるのに使用することができる。純粋に１つの例として、８の連続する出力を平均することは３ビットの精度を加えることになり、１６の連続する出力を平均することは４ビットの精度を加えることになる。

このような構成によって、大抵のセンサ装置において、ホストシステムが要求するより高い周波数においてセンサ自体がサンプリングされるという事実を利用することができる。例えばセンサ装置は、４８ｋＨｚのサンプリング速度でＭＥＭＳ加速度計をサンプリングすることができるが、ホストシステムに関しては３ｋＨｚまでしか出力をフィルタしない。これにより、ホストに対する各々のデータ出力に関する１６の連続するサンプルのフィルタリングまたは平均化などの時間処理が可能になり、それ故に追加の４ビットの精度を加えることができる。この方法において典型的な１２ビットＳＡＲ ＡＤＣを現行の典型であるとして使用することができるが、残差の時間処理は、これを１６ビットのＡＤＣに変える。追加のトリミングをこの回路に対して行う必要はなく（故にチップ面積、コスト及び較正時間を削減する）、及び高周波数クロックを加える必要もない（シグマデルタ変換器には必要である）。さらなる精度を生む追加の時間領域処理は、既存の装置ではフィルタが既に使用されるため、コストまたは処理時間（レイテンシ）を有意に増やすことはない。

したがって逐次比較型ＡＤＣはさらに、その入力値を経時的に平均し、その入力より高い分解能において出力する時間平均装置を備えることができる。出力分解能はこれにより、逐次比較レジスタの分解能より高くなる。時間平均装置はフィルタであって良い。例えば時間平均装置は、ループ帯域幅、安定性及び高周波数ノイズ除去を設定するために加速度計またはジャイロシステムの一部として既に使用されるフィルタであって良い。特に好ましい例では、これらの目的には二次フィルタで十分であることがわかっている。時間平均装置は、逐次比較レジスタの変換速度より低い速度でその出力を提供することができる。

一部の好ましい例では、サンプルホールド装置はキャパシタである。入力電圧は単にキャパシタに印加されてそれを充電し、その後切り離されてその値を保持することができる。同様に残差信号格納装置がキャパシタである場合もある。残差信号は、変換プロセスの終わりにメインのサンプルホールドキャパシタから直接取得される場合もあり、残差信号は典型的には極めて小さいため、残差信号格納キャパシタを充電するには残差信号を増幅させた形で利用することが好ましい。入力信号サンプルホールドキャパシタに対する残差信号格納キャパシタのサイズは、増幅器利得を補償するように選択することができる。好ましくは増幅器は、逐次比較変換において使用されるコンパレータの一部であるため、構成要素及び回路面積が削減される。

好ましくは逐次比較型ＡＤＣは、逐次比較レジスタが最下位ビットを設定した後、残差信号を次のクロックサイクルに備えて格納するように構成される。残差信号の格納は、単一のクロックサイクルのみを利用し、これはデジタル出力を転送し捕捉する既存のステップと並行して行うことができるため、残差信号の格納がこのプロセスに対して諸経費を加える何らかのクロックサイクルを加えることはない。

加えてメインのサンプルホールド装置に対して残差信号を加えるのに１つの追加のクロックサイクルしか必要とされず、これは入力信号のサンプリングとＳＡＲ変換の第１のクロックサイクルの間に行われる。この追加のクロックサイクルを補償し、クロックサイクルの総数を比較可能な既存の（調整されない）ＳＡＲと同一に維持するために、最終的なＳＡＲ出力値は好ましくはレジスタ内にラッチされる。レジスタはその後、他のデジタル回路によって読み取ることができ、変換器は次の変換サイクルを開始する。このようなラッチ作用がない場合、最終的な変換値が読み出されるまで次の変換サイクルを開始することができない。最終的な読み出しが次の変換の開始と並行して行われることを可能にすることで、上記に挙げた追加の残差サンプリングクロックサイクルを補償するための別のクロックサイクルが省かれる。このようにしてクロックサイクルの総数は、比較可能な既存のＳＡＲ変換器と同一である。それによって他の回路を大幅に設計し直す必要なしに以前の変換器の代わりに新しい変換器を代用することが可能になるため、このことはとりわけ有益である。

本開示はまた、センサ、上記に記載した逐次比較型ＡＤＣ（任意選択で、これもまた上記に記載した好ましいまたは任意選択の機構のいずれかを含む）及び逐次比較型ＡＤＣの出力を時間平均するためのフィルタを備えるセンサ装置まで拡張する。センサ装置は、ＡＳＩＣ（特定用途向け集積回路）を備えることができる。センサ装置は、加速度計またはジャイロスコープであって良い。本明細書に記載される技術は、平均（ＤＣ）性能が鍵となる要件であるが、但し最小限のデータレイテンシ（高帯域幅）もまた必要であるＭＥＭＳ加速度計及びジャイロスコープあるいは任意のシステムにとってとりわけ有益である。

上記に記載した技術は、開ループまたは閉ループセンサ構成のいずれかに適用されて良い。開ループ構成では、時間領域処理及びこれに対応する分解能の増大は、センサとホストシステムの間で通常使用されるフィルタによって行うことができる。この技術は、閉ループシステムにおける特定の利点を発見し、それ故に好ましくは逐次比較型ＡＤＣの出力はセンサを駆動するための駆動装置にフィードバックされる。時間領域処理は、フィードバックループの安定を保証する通常のループフィルタによって行うことができる。増大した分解能のＡＤＣ値は、駆動装置にフィードバックされる。あるいは時間領域処理は、ホストシステムへの出力をフィルタリングする追加のフィルタによって行われる場合もある。上記のように、フィルタは二次フィルタであって良い。好ましくは、フィルタはセンサの駆動周波数で動作する。これは、システム内に既に存在する既存のクロック信号を利用するための特定の簡便な構成である。

本開示の別の態様によって、アナログ入力信号をデジタル値に変換する方法が提供されており、方法は、入力信号をサンプリングすることと、これ以前の変換サイクルからの任意の格納された残差信号に従ってサンプリングされた入力信号を調節することと、入力信号に対して逐次比較変換を行うことで、入力信号を表すデジタル値を提供し、このデジタル値は、アナログに戻るように変換される際、できるだけ入力信号に近づくようなものであることと、最終的なデジタル値のアナログ形式を比較し、それを入力信号と比較することで、２つ値の差を示す残差信号を提供することと、次の変換サイクルのために前記残差信号を格納することと、を含む。

システムに関連する上記に記載される好ましい機構の全ては、これに対応する方法に等しく適用可能である。例えば方法はさらに、逐次比較変換の出力デジタル値を経時的に平均して、より高い分解能出力を生成することを含む場合がある。残差信号は、逐次比較変換の最後のクロックサイクルの後、次のクロックサイクルにおいて格納されて良い。

単なる一例として、及び添付の図面を参照して１つまたは複数の非制限的な例を次に記載する。

閉ループセンサ構成に関する典型的な構造を示す図である。 開ループセンサ構成に関する典型的な構造を示す図である。 残差のサンプリング及び増大した分解能を有する逐次比較型ＡＤＣの概略図である。 時間領域における残差のサンプリング出力信号を有する逐次比較型ＡＤＣの一例を示す図である。 基本的な逐次比較型ＡＤＣに関する回路を示す図である。 残差のサンプリング及び増大した分解能を有する逐次比較型ＡＤＣに関する回路を示す図である。

図１は、１２ビットＳＡＲ変換器を備えた典型的な閉ループセンサ加速度計機構を示し、図２は、１２ビットＳＡＲ変換器を備えた典型的な開ループセンサ加速度計機構を示す。図１及び図２に示される機構には本開示による変調ＳＡＲが含まれるが、それ以外はこれまで存在する機構と基本的に同じであるが、より高い分解能出力を有する。例えばその内部レジスタが増大した分解能に関して十分な長さを有することを保証するためにフィルタに対する軽微な適合が必要な場合もあるが、それ以外ではフィルタの動作にはいかなる変更も必要とされない。例えば１６ビットレジスタが標準として全体を通して使用される一部のケースでは、変調が全く必要とされない場合もある。

図１において、閉ループセンサシステム１０は、ＰＷＭ駆動回路１４によって駆動される線形加速度計などのＭＥＭＳセンサ１２を有する。駆動回路１４は、駆動力を印加して既知のやり方でプルーフマスをそのゼロ位置に戻るように移動させるが、このやり方は本明細書ではこれ以上記載しない。ピックオフ増幅器１６が、プルーフマスの位置の変化を検出し、その信号を増幅しセンサ１２が遭遇した加速度を示す信号を提供する。センサ１２に適用される信号はＡＣ信号であり、故に復調器１８を使用してＡＣ成分を除去し、ＡＤＣ処理のためにＤＣ信号を残す。変調ＳＡＲ ＡＤＣ２０が、センサからのアナログ信号をデジタル値に変換し、この信号はループ内フィルタ２２を通るようにフィードバックされ、このフィルタが、それをＰＷＭ駆動回路１４にフィードバックする前に、信号の時間領域処理を行う。出力信号もまたここから取得され、追加の出力フィルタ２４を通ってホストシステムまで進められる。

図２は、開ループセンサシステム３０を示す。増幅器１６、復調器１８及び変調ＳＡＲ ＡＤＣ２０は図１におけるものと同一である。ＭＥＭＳセンサ３２は、図１のフォースリバランシングタイプではないため、駆動回路３４は、フィードバック信号を必要としない。変調ＳＡＲ ＡＤＣ２０の出力は、出力フィルタ２４を直接通るように進められ、このフィルタは、ホストシステムに対する出力を通過させる前に時間領域処理を行う。

図３ａは、各々の変換サイクル後に使い残された残差信号を考慮に入れる変調１２ビットＳＡＲ変換器の構造上の図を示す。入力信号４０がサンプルホールド装置４２（この例ではこれはサンプリングキャパシタである）に供給される。入力信号４０はサンプルホールド装置４２においてサンプルホールドされ、入力信号はその後切り離され、ＳＡＲ変換が行われる。コンパレータ４４は、格納した入力信号と、逐次比較レジスタ４６及びデジタルアナログ変換器（ＤＡＣ）４８によって生成された入力信号の現在の近似値を比較する。図３ａにおいて、ここに図示されるサンプルホールド装置はサンプリングキャパシタであるため、ＤＡＣ４８の出力は５０において反転されサンプルホールド装置４２にフィードバックされるように示される。ＤＡＣ４８は基本的に、キャパシタに蓄積された電圧を均衡させるようとする。しかしながら他の例では比較が、任意の他の好適な方法で行われる場合もあることを理解されたい。

ＤＡＣ出力電圧はこのようにして入力信号４０と有効に比較される。コンパレータ出力は、ＤＡＣ電圧と入力信号電圧の誤差に左右される。ＤＡＣの連続するビットは、逐次比較レジスタ及び関連する制御論理４６によって可能になるため、コンパレータ出力レベルを利用して、その電流ＤＡＣビットを設定されたままにするか、または次の連続するビットに移る前にリセットするかを決定する。逐次比較レジスタ４６は、最上位ビットで始まり、最下位ビットに向かってビット毎に進んで、順番に各々に関する適切な値を決定する。１２ビット逐次比較変換の終わりに、５２において出力論理値を読み取ることができる。

この時点で、ＳＡＲ４６によって完全な変換が行われた後、すなわち全てのビット値が適切に決定された後、残りの誤差の残差、すなわちＤＡＣの最下位ビットを下回る大きさの入力信号の一部が、次の変換サイクルの準備のために残差サンプルホールド装置５４においてサンプルホールドされる。以下でさらに考察するように、この残差はコンパレータからサンプリングされ得るが（詳細には、多段コンパレータにおけるコンパレータの第１段）、任意の他の好適な残差サンプリング法が利用される場合もある。

次の変換サイクルにおいて、入力信号４０が以前と同様にサンプルホールド装置４２において再びサンプルホールドされる。しかしながら入力信号のサンプリング後で、かつ逐次比較変換が開始する直前、残差サンプルホールド装置５４からの残差（すなわちこれ以前の変換からの残差）を利用してサンプルホールド装置４２に保持されるサンプリングされた入力値を修正し、したがってこれ以前の変換の下位の閾値誤差（閾値は最下位ビットの値である）によってこのレベルをわずかに修正する。図３ａにおいて残差サンプルホールド装置５４からの残差は、５６において入力サンプルホールド装置４２に加えられるように示されるが、これらの値を組み合わせる任意の好適な代替方法を利用することで、これらを共に変換プロセスにおいて考慮に入れることもできることを理解されたい。

このような次の変換サイクルの終わりに（すなわちＤＡＣのビットをもう一度完全に通り過ぎた後）、残差が再び残差サンプルホールド装置５４に格納され、その誤差は、これ以前の残差と合わさって累積するようになる。最終的に（数回の変換サイクルの後）、これ以前の変換からの誤差は、次の変換が最下位ビットの状態をフリップする特定のレベルに達する（入力信号単独の変換から生じる状態と比べて）。数回の変換期間にわたって、この平均値は、変換器の手が加えられていない（例えば１２ビット）レベルを超える分解能を有する。

一例として、図３ｂに示されるグラフは、値２０４８と２０４９を有する１６の変換のシーケンスを示しており、このラインは、１６の変換にわたる２０４８．２の平均レベルを示している。このように時間平均値は、個々の値のいずれよりも大きな分解能を有する。

一例において、ＡＳＩＣ用に開発された１２ビットＳＡＲ変換器は、印加される信号を変換するのに１６のクロックサイクルを必要とする。これは入力信号をサンプルホールドするための２クロックサイクル、１２ビットＳＡＲ変換のための１２クロックサイクル、及びＡＳＩＣ内で変換されたデジタル数字の転送／捕捉を可能にするための２クロックサイクルで構成される。

上記に記載した変調１２ビットＳＡＲ変換器は依然として、印加される信号を変換するのに１６クロックサイクルしか必要としない。これは、１２ビットＳＡＲ変換が完了した後、最終的な変換器デジタル値をラッチし、１回のクロックサイクルを利用する変換からの残存する残差を同時に捕捉することによって達成される。それ故１２ビットＳＡＲ変換が完了した後の第２のクロックサイクルは必要とされず、サンプリングされた入力信号に対して保持される残差を加えるために、入力信号のサンプリングと、ＳＡＲ変換の開始の間のクロックサイクル用に使用するように再分配される。

図４は、以前のＡＳＩＣにおいて使用される標準的な１２ビットＳＡＲ変換器６０の一例の機構を示す。スイッチＳ１が閉のとき、入力信号６２がサンプリングキャパシタＣ１に加えられる。スイッチＳ１が開にされるとき、Ｃ１は、入力信号６２の値を格納し、入力信号６２は、変換の残りの部分を通して切り離されたままである。スイッチＳ１Ｂがその後、開から閉に切り換えられ、ＳＡＲ変換が行われる。ＳＡＲ変換は、レジスタ及び制御装置６４及びＤＡＣ６６を介してサンプリングキャパシタＣ１に電圧を印加し、これによりＣ１に格納された値を基本的に相殺しようとする。その後の電圧Ｖｅはその後、コンパレータ６８によって基準電圧（Ｖｒｅｆ）と比較される。コンパレータ６８はこの例では、２段（第１の段７０と第２の段７２）で構成されるが、これは動作するのに必須ではない。コンパレータ６８からの出力はその後、レジスタ及び制御装置６４によって使用されＳＡＲ変換における出力値のビットの状態を決定する。レジスタ及び制御装置６４は、最上位ビットから最下位ビットまで順に進めることで、Ｃ１に格納された入力信号値のより正確な推定値を徐々に確立する。

図５は、これ以前の変換からの残差信号を考慮に入れ、増大した分解能の出力を提供するのに使用することができる変調１２ビットＳＡＲ変換器８０の一例の機構を示す。変調変換器８０の構成要素は標準的な変換器６０のものと同じであり、図４の標準的な変換器６０のものと同じ参照番号によって指示されている。この回路の動作は大体において図４に関連して上記に記載した標準的な１２ビットＳＡＲ ＡＤＣ６０の場合と同一であるが、以下の例外を有する。ＳＡＲ変換に関して必要とされる１２クロックサイクルの後、次のクロックサイクルを使用してコンパレータ８８の第１の段への入力に対して残差電圧（Ｖｅ）をサンプルホールドする。この残差電圧は、スイッチＳ１３を閉にする（Ｓ１、Ｓ１Ｂ及びＳＣは全て開にする）ことによって段１コンパレータ７０にわたってキャパシタＣ２によってサンプリングされる。これによりＶｅをＶｒｅｆ電圧に復元し、Ｃ２にわたって増幅された残差電圧を生成し、この場合増幅のレベルは、Ｃ２キャパシタとＣ１キャパシタの比によって決まる。次の変換が開始する際、以前のようにＳ１が閉じられた状態で入力信号６２がサンプリングされる。この時点でスイッチＣ１３及びＳＣが共に開にされることで、Ｃ２上に蓄積した残留電荷は入力電圧６２によって変化しないことを保証する。入力信号６２のサンプリングが完了した後、変換プロセスが始まり、Ｓ１が開にされて、入力信号６２を隔離し、Ｓ１Ｂが閉にされてＤＡＣ６６を介するＳＡＲ変換を可能にする。次にＳＣも閉にされ、これはキャパシタＣ１上に保持される電圧を変化させ、これにより電流変換に影響を与える。Ｃ２に蓄積した電荷は、所与の残差に関して均衡した状態に戻るようにコンパレータ入力Ｖｅにおいて電圧を移動させるのに必要とされるものと同一である（すなわちＶｅは、これ以前の変換からサンプリングされた残差によってシフトされる）。この残差は故に、次の最下位ビット（ＬＳＢ）閾値に達するまで、数回の変換にわたって蓄積し、したがってＡＤＣ出力コードを変調する。Ｓ１の開と同時にスイッチＳＣを閉にすることができ、これにより格納された残差を変換に戻るように加えるために追加のクロックサイクルは必要ないことに留意されたい。

変調アナログデジタル変換器８０が、図１に示されるような閉ループ機構で使用される場合、残差の変調をセンサループ作動周波数における変換の実行と組み合わせることによって、複数の変換が、適用される何らかのフィルタリング作用と共に協働するように組み合わされることで１４ビット分解能を超えるものを達成することが可能になる。加えることができる追加の分解能の大きさは、結合することができる変調ＳＡＲ変換器の数に左右される場合があり、よって必要とされるループ帯域幅及び許容可能なループレイテンシに左右される場合がある。

この変調技術の特定の利点の１つは、閉ループ総合応答帯域幅または開ループ出力データ速度及び帯域幅のいずれかによって必要とされるものより有意に高い搬送周波数で動作するセンサシステムにおいて作動する際に生じる。ここでの搬送周波数は、センサを駆動するのに使用される周波数であり（すなわち図１及び図２における駆動回路１４または３４の周波数）、及びこれにより入力信号を提供するピックアップ増幅器１６のサンプリング周波数でもある。搬送周波数における１２ビット変調ＳＡＲの自然な動作によって、シグマデルタ変換器に通常対応付けられるものなど、より複雑でより高次のフィルタリングを適用する必要なしに、全体のシステム有効ＡＤＣ分解能を高めるために、簡素なフィルタリング（センサシステム内で既に通常使用される）をＡＤＣ出力に適用することを可能にする。このような構成はよって、システムに対して追加のコストや複雑さを加えることなく分解能を向上させることができる。

従来のより高い分解能のＳＡＲ変換器（例えば直線１４ビットＳＡＲ変換器）と比べると、このシステムの利点は、単調な挙動を保証するために追加のビットを履行しこの機構をトリミングするために、１４ビット（または他の高い分解能の）変換器が必要とするような余分なチップ面積を有意に必要としないことによって利益を得ている。

上記の変調ＳＡＲ変換器のシグマデルタ機構に対する利点の１つは、有意に短縮されたクロック速度である。例えば変調ＳＡＲ ＡＤＣ変換器が４８ｋｓｐｓ（毎秒キロ－サンプル）で変換し、これにより７６８ｋＨｚの内部クロックを必要とする場合、匹敵する１ビットシグマデルタ変換器は、１４８８ｋｓｐsで変換する必要があり、これは少なくとも１．５ＭＨｚのクロック周波数に匹敵する。変調ＳＡＲ変換器のシグマデルタ機構に対するもう１つの利点は、フィルタリング（すなわち時間領域処理）が簡素であることである。 より高い全体の分解能を可能にするためのノイズ比に必要とされる信号を達成するために、シグマデルタ機構は、単一ビット変換プロセスによって形成される高周波数ノイズのハイレベルな減衰を適用するためにかなり複雑度が高いフィルタリングを必要とする（典型的には４次フィルタリング以上）。

変調ＳＡＲ変換器の機構は、センサシステムの全体に必要とされる帯域幅より有意に高いこの周波数でピックオフ感知信号を変換することによってＭＥＭＳセンサの作動周波数を利用する。これによりＡＤＣ出力の数回の変換にわたって変調を適用し時間平均することを可能にすることで、標準的な１２ビットＳＡＲに対して最小限のチップ領域の増加で、かつ変換器をトリムすることなく増大した分解能を達成して単調な挙動を実現する。

閉ループセンサ作動において、ＡＤＣ出力は通常、ループフィルタを通るように進められ、正確な帯域幅及びループの安定性を生み出し、この出力は加えられた加速度に比例する必要な駆動レベルを決定するのに利用される。図５のものなどの１２ビット変調ＳＡＲ変換器の機構は、高次フィルタの利用を必要としないため、非変調ＳＡＲ ＡＤＣと合わせて閉ループセンサに対して使用される同一のフィルタを基本的に使用することができる。変調１２ビットＳＡＲ変換器の利用は１４ビットを超える有効分解能を提供することができる。

開ループセンサでは、ＡＤＣの動作は通常、搬送波周波数における変換作用であるが、ホストシステムに関して要求される帯域幅は通常有意にこれより小さい（典型的には数キロヘルツ未満）。通常（非変調）ＡＤＣ出力は、数回の変換にわたって平均することによってフィルタリングされる。ノイズが１ＬＳＢを超える一部の実装形態では、これを利用して、分解能を幾分、例えば１３または１４ビット前後に増大させることができる。しかしながら極めて似たような出力フィルタリングを有する図５のものなどの変調１２ビットＳＡＲの利用は（シグマデルタ変換器の場合に必要とされるものより誤りが少ない）、この分解能を１４ビットを超えるまで増大させることができる。

上記に記載したシステム及び方法は好ましくは、低ノイズを有する、すなわちノイズレベルが、逐次比較レジスタの最下位ビットのレベルを下回るシステムに適用される。上記に記載したシステム及び方法はまた本質的に非線形であるため、ランダムノイズがゼロに平均されないシステムにおいてとりわけ有利である。これらのシステム及び方法はまた、ワイドダイナミックレンジがシステムから要求される場合にとりわけ適用可能である。

Claims (12)

1. 変換サイクルの始めに入力信号をサンプルホールドするように構成されたサンプルホールドキャパシタと、
   その最上位ビットからその最下位ビットまで連続してデジタル出力を蓄積する逐次比較レジスタと、
   前記逐次比較レジスタの前記出力に基づいて信号を出力するデジタルアナログ変換器と、
   前記デジタルアナログ変換器の前記出力を前記サンプルホールドキャパシタの出力と比較し、その出力を前記逐次比較レジスタに提供するコンパレータと、
   変換サイクルの終わりに、残差信号が増幅されたものを格納するように構成された残差信号格納キャパシタと、
   前記逐次比較レジスタの前記出力をラッチするように構成された出力レジスタと、
   を備える逐次比較型アナログデジタル変換器（ＡＤＣ）であって、
   前記逐次比較型アナログデジタル変換器（ＡＤＣ）は、各々の変換サイクルの開始時に前記残差信号格納キャパシタからの格納された残差信号を前記サンプルホールドキャパシタに格納された入力信号に加えるように構成されており、前記逐次比較レジスタの前記出力は、１回のクロックサイクルを利用して、残差信号を格納するのと同時にラッチされる、逐次比較型アナログデジタル変換器（ＡＤＣ）。
2. その入力値を経時的に平均し、その入力より高い分解能において出力する時間平均装置をさらに備える、請求項１に記載の逐次比較型ＡＤＣ。
3. 前記時間平均装置がフィルタである、請求項２に記載の逐次比較型ＡＤＣ。
4. 前記ＡＤＣが、前記逐次比較レジスタが最下位ビットを設定した後、前記残差信号を次のクロックサイクルに備えて格納するように構成される、請求項１～３のいずれかに記載の逐次比較型ＡＤＣ。
5. センサと、
   請求項１～４のいずれかに記載の逐次比較型ＡＤＣと、
   前記逐次比較型ＡＤＣの前記出力を時間平均するフィルタと、
   を備えるセンサ装置。
6. 前記センサが加速度計またはジャイロスコープである、請求項５に記載のセンサ装置。
7. 前記逐次比較型ＡＤＣの前記出力が、センサを駆動するための駆動装置にフィードバックされる、請求項５または６に記載のセンサ装置。
8. 前記フィルタが二次フィルタである、請求項５、６または７に記載のセンサ装置。
9. 前記フィルタが前記センサの駆動周波数で動作する、請求項５～８のいずれかに記載のセンサ装置。
10. アナログ入力信号をデジタル値に変換する方法であって、
    前記入力信号をサンプルホールドキャパシタにサンプリングすることと、
    これ以前の変換サイクルからの任意の格納された残差信号に従って前記サンプリングされた入力信号を調節することと、
    前記入力信号に対して逐次比較変換を行うことで、前記入力信号を表すデジタル値を提供し、前記デジタル値は、アナログに戻るように変換される際、できるだけ前記入力信号に近づくようなものであることと、
    前記最終的なデジタル値のアナログ形式を比較し、それを前記入力信号と比較することで、２つ値の差を示す残差信号を提供することと、
    次の変換サイクルのために前記残差信号が増幅されたものを残差信号格納キャパシタに格納することと、
    を含む、アナログ入力信号をデジタル値に変換する方法。
11. 前記逐次比較変換の前記出力デジタル値を経時的に平均してより高い分解能出力を生成することをさらに含む、請求項１０に記載の方法。
12. 前記残差信号が、前記逐次比較変換の最後のクロックサイクルの後、次のクロックサイクルにおいて格納される、請求項１０または１１に記載の方法。

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