KR20170091678A - 노이즈-성형 연속 근사 adc 오버샘플링 - Google Patents

Abstract

연속 근사 아날로그-디지털 컨버터(ADC)는, 변환 사이클 시작시 입력 신호를 샘플링 및 홀딩하도록 배열되는 샘플 및 홀드 디바이스와, 최대 유효 비트로부터 최소 유효 비트로 디지털 출력을 순차적으로 축적하는 연속 근사 레지스터와, 상기 연속 근사 레지스터의 출력에 기초하여 신호를 출력하는 디지털-아날로그 컨버터와, 상기 디지털-아날로그 컨버터의 출력을 상기 샘플 및 홀드 디바이스의 출력과 비교하고, 그 출력을 상기 연속 근사 레지스터에 공급하는 비교기와, 변환 사이클 종료시 잔류 신호를 저장하도록 배열되는 잔류 신호 저장 디바이스를 포함하되, 상기 연속 근사 ADC는 각각의 변환 사이클 시작시 상기 샘플 및 홀드 디바이스 상에 저장되는 입력 신호에 잔류 신호 저장 디바이스로부터의 저장된 잔류 신호를 추가하도록 배열된다.　　 SAR에 의한 각각의 ADC 풀 변환 후, 디지털 출력의 아날로그 변환은 해상도가 허용하는 한 원본 입력 신호에 가능한 가깝다.　　 그러나, SAR의 디지털 출력의 최소 유효 비트로 표현될 수 있는 값보다 작은 입력 신호의 잔류 부분이 남는다.　　 정상 작동 시에, 동일한 입력에 대한 SAR의 일련의 출력은 동일한 디지털 값 출력 및 동일한 잔류 값으로 나타날 것이다.　　 각각의 변환 종료시 잔류물을 저장하고 다음의 변환의 입력 신호에 잔류물을 추가함으로써, 잔류물은 시간에 따라 누적되어 출력 디지털 값에 영향을 미칠 수 있게 된다.　　 다수의 변환 후, 누적된 잔류물이 레지스터의 최소 유효 비트로 표현되는 값보다 큰 값까지 더하여지고, 디지털 값은 변환이 입력 신호 단독에 대해 수행된 경우에 비해 더 높은 값일 것이다.　　 이러한 방식으로, 잔류 신호는 출력 값의 시간에 영향을 미치고, 따라서, 시간 도메인에서 디지털 출력을 처리함으로써 고려될 수 있다.

Description

노이즈-성형 연속 근사 ADC 오버샘플링 {OVERSAMPLING NOISE-SHAPING SUCCESSIVE APPROXIMATION ADC}

본 개시는 개선된 연속 근사 아날로그-디지털 컨버터에 관한 것으로서, 특히, ASIC에서 구현될 때 저렴한 비용 및 작은 다이 면적을 유지하면서도 보다 높은 정확도 또는 보다 큰 동적 범위를 유도하는 보다 높은 해상도의 연속 근사 컨버터에 관한 것이다.　

연속 근사 아날로그-디지털 컨버터(ADC)는 입력 신호에 가능한 가깝게 매칭시키기 위해 소정의 신호값 범위에 걸쳐 본질적으로 이진 검색을 수행하는 일 형태의 ADC다. 이러한 ADC는 많은 전자 디바이스에 사용되고 있다. 우수한 효과를 위해 사용되는 연속 근사 ADC가 사용되는 한가지 특정 예는 가령, MEMS(마이크로일렉트로미캐니컬 센서) 디바이스와 같이, 자이로 및 가속계와 같은 센서다.

MEMS 가속계는 적절한 구동 및 픽오프 전자 디바이스(pickoff electrnoics)에 연결하기 위한 인터디지테이티드 핑거(interdigitated fingers)를 가진 용량성 구조물로 이루어진다. 이러한 디바이스는 개루프(open loop) 또는 폐루프(closed loop) 구조를 이용할 수 있다. 개루프 가속계에서, 전자 디바이스들은 정현파 또는 방형파 신호로 고정 전극을 구동하도록 배열되고, 프루프 매스(proof mass)가 공급되는 가속에 비례하는 픽오프 신호를 제공하도록 가속 하에 움직인다. WO 2004/076340호는 개루프 가속계의 한 예를 제공한다.

유사 또는 동일한 감지 구조물이, 힘 재균형(force rebalancing) 제공을 위해 전극에 가변 정전력을 제공하도록 구동 전자 디바이스들을 이용함으로써, 폐루프 작동에 사용될 수 있다. WO 2005/084351호는 구동 신호의 펄스 폭 변조(PWM)를 이용하여 폐루프 전자 제어 회로의 한 예를 제공한다.

개루프 구조 및 폐루프 구조 모두에서, 아날로그-디지털 컨버터(ADC)를 이용하여 아날로그 픽오프 출력 신호를 디지털 도메인으로 변환하는 것이 유리할 수 있다. 개루프 구조에서, 이는 호스트 시스템에 의해 직접 사용될 수 있는, 가속도에 비례하는, 디지털 신호를 제공한다. 폐루프 구조에서, 변환은 힘 재균형 널 위치로부터 프루프 매스의 오프셋에 비례하는 디지털 신호를 제공하고, 이는 그 후, 요구되는 레벨의 구동 정전력을 제공하도록 디지털 필터링과 함께 사용될 수 있다.

개루프 및 폐루프 구조 모두에서, 아날로그-디지털 컨버터 내에서 높은 레벨의 해상도, 따라서, 보다 많은 수치의 비트를 갖는 것이 요망된다. 개루프 구조에서, 보다 높은 해상도는 인가되는 가속도의 디지털 표현이 보다 정확해질 수 있게 한다. 폐루프 구조에서, 이는 널 위치로부터 프루프 매스의 오프셋을 더욱 정확하게 측정할 수 있다. ADC의 보다 많은 수치의 비트는 가속계의 동적 범위가 커야 하면서도 높은 수준의 정확도로, 가령, 1g의 1/100 미만까지, 측정 또는 제어해야하는 경우에 특히 유익하다. 예를 들어, 가속계의 요구되는 풀 스케일 작동 범위가 ±100g인 경우에, 단 10비트만을 가진 ADC가 0.2g의 해상도를 가질 것이고, 14비트를 가진 ADC는 0.012g의 해상도를 가질 것이다.

높은 ADC 해상도는, 해상도가 검출되는 있는 최소 신호에 직접 영향을 미칠 것이기 때문에, 시스템 내의 난수 잡음이 ADC의 해상도보다 실질적으로 작을 때의 시스템에서 특히 유용하다. 이는 높은 동적 범위 시스템의 경우 문제가 될 수 있고, ADC에 의해 요구되는 동적 범위를 감소시키도록 폐루프 구조를 이용함으로써 부분적으로 해결될 수 있다. 그러나 이는 시스템이 실질적으로 선형인 경우에만 효과적으로 작용하며(MEMS 가속계는 통상적으로 매우 비선형성임), 그리고 ADC 해상도가 PWM 시스템의 해상도와 호환될 것을 여전히 요구한다.

모노토닉 거동(Monotonic behaviour)이 제어 시스템에 중요하다. 이는 입력 측의 증가가 출력 측의 증가로 나타나야하고 입력 측의 감소가 출력 측의 감소로 나타나야 함을 의미한다. ADC에서, 이는 출력측 상의 변동 회피를 의미한다. 폐루프 작동에서, 이러한 논-모노토닉 변동(non-monotonic fluctuations)은 피드백 루프의 안정성을 감소 또는 파괴시킬 것이다.

완전 일체화된 MEMS 센서를 실현할 수 있게 하는, 애플리케이션 전용 집적 회로(ASIC) 내에 모노토닉 거동을 가진 고해상도 ADC 컨버터 실현은, 연속 근사(SAR) 변환과 같은 표준 기술을 이용할 때 12비트 너머에서 매우 어렵다. 12비트 이상을 실현하기 위한 한가지 옵션은 각각의 디바이스에 대해 유효 양의 트리밍(trimming)을 이용하는 것이다. 이는 제조 후 수행되는 교정 단계이며, 따라서, 컨버터의 개별 온-칩 요소가 측정되고 조정되어, 요구되는 모노토닉 작동을 보장할 수 있다. 트리밍은 기계적으로 수행될 수 있고 - 가령, 레이저 트리밍이 저항기의 작은 부분을 태워없앨수 있고 - 또는, 트리밍이 전자적으로 - 가령, 구성요소들을 세부분할하여, 최종 값 정련을 위해 트리밍 프로세스 동안 부품들을 사용 중과 사용안함으로 스위칭함으로써, - 수행될 수 있다. 그러나 이러한 기술은 ASIC에 상당한 면적을 추가시키고 비용 및 테스트 시간을 추가시킨다.

보다 높은 해상도의 ADC를 실현하기 위한 다른 대안은 시그마 델타 구조 ADC를 이용하는 것이다. 시그마 델타 ADC는 흔히 단일 비트 컨버터이며, 하지만 가끔 3비트 또는 4비트에 이르는 멀티 비트 형태일 수 있다. 시그마 델타 ADC는 고해상도 컨버터 실현을 위해 백엔드 필터링(backend filtering)과 함께 상당한 오버샘플링을 필요로한다. 이는 높은 오버샘플링 실현을 위해 매우 높은 클럭 속도를 요한다. 이는 다시, 타이밍 제한사항 충족을 보장하기 위해, 매우 세밀한 설계 및 레이아웃을 요한다. 또한, 비트 스트림을 최종 디지털 값으로 변환하기 위해 고차수 필터가 요구되어, 신호 경로에 대기시간을 더한다. 신호 경로의 높은 대기시간은 폐루프 시스템에서 루프 대역폭을 감소시키고, 따라서, 측정을 제한한다. 측정되는 값에서 동적 변화(가령, 빠르게 변화하는 가속도 또는 자이로 속도)를 정확하게 측정하는 것이 요망되는 동적 시스템에 사용하기 위해 낮은 대기시간이 요망된다.

본 개시에 따르면, 연속 근사 아날로그-디지털 컨버터(ADC)가 제공되며, 상기 ADC는, 변환 사이클 시작시 입력 신호를 샘플링 및 홀딩하도록 배열되는 샘플 및 홀드 디바이스와, 최대 유효 비트로부터 최소 유효 비트로 디지털 출력을 순차적으로 축적하는 연속 근사 레지스터와, 상기 연속 근사 레지스터의 출력에 기초하여 신호를 출력하는 디지털-아날로그 컨버터와, 상기 디지털-아날로그 컨버터의 출력을 상기 샘플 및 홀드 디바이스의 출력과 비교하고, 그 출력을 상기 연속 근사 레지스터에 공급하는 비교기와, 변환 사이클 종료시 잔류 신호를 저장하도록 배열되는 잔류 신호 저장 디바이스를 포함하되, 상기 연속 근사 ADC는 각각의 변환 사이클 시작시 상기 샘플 및 홀드 디바이스 상에 저장되는 입력 신호에 잔류 신호 저장 디바이스로부터의 저장된 잔류 신호를 추가하도록 배열된다.

상기 연속 근사 레지스터에 의한 각각의 ADC 풀 변환 후, 즉, 최대 유효 비트로부터 최소 유효 비트까지의 풀 사이클 후, 디지털 출력의 아날로그 변환은 원본 입력 신호에 가능한 가깝다. 즉, 해상도가 허용하는 한 최대한 가깝다. 그러나, 이러한 두 신호 간에 작은 차이가 여전히 존재할 것이며, 이는 연속 근사 레지스터의 디지털 출력의 최소 유효 비트로 표현될 수 있는 값보다 작은 입력 신호의 잔류 부분이다. 정상 작동 시에, 동일한 입력 값에 대한 연속 근사 레지스터의 일련의 출력은 동일한 디지털 값 출력 및 동일한 잔류 값으로 나타날 것이고, 즉, 디지털 값은 입력 신호의 경미한 과소추정치 또는 과대추정치를 항상 나타낼 것이다(즉, 계통적 에러). 각각의 변환 종료시 잔류 신호를 저장하고 다음의 변환의 입력 신호에 잔류물을 추가함으로써, 잔류물은 시간에 따라 누적되어 출력 디지털 값에 영향을 미칠 수 있게 된다. (가령, 최소 유효 비트의 값보다 큰) 많은 랜덤 노이즈가 시스템에 존재할 경우, 이러한 누적은 자연스럽게 일어날 수 있고, 그러나, 여기서 설명되는 시스템은 이러한 노이즈 레벨에 의존하지 않으며, 따라서, 해상도에 비해 낮은 노이즈가 있을 때 사용될 수 있다. 다수의 변환 후, 누적된 잔류물이 레지스터의 최소 유효 비트로 표현되는 값보다 큰 값까지 더하여질 때, 디지털 값은 변환이 입력 신호 단독에 대해 수행된 경우에 비해 더 높은 값일 것이다. 이러한 "입력보다 높은" 변환은 잔류물을 다시 감소시킨다. 이러한 방식으로, 잔류 신호는 출력 값의 시간에 영향을 미치고, 따라서, 시간 도메인에서 디지털 출력을 처리함으로써 고려될 수 있다. 예를 들어, 간단한 구현예에서, 다수의 연속 디지털 출력 값들의 평균화는, 입력 신호의 보다 정확한 표현을 제공하며, 즉, ADC 변환에 비트를 추가하는데 사용될 수 있다. 순수하게 예로서, 8개의 연속 출력을 평균화하면 3비트의 정확도를 더할 것이고 16개의 연속 출력을 평균화하면 4비트의 정확도를 더할 것이다.

이러한 배열은, 대부분의 센서 디바이스에서 센서 자체가, 호스트 시스템이 요구하는 보다 높은 주파수에서 샘플링된다는 점을 이용할 수 있다. 예를 들어, 센서 디바이스는 48kHz의 샘플링 속도로 MEMS 가속계를 샘플링할 수 있으나, 호스트 시스템의 경우 3kHz로만 출력을 필터링할 수 있다. 이는 호스트에 대한 각각의 데이터 출력을 위해 16개의 연속 샘플들의 필터링 또는 평균화와 같은 시간 처리를 가능하게 하며, 따라서, 추가적인 4비트의 정확도가 더하여질 수 있다. 이러한 방식으로, 전형적인 12-비트 SAR ADC가 현재 일반적인 것으로 사용될 수 있으나, 잔류물의 시간 처리는 이를 16비트 ADC로 변화시킨다. 회로에 어떤 추가의 트리밍도 수행될 필요가 없고(따라서 칩 면적, 비용, 및 교정 시간이 감소), (시그마 델타 컨버터에 요구되는) 어떤 고주파수 클럭도 추가될 필요가 없다. 추가의 정확도를 생산하는 추가적인 시간 도메인 처리는 필터가 기존 디바이스 상에서 이미 사용되기 있기 때문에 비용 또는 처리 시간(대기시간)에 크게 영향을 미치지 않는다.

따라서, 연속 근사 ADC는, 시간에 걸쳐 입력 값들을 평균화하는, 그리고, 입력보다 고해상도로 출력하는, 시간 평균화 디바이스를 더 포함할 수 있다. 따라서 출력 해상도는 연속 근사 레지스터의 해상도보다 높다. 시간 평균화 디바이스가 필터일 수 있다. 예를 들어, 시간 평균화 디바이스는 루프 대역폭, 안정성, 및 고주파수 노이즈 거절을 세트하기 위해 가속계 또는 자이로 시스템의 일부분으로 이미 사용되고 있는 필터일 수 있다. 특히 선호되는 예에서, 2차 필터(second order filter)가 이러한 용도로 충분하다는 것이 발견되었다. 시간 평균화 디바이스는 연속 근사 레지스터의 변환 속도보다 낮은 속도로 출력을 제공할 수 있다.

일부 선호되는 예에서, 샘플 및 홀드 디바이스는 커패시터다. 입력 전압은 커패시터를 충전시키기 위해 단순히 인가될 수 있고, 그 후, 값을 홀딩시키기 위해 차단될 수 있다. 마찬가지로, 잔류 신호 저장 디바이스가 커패시터일 수 있다. 잔류 신호가 변환 프로세스 종료시 메인 샘플 및 홀더 커패시터로부터 바로 취해질 수 있으나, 잔류 신호는 통상적으로 매우 작을 것이고 따라서 잔류 신호 저장 커패시터를 충전시키기 위해 잔류 신호의 증폭 보전을 이용하는 것이 선호된다. 입력 신호 샘플 및 홀드 커패시터에 대한 잔류 신호 저장 커패시터의 크기는 증폭기 이들을 보상하도록 선택될 수 있다. 바람직한 경우, 증폭기는 연속 근사 변환에 사용되는 비교기의 일부분이고, 따라서, 구성요소 및 회로 면적을 절감할 수 있다.

바람직한 경우 연속 근사 ADC는 상기 연속 근사 레지스터가 최소 유효 비트를 세트한 후 다음 클럭 사이클에서 잔류 신호를 저장하도록 배열된다. 잔류물 저장은 단일 클럭 사이클만을 취하고, 이는 디지털 출력을 전송 및 캡처하는 기존 단계들과 병렬로 이루어질 수 있으며, 따라서, 잔류물 저장이 프로세스에 임의의 클럭 사이클 오버헤드를 추가하지 않는다.

추가적으로, 메인 샘플 및 홀드 디바이스에 잔류물을 추가하기 위해 단 하나의 추가 클럭 사이클만이 요구되며, 이는 SAR 변환의 제 1 클럭 사이클과 입력 신호의 샘플링 사이에서 이루어진다. 이러한 추가 클럭 사이클을 보상하고 비교가능한 기존(비-변조) SAR의 경우와 동일하게 클럭 사이클의 총 수를 유지하기 위해, 최종 SAR 출력 값이 레지스터에 래칭되는 것이 선호된다. 레지스터는 그 후, 컨버터가 다음 변환 사이클을 개시할 때, 다른 디지털 회로에 의해 판독될 수 있다. 이러한 래칭없이, 다음 변환 사이클은 최종 변환 사이클이 판독될 때까지 시작될 수 없다. 다음 변환 시작과 병렬로 최종 판독을 수행함으로써, 앞서 언급된 추가의 잔류 샘플링 클럭 사이클을 보상하기 위해 다른 클럭 사이클을 아낄 수 있다. 따라서, 클럭 사이클의 총 수가 비교가능한 기존 SAR 컨버터의 경우와 동일하다. 이는 다른 회로의 현저한 재설계 요구없이 이전 컨버터 대신에 새 컨버터의 치환을 가능하게 하기 때문에 특히 유용하다.

본 개시는 센서와, (앞서 제시된 선호되는 또는 선택적인 특징부들 중 임의의 특징부를 선택적으로 포함하는) 앞서 제시된 연속 근사 ADC와, 연속 근사 ADC의 출력을 시간 평균화하기 위한 필터를 포함한다. 상기 센서 디바이스는 ASIC(애플리케이션 전용 집적 회로)를 포함할 수 있다. 센서 디바이스는 가속계 또는 자이로스코프일 수 있다. 여기서 설명되는 기술은 MEMS 가속계 및 자이로스코프, 또는, 평균(DC) 성능이 핵심 요건인, 그러나, 최소 데이터 대기시간(고대역폭)이 또한 요구되는, 임의의 시스템에서 특히 유용하다.

앞서 설명된 기술들은 개루프 또는 폐루프 센서 구조에 적용될 수 있다. 개루프 구조에서, 시간 도메인 처리 및 대응하는 해상도 증가는 센서와 호스트 시스템 사이에서 통상적으로 사용될 필터에 의해 수행될 수 있다. 이 기술은 폐루프 시스템에서 특히 유익하며, 따라서, 연속 근사 ADC의 출력이 상기 센서의 구동을 위해 드라이버로 다시 피드백되는 것이 선호된다. 시간 도메인 처리는 피드백 루프의 안정성을 보장하는 통상의 루프 필터에 의해 수행될 수 있다. 증가되는 해상도 ADC 값이 드라이버로 다시 피드백된다. 대안으로서, 시간 도메인 처리는 호스트 시스템으로의 출력에 대해 필터링하는 추가 필터에 의해 수행될 수 있다. 앞서와 같이, 필터는 2차 필터일 수 있다. 바람직한 경우, 필터는 센서의 구동 주파수에서 작동한다. 이는 시스템에 이미 존재하고 있는 기존 클럭 신호들을 이용하기 위해 특히 편리한 배열이다.

본 개시의 다른 형태에 따르면, 아날로그 입력 신호를 디지털 값으로 변환하는 방법이 제공되며, 상기 방법은, 입력 신호를 샘플링하는 단계와, 이전 변환 사이클로부터 임의의 저장된 잔류 신호에 따라 상기 샘플링된 입력 신호를 조정하는 단계와, 상기 입력 신호를 나타내는 디지털 값을 제공하도록 상기 입력 신호에 대해 연속 근사 변환을 수행하는 단계 - 상기 디지털 값은 아날로그로 다시 변환될 때, 상기 입력 신호에 가능한 가깝도록 구성됨 - 와, 최종 디지털 값의 아날로그 버전을 비교하고 이를 입력 신호에 비교하여 양자 간의 차이를 표시하는 잔류 신호를 제공하는 단계와, 상기 잔류 신호를 다음 변환 사이클을 위해 저장하는 단계를 포함한다.

시스템과 관련하여 앞서 설명된 선호되는 특징들 모두가 이와 같이 대응되는 방법에 동등하게 적용가능하다. 예를 들어, 상기 방법은 보다 높은 해상도의 출력을 생산하도록 시간에 걸쳐 연속 근사 변환의 출력 디지털 값을 평균화하는 단계를 더 포함할 수 있다. 잔류 신호는 연속 근사 변환의 최종 클럭 사이클 후 다음 클럭 사이클에서 저장될 수 있다.　

단지 예시로서, 첨부 도면을 참조하여, 하나 이상의 비제한적인 예가 이제 설명될 것이다:　
도 1은 폐루프 센서 배열의 전형적 구조물을 도시하고,
도 2는 개루프 센서 배열의 전형적 구조물을 도시하며,
도 3a는 잔류 샘플링 및 해상도 증가된 연속 근사 ADC를 도식적으로 도시하고,　
도 3b는 시간 도메인에서 잔류 샘플링 출력 신호를 가진 연속 근사 ADC의 한 예를 보여주며,
도 4는 기본 연속 근사 ADC용 회로를 도시하고,　
도 5는 잔류 샘플링 및 해상도 증가된 연속 근사 ADC용 회로를 보여준다.　

도 1은 12비트 SAR 컨버터를 가진 전형적인 폐루프 센서 가속계 구조를 보여주고, 도 2는 12비트 SAR 컨버터를 가진 전형적인 개루프 센서 가속계 구조를 보여준다. 도 1 및 도 2에 도시되는 구조는 본 개시에 따른 변조 SAR을 포함하지만, 그렇지 않을 경우 기존 구조와 본질적으로 동일하지만 보다 높은 해상도 출력을 갖는다. 예를 들어, 해상도 증가를 위해 내부 레지스터들이 충분한 길이를 갖는 것을 보장하기 위해, 필터에 약간의 적응(Minor adaptations)이 필요할 수 있으나, 하지만 그렇지 않을 경우 필터 작동에 어떤 변화도 요구되지 않는다. 일부 경우에, 가령, 16비트 레지스터가 표준으로 내내 사용되는 경우에, 어떤 변형도 요구되지 않을 수 있다.

도 1에서, 폐루프 센서 시스템(10)은 PWM 드라이버 회로(14)에 의해 구동되는 선형 가속계와 같은 MEMS 센서(12)를 가진다. 드라이버 회로(14)는 잘 알려진 방식으로 널 위치를 향해 프루프 매스를 후방으로 이동시키도록 구동력을 가하며, 이는 더 이상 설명되지 않는다. 픽오프 증폭기(16)는 프루프 매스의 위치 변화를 검출하고, 신호를 증폭시켜서 센서(12)가 경험하는 가속도를 표시하는 신호를 제공할 수 있다. 센서(12)에 인가되는 신호는 AC 신호이고, 따라서, 복조기(18)를 이용하여 AC 성분을 제거하여, ADC 처리를 위한 DC 신호를 남길 수 있다. 변조 SAR ADC(20)는 센서로부터 아날로그 신호를 디지털 값으로 변환하고, 이 값은 인-루프 필터(22)를 통해 피드백되며, 이 필터는 PWM 드라이버 회로(14)로 피드백되기 전에 신호의 시간 도메인 처리를 수행한다. 출력 신호는 여기로부터 또한 취해지며, 추가의 출력 필터(24)를 통해 호스트 시스템에 전달된다.

도 2는 개루프 센서 시스템(30)을 보여준다. 증폭기(16), 복조기(18), 및 변조 SAR ADC(20)가 도 1에서와 동일하다. MEMS 센서(32)는 도 1의 힘 재균형 유형이 아니며, 따라서 구동기 회로(34)는 피드백 신호를 요하지 않는다. 변조 SAR ADC(20)의 출력은 바로 출력 필터(24)를 거치며, 이 필터는 호스트 시스템에 출력을 건네기 전에 시간 도메인 처리를 수행한다.

도 3a는 각각의 변환 사이클 후 남는 잔류 신호를 고려하는 변조된 12비트 SAR 컨버터의 구조도를 도시한다. 입력 신호(40)는 샘플 및 홀드 디바이스(42)(본 예에서 이는 샘플링 커패시터)에 공급된다. 입력 신호(40)는 샘플 및 홀드 디바이스(42)에서 샘플링 및 홀딩되고, 그 후 입력 신호는 SAR 변환이 이루어질 때 분리된다. 비교기(44)는 저장된 입력 신호를, 연속 근사 레지스터(46) 및 디지털-아날로그 컨버터(DAC)(48)에 의해 생산되는 입력 신호의 현재 근사에 비교한다. 도 3a에서, DAC(48)의 출력은 (50)으로 역전되어 도시되고, 샘플 및 홀드 디바이스(42) 내로 피드백되는데, 왜냐하면, 여기서 도시되는 샘플 및 홀드 디바이스가 샘플링 커패시터이기 때문이다. DAC(48)는 본질적으로 커패시터 상에 저장되는 전압의 균형을 이루려 시도한다. 그러나 다른 예에서 이러한 비교가 그외 다른 방식으로 이루어질 수 있음을 이해할 수 있을 것이다.

따라서 DAC 출력 전압은 입력 신호(40)에 효과적으로 비교된다. 비교기 출력은 DAC 전압과 입력 신호 전압 간의 에러에 좌우된다. DAC의 연속 비트가 연속 근사 레지스터 및 관련 제어 로직(46)에 의해 인에이블(enable)정확한, 비교기 출력 레벨을 이용하여, 현 DAC 비트가 다음 연속 비트로 이동하기 전에 리세트되는지 또는 세트 상태로 유지되는지 여부를 결정할 수 있다. 연속 근사 레지스터(46)는 최대 유효 비트에서 시작하여 최소 유효 비트를 향해 비트 단위로 나아가서, 각각에 대해 적절한 값을 차례로 결정한다. 12비트 연속 근사 변환의 종료시, 출력 로직 값은 52에서 판독될 수 있다.

이 시점에서, SAR(46)에 의해 풀 변환이 수행된 후, 즉, 모든 비트 값들이 적절힌 결정된 후, 나미저 에러 값, 즉, DAC의 최소 유효 비트보다 작은 크기를 가진 입력 신호 부분이 다음 변환 사이클을 위해 잔류 샘플 및 홀드 디바이스(54)에서 샘플링 및 홀드된다. 아래에서 더 논의되는 바와 같이, 잔류물은 비교기 (특히 멀티-스테이지 비교기에서 비교기의 제 1 스테이지)로부터 샘플링될 수 있으나, 다른 적절한 잔류물 샘플링 방법이 사용될 수 있다.　

다음 변환 사이클에서, 입력 신호(40)가 앞서와 같이, 샘플 및 홀드 디바이스(42)에서 다시 샘플링 및 홀딩된다. 그러나, 입력 신호의 샘플링 후, 그리고, 연속 근사 변환의 시작 직전에, 잔류물 샘플 및 홀드 디바이스(54)로부터의 잔류물(즉, 이전 변환으로부터의 잔류물)을 이용하여 샘플 및 홀드 디바이스(42) 상에서 홀딩되는 샘플링된 입력 값을 수정할 수 있고, 따라서, 이전 변환의 서브-임계치 에러에 의해 레벨을 약간 수정할 수 있다(임계치는 최소 유효 비트의 값임). 도 3a에서, 잔류물 샘플 및 홀드 디바이스(54)로부터의 잔류물은 (56)에서 입력 샘플 및 홀드 디바이스(42)에 추가되는 것으로 도시되지만, 이러한 값들을 조합하는 임의의 적절한 대안의 방법을 사용하여, 둘 모두 변환 프로세스에서 고려된다.

이러한 다음 변환 사이클 종료시(즉, 다른 풀 변환 사이클이 DAC의 비트를 통과 후), 잔류물은 잔류물 샘플 및 홀드 디바이스(54)에 다시 저장되고, 에러는 이전 잔류물과 함께 누적된다. 궁극적으로 (다수의 변환 사이클 후) 이전 변환으로부터의 에러가 (입력 신호 단독의 변환으로부터 나타나는 상태에 비해) 다음 변환이 최소 유효 비트 상태의 플리핑(flip)을 일으키게 하는 레벨에 도달한다. 소정 주기의 다수의 변환에 걸쳐, 평균 값은 컨버터의 순수(가령, 12비트) 레벨보다 높은 해상도를 가진다.

한 예로서, 도 3b에 도시되는 도면은 2048 및 2049의 값을 갖는 16회의 변환의 시퀀스를 보여주며, 라인은 16회의 변환에 걸쳐 2048.2의 평균 레벨을 표시한다. 따라서, 시간 평균값은 개별 값들 중 어느 값보다 큰 해상도를 가진다.

한 예에서, ASIC용으로 개발된 12비트 SAR 컨버터는 인가된 신호를 변환하는데 16 클럭 사이클을 요하였다. 이는 입력 신호를 샘플링 및 홀딩하는데 2 클럭 사이클과, 12비트 SAR 변환을 위한 12 클럭 사이클과, ASIC 내의 변환된 디지털 수치의 전송/캡처 실현을 위한 2 클럭 사이클로 이루어졌다.

앞서 설명된 변조된 12비트 SAR 컨버터는 인가된 신호를 변환하는데 여전히 16 클럭 사이클만을 요한다. 이는 12비트 SAR 변환의 완료 후 일 클럭 사이클을 이용하여 변환으로부터 남는 잔류물을 캡처하면서 동시에 최종 컨버터 디지털 값을 래칭(latching)함으로써 실현된다. 따라서 12비트 SAR 변환 완료 후 제 2 클럭 사이클은 요구되지 않으며, 샘플링된 입력 신호에 홀딩된 잔류물을 인가하기 위해 SAR 변환의 시작과 입력 신호의 샘플링 사이에 하나의 클럭 사이클 동안 이용하기 위해 재분배된다.

도 4는 이전 ASIC에서 사용된 표준 12비트 SAR 컨버터(60)의 한 예의 구조를 도시한다. 입력 신호(62)는 스위치(S1)가 닫혔을 때 샘플링 커패시터(C1)에 인가된다. 스위치(S1)가 열릴 때, C1은 입력 신호(62)의 값을 저장하고, 입력 신호(62)는 나머지 변환 전체에 걸쳐 단절된 상태로 유지된다. 스위치(S1B)는 SAR 변환이 이루어지는 동안 열린 상태로부터 닫힌 상태로 스위칭된다. SAR 변환은 전압을 레지스터 및 제어부(64)와 DAC(66)를 통해 샘플링 커패시터(C1)에 인가하여, 본질적으로 C1에 저장된 값을 소거하려 시도한다. 그 후 후속 전압 Ve가 비교기(68)에 의해 기준 전압(Vref)에 비교된다. 본 예에서 비교기(68)는 2개의 스테이지(제 1 스테이지(70) 및 제 2 스테이지(72))로 구성되지만, 이 사항이 작동에 본질적인 것은 아니다. 그 후 비교기(68)로부터의 출력은 레지스터 및 제어부(64)에 의해 이용되어 SAR 변환 중 출력 값의 비트 상태(status)를 결정할 수 있다. 레지스터 및 제어부(64)는 최대 유효 비트로부터 최소 유효 비트로 순서대로 진행하여, C1에 저장된 입력 신호 값의 보다 정확한센서를 구동 점차적으로 축적하게 된다.

도 5는 해상도 증가된 출력을 제공하는데 사용될 수 있는, 이전 변환으로부터의 잔류 신호를 고려하는, 변조 12비트 SAR 컨버터(80)의 한 예의 구조를 도시한다. 표준 컨버터(60)의 구성요소와 동일한 변조 컨버터(80)의 구성요소들은 도 4의 표준 컨버터(60)의 도면부호와 동일한 도면부호로 표시된다. 이 회로의 작동은 도 4와 관련하여 앞서 설명된 표준 12비트 SAR ADC(60)의 경우와 상당히 동일하며, 단지 다음의 예외사항을 가진다. SAR 변환에 요구되는 12 클럭 사이클 후, 다음 클럭 사이클을 이용하여 비교기(88)의 제 1 스테이지로의 입력에 대한 잔류 전압(Ve)을 샘플링 및 홀딩할 수 있다. 잔류 전압은 (S1, S1B, SC가 모두 열린 상태에서) 스위치(S13)를 닫음으로써 스테이지 1 비교기(70) 사이에서 커패시터(C2)에 의해 샘플링된다. 이는 Ve를 Vref 전압으로 복원시키고, C2 간에 증폭된 잔류 전압을 생성하며, 증폭 레벨은 C1 커패시터에 대한 C2 커패시터의 비에 의해 결정된다. 다음 변환의 시작 중에, 입력 신호(62)는 앞서와 같이 닫힌 S1으로 샘플링된다. 이 시점에서 스위치(C13, SC)는 모두 열려서, C2 상에 저장된 잔류 전하가 입력 전압(62)에 의해 변경되지 않음을 보장할 수 있다. 입력 신호(62)의 샘플링이 완료된 후, 변환 프로세스가 시작되고, S1이 열려 입력 신호(62)를 분리시키며, S1B가 닫혀서 DAC(66)를 통해 SAR 변환을 실현시킨다. 이제 SC가 또한 닫혀서 커패시터(C1) 상에서 홀딩되는 전압을 변화시키며, 따라서 전류 변환에 영향을 미친다. C2 상에 저장되는 전하는, 비교기 입력에서의 전압(Ve)을 주어진 잔류물에 대한 균형 조건으로 다시 이동시키는데 요구되는 값과 동일하다(즉, Ve는 이전 변환으로부터 샘플링된 잔류물에 의해 시프트된다). 따라서 이러한 잔류물은 다음 최소 유효 비트(LSB) 임계치에 도달할 때까지 다수의 변환에 걸쳐 축적되고, 따라서, ADC 출력 코드를 변조한다. 스위치(SC)가 S1이 열림과 동시에 닫힐 수 있고 따라서, 저장된 잔류물을 변환에 다시 추가하기 위해 추가적인 클럭 사이클이 요구되지 않는다.

도 1에 도시되는 것과 같은 폐루프 구조로 변조된 아날로그-디지털 컨버터(80)가 사용될 때, 센서 루프 작동 주파수에서 변환의 수행과 결합된 잔류물 변조는 14비트보다 큰 해상도 실현을 위해 적용되는 소정의 필터링과 함께 복수의 변환을 조합할 수 있게 한다. 추가될 수 있는 추가 해상도의 크기는 조합될 수 있는 변조된 SAR 변환의 수에 달려있고, 따라서, 요구되는 루프 대역폭 및 허용가능 루프 대기시간에 달려 있다.

이러한 변조 기술의 특정 이점 중 하나는 폐루프 전체 응답 대역폭 또는 개루프 출력 데이터 속도 및 대역폭에 의해 요구되는 것보다 훨씬 높은 캐리어 주파수에서 작동하는 센서 시스템 내에서 작동할 때 나타난다. 여기서 캐리어 주파수는 센서를 구동하는데 사용되는 주파수(즉, 도 1 및 도 2의 구동 회로(14 또는 34)의 주파수)이며, 따라서, 또한, 입력 신호를 제공하는 픽업 증폭기(16)의 샘플링 주파수다. 캐리어 주파수에서 12 비트 변조된 SAR의 자연 작동은, 시그마 델타 컨버터와 흔히 관련된 것과 같은 보다 복잡한 고차수 필터링을 추가할 필요없이, 전체 시스템에 유효한 ADC 해상도를 향상시키도록 ADC 출력에 (센서 시스템 내에 이미 흔히 사용되고 있는) 간단한 필터링을 적용할 수 있게 한다. 따라서 이러한 배열은 시스템에 추가 비용 및 복잡도를 추가하지 않으면서 향상된 해상도를 제공할 수 있다.

종래의 고해상도 SAR 컨버터(가령, 스트레이트 14비트 SAR 컨버터)와 비교할 때, 시스템은 모노토닉 거동 보장을 위해 구조의 트리밍과, 추가 비트의 구현을 위해 14-비트(또는 다른 비트 해상도)와 같은 상당한 추가 칩 면적을 요하지 않음으로써 유익하다.

시그마 델타 구조에 비해 위 변조된 SAR 컨버터의 이점 중 하나는 현저히 감소한 클럭 속도다. 예를 들어, 변조된 SAR ADC가 768kHz의 내부 클럭을 요구하게 되는 48ksps(킬로샘플/초)로 변환을 행할 경우, 비교가능한 일비트 시그마 델타 컨버터는 적어도 1.5MHz의 클럭 주파수에 대응하는 1488ksps의 속도의 변환을 요할 것이다. 시그마 델타 구조에 비해 변조된 SAR 컨버터의 이점 중 다른 하나는 필터링(즉, 시간 도메인 처리)의 단순성이다. 시그마 델타 구조는 단일 비트 변환 프로세스에 의해 생성되는 고주파수 노이즈의 높은 레벨의 감쇠를 적용하기 위해 상당히 큰 필터링 복잡도를 요하여, 보다 높은 전체 해상도 실현을 위해 요구되는 신호 대 잡음비를 실현할 수 있다.

변조된 SAR 컨버터의 구조는 센서 시스템의 전체 요건 대역폭에 비해 현저히 높은 이 주파수에서 픽오프 감지 신호를 변환함으로써 MEMS 센서의 작동 주파수를 이용한다. 이는 모노토닉 거동 실현을 위해 컨버터를 트리밍할 필요없이, 표준 12비트 SAR에 비해 칩 면적 증가를 최소로 하면서, 해상도 증가가 실현되도록 ADC 출력의 다수의 변환에 걸쳐 변조를 적용하고 시간 평균화시킬 수 있다.

폐루프 센서 작동에서, ADC 출력은 흔히 루프 필터를 거쳐, 정확한 대역폭 및 루프 안정성을 생성하고, 그 출력은 인가되는 가속도에 비례하는 요건 구동 레벨을 결정하는데 사용된다. 도 5의 경우와 같은 12비트 변조기 SAR 컨버터의 구조는 고차수 필터의 이용을 요하지 않으며, 따라서, 비-변조 SAR ADC와 함께 폐루프 센서용으로 사용되는 것과 본질적으로 동일한 필터를 이용할 수 있다.　변조된 12비트 SAR 컨버터의 이용은 14비트보다 큰 유효 해상도를 제공할 수 있다.

개루프 센서에서, ADC의 작동은 흔히 캐리어 주파수에서 변환을 수행하지만, 호스트 시스템의 요건 대역폭은 일반적으로 훨씬 작다(통상적으로 수 킬로헤르쯔 미만이다). 일반적으로 (비-변조된) ADC 출력은 다수의 변환에 걸쳐 평균화함으로써 필터링될 것이다.　노이즈가 1LSB보다 큰 일부 구현예에서, 이는 가령, 약 13 또는 14비트까지 소정의 해상도 증가를 제공하는데 사용될 수 있다. (시그마 델타 컨버터의 경우 요구되는 값에 비해 에러가 적은) 매우 유사한 출력 필터링을 이용하여 도 5의 경우와 같은 변조된 12비트 SAR의 이용은 이 해상도를 14비트보다 크게 증가시킬 수 있다.

앞서 설명된 시스템 및 방법은 낮은 노이즈를 갖는 시스템에서, 즉, 노이즈 레벨이 연속 근사 레지스터의 최소 유효 비트 레벨보다 낮은 경우에, 적용되는 것이 선호된다. 앞서 설명된 시스템 및 방법은 랜덤 노이즈가 0으로 평균화되지 않도록 내재적으로 비선형인 시스템에서 또한 특히 유리하다. 시스템 및 방법은 폭넓은 동적 범위가 시스템으로부터 요구되는 경우에 또한 특히 적용가능하다.　

Claims (15)

1. 연속 근사 아날로그-디지털 컨버터(ADC)에 있어서,　
   변환 사이클 시작시 입력 신호를 샘플링 및 홀딩하도록 배열되는 샘플 및 홀드 디바이스와,　
   최대 유효 비트로부터 최소 유효 비트로 디지털 출력을 순차적으로 축적하는 연속 근사 레지스터와,　
   상기 연속 근사 레지스터의 출력에 기초하여 신호를 출력하는 디지털-아날로그 컨버터와,　
   상기 아날로그-디지털 컨버터의 출력을 상기 샘플 및 홀드 디바이스의 출력과 비교하고, 출력을 상기 연속 근사 레지스터에 공급하는 비교기와,　
   변환 사이클 종료시 잔류 신호를 저장하도록 배열되는 잔류 신호 저장 디바이스를 포함하되,　
   상기 연속 근사 ADC는 각각의 변환 사이클 시작시 상기 샘플 및 홀드 디바이스 상에 저장되는 입력 신호에 잔류 신호 저장 디바이스로부터의 저장된 잔류 신호를 추가하도록 배열되는, 연속 근사 아날로그-디지털 컨버터.
2. 제 1 항에 있어서, 시간에 걸쳐 입력 값들을 평균화하는, 그리고, 입력보다 고해상도로 출력하는, 시간 평균화 디바이스를 더 포함하는, 연속 근사 아날로그-디지털 컨버터.
3. 제 2 항에 있어서, 상기 시간 평균화 디바이스가 필터인, 연속 근사 아날로그-디지털 컨버터.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 샘플 및 홀드 디바이스가 커패시터인, 연속 근사 아날로그-디지털 컨버터.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 잔류 신호 저장 디바이스가 커패시터인, 연속 근사 아날로그-디지털 컨버터.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 ADC는 상기 연속 근사 레지스터가 최소 유효 비트를 세트한 후 다음 클럭 사이클에서 잔류 신호를 저장하도록 배열되는, 연속 근사 아날로그-디지털 컨버터.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 연속 근사 레지스터의 출력을 래칭하도록 배열되는 출력 레지스터를 더 포함하는, 연속 근사 아날로그-디지털 컨버터.　
8. 센서 디바이스에 있어서,　
   센서와,　
   제 1 항 내지 제 7 항 중 어느 한 항에 따른 연속 근사 아날로그-디지털 컨버터와,
   상기 연속 근사 아날로그-디지털 컨버터의 출력을 시간 평균화하기 위한 필터를 포함하는, 센서 디바이스.
9. 제 8 항에 있어서, 상기 센서가 가속계 또는 자이로스코프인, 센서 디바이스.　
10. 제 8 항 또는 제 9 항에 있어서, 상기 연속 근사 아날로그-디지털 컨버터의 출력이 상기 센서의 구동을 위해 드라이버로 다시 피드백되는, 센서 디바이스.　
11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 필터가 2차 필터인, 센서 디바이스.
12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 필터가 상기 센서의 구동 주파수에서 작동하는, 센서 디바이스.　
13. 아날로그 입력 신호를 디지털 값으로 변환하는 방법에 있어서, 상기 방법은,　
    상기 입력 신호를 샘플링하는 단계와,　
    이전 변환 사이클로부터의 임의의 저장된 잔류 신호에 따라 샘플링된 입력 신호를 조정하는 단계와,　
    상기 입력 신호를 나타내는 디지털 값을 제공하도록 상기 입력 신호에 대해 연속 근사 변환을 수행하는 단계 - 상기 디지털 값은 아날로그로 다시 변환될 때, 상기 입력 신호에 가능한 가깝도록 구성됨 - 와,　
    최종 디지털 값의 아날로그 버전을 비교하고 입력 신호에 비교하여, 양자 간의 차이를 표시하는 잔류 신호를 제공하는 단계와,　
    다음 변환 사이클을 위해 상기 잔류 신호를 저장하는 단계를 포함하는, 변환 방법.
14. 제 13 항에 있어서, 보다 높은 해상도의 출력을 생산하도록 시간에 걸쳐 연속 근사 변환의 출력 디지털 값을 평균화하는 단계를 더 포함하는, 변환 방법.　
15. 제 13 항 또는 제 14 항에 있어서, 상기 잔류 신호는 연속 근사 변환의 최종 클럭 사이클 후 다음 클럭 사이클에서 저장되는, 변환 방법.　
    

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