JPH1155120A - Ａｄ変換器及びこれを内蔵したマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】、高精度のアナログ出力を有するテスタや高分
解能のＤＡ変換器を搭載した試験ボードを必要とせず、
ディジタルテスタでテスト可能とする。 【解決手段】テスト動作の時に外部テスト用デイジタル
データＤＴを逐次比較レジスタ８に逐次比較信号ＳＡＲ
として設定し、このテスト用デイジタルデータＤＴ対応
の逐次比較信号ＳＡＲをＤＡ変換器６でＤＡ変換したア
ナログテスト信号変換信号ＤＡを被変換アナログ信号と
するタイミング発生回路５Ａ，サンプルホールド回路１
Ａ及びセレクタ９を含むテスト制御手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＤ変換器に関し、
特に逐次比較型のＡＤ変換器に関する。

【０００２】

【従来の技術】逐次型ＡＤ変換器は、アナログ入力信号
をサンプリングし、このサンプリング値と比較対象のデ
ィジタル値がセットされた逐次比較レジスタ（ＳＡＲレ
ジスタ）の出力をＤＡ変換する内蔵のＤＡＣのＤＡ変換
出力とを比較し、この比較値を変換値として再度ＡＲレ
ジスタに一時保持する。変換終了後に、上記変換値を変
換結果レジスタに転送しここで変換結果として保持す
る。

【０００３】従来の一般的なサンプルホールド回路を内
蔵した逐次型の第１のＡＤ変換器をブロックで示す図９
を参照すると、この従来の第１のＡＤ変換器は、６ビッ
ト分解能のＡＤ変換器であり、サンプル信号ＳＡＭの供
給に応答してアナログ入力信号ＡＩＮをサンプルホール
ドしてサンプルホールド信号ＳＨを出力するサンプルホ
ールド回路１と、サンプルホールド信号ＳＨと変換信号
ＤＡとを比較し比較信号ＣＰを出力する比較器３と、逐
次比較レジスタ８の出力値の逐次比較信号ＳＡＲ０〜Ｓ
ＡＲ５をＤＡ変換し変換信号ＤＡを出力するＤＡ変換器
６と、ＡＤ変換結果Ｄ０〜Ｄ５を格納するＡＤ変換結果
レジスタ７と、クロックＣＫの供給に応答してＡＤ変換
回路全体の制御用のサンプル信号ＳＡＭ，変換制御信号
Ｃ０〜Ｃ５を発生するタイミング発生回路５と、信号Ｃ
０〜Ｃ５の供給に応答してディジタル値ＳＡ０〜ＳＡ５
を格納する６ビットの逐次比較レジスタ８とを備える。

【０００４】サンプルホールド回路１は、サンプル信号
ＳＡＭのＨレベル期間にアナログ入力信号ＡＩＮを導通
させてアナログサンプル信号を生成するトランスミッシ
ョンゲート１１と、サンプル信号ＳＡＭの立ち下がりで
アナログサンプル信号の電位をホールドするコンデンサ
Ｃ１１とを備える。

【０００５】次に、図９，及び各信号をタイムチャート
で示す図１０を参照して、従来の第１のＡＤ変換器の動
作について説明すると、まず、タイミング発生回路５
は、変換開始信号ＳＴの供給に応答しクロック信号ＣＫ
に同期して、サンプル信号ＳＡＭ及び変換制御信号Ｃ５
〜Ｃ０の各々を生成する。逐次比較レジスタ８は、出力
値の最上位ビットＳＡＲ５を信号Ｃ５の立ち上がりでリ
セットし、信号Ｃ５の立ち下がりで比較器３の出力の比
較信号ＣＰをラッチする。信号Ｃ５の立ち上がりで第２
位ビットＳＡＲ４を一旦セットした後、信号Ｃ４の立ち
上がりでリセットし、信号Ｃ４の立ち下がりで比較信号
ＣＰをラッチする。同様に第３位ビットＳＡＲ３，第４
位ビットＳＡＲ２，第５位ビットＳＡＲ１，及び最下位
ビットＳＡＲ０の各々を、信号Ｃ５の立ち上がりで一旦
セットした後、それぞれ信号Ｃ３，Ｃ２，Ｃ１，及び信
号Ｃ０の立ち上がりでリセットし、これら信号Ｃ３，Ｃ
２，Ｃ１，Ｃ０の立ち下がりで比較信号ＣＰをラッチす
る。

【０００６】ＤＡ変換器６は、逐次比較信号の最上位ビ
ットＳＡＲ５から最下位ビットＳＡＲ０までの各ディジ
タル値をアナログ信号に変換する。比較器３はサンプル
ホールド回路１の出力のサンプルホールド信号ＳＨとＤ
Ａ変換器６の出力の変換信号ＤＡの各電位を比較し、サ
ンプルホールド信号ＳＨの電位が高い場合、Ｈレベルの
比較信号ＣＰを出力する。変換結果レジスタ７は、逐次
比較レジスタ８の出力する出力値ＳＡＲ０〜ＳＡＲ５を
ＡＤ変換終了時にラッチしてＡＤ変換結果Ｄ０〜Ｄ５と
して格納するレジスタで、ＡＤ変換結果Ｄ０〜Ｄ５を出
力する。

【０００７】一般に、この種の逐次比較型ＡＤ変換器を
テストする場合、テスタからＡＤ変換器のアナログ入力
端子に試験信号である一定電圧ステップのアナログ入力
信号を供給する。テスタは、ＡＤ変換後の出力信号であ
る変換結果の出力ディジタル値を読み取り、上記アナロ
グ入力信号に対応する理論ディジタル値との差を演算
し、この差が規格値内か否かを判定することにより、Ａ
Ｄ変換器の良品、不良品の判定を行う。ＡＤ変換器の分
解能が高くなると、ＡＤ変換の所要時間やテスタでの良
否判定時間が長くなり、また試験用アナログ入力信号の
電圧も高精度なものが要求されることになる。

【０００８】例えば、０〜３．３Ｖ範囲のアナログ入力
で１０ビット分解能のＡＤ変換器をテストする場合、１
ＬＳＢは３．２ｍＶに相当しこれ以上の精度を有するア
ナログ入力手段を必要とする。このため、以下の３つの
問題がある。

【０００９】第１の問題は、高精度のアナログ出力を有
するテスタ、あるいは、高分解能のＤＡ変換器を搭載し
た試験ボードを必要とすることである。

【００１０】第２の問題は、高精度のアナログ出力を有
するテスタを使用した場合でも、ウェハ状態ではプロ−
ブカードとプローバ間、或いはプロ−ブ針と半導体電極
間の接触抵抗が高いため、所望の高精度アナログ信号を
入力できず高精度のテストができないということと、同
一ＡＤ変換器をテストした場合でもウェハ状態とパッケ
ージに搭載した状態とでは、テスト結果に相違が生じる
ということである。

【００１１】第３の問題は、アナログ入力の電位が安定
するまでに時間がかかるため、テスト時間が長くなると
いうことである。

【００１２】また、ＡＤ変換終了後の変換結果は、テス
タに取り込んでテスタ内で、入力した電位に相当するデ
ィジタル値との誤差を演算し、この測定誤差とテスト規
格として設定した誤差とを比較し製品の良否判定を行
う。このため、演算器を内蔵したテスタを必要とする。

【００１３】一方、テスト時の測定簡易化を図った特開
平８−１０２６７１号公報記載の従来の第２のＡＤ変換
器を図９と共通の構成要素には共通の参照文字／数字を
付して同様にブロックで示す図１１を参照すると、この
図に示す従来の第２のＡＤ変換器の第１のＡＤ変換器と
の相違点は、サンプルホールド回路を内蔵しない逐次比
較型ＡＤ変換器であることと、逐次比較レジスタ８への
入力信号として比較信号ＣＰとテストデータＴＤとを切
り換えるセレクタ回路９を備え、テスト信号ＴＥＳＴの
供給に応答してテストデータＴＤを入力するよう切り換
えることである。

【００１４】図１１及び各信号をタイムチャートで示す
図１２を参照して、従来の第２のＡＤ変換器の動作につ
いて説明すると、まず、セレクタ回路９はテスト時には
テストデータＴＤを、通常時は比較信号ＣＰをそれぞれ
選択し出力する。テスト時にテストデータＴＤとしてシ
リアルデータＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥ，ＤＦを入
力すると、図に示すタイミングで逐次比較レジスタ８の
最上位ビットＳＡＲ５から最下位ビットＳＡＲ０までに
対してデータＤＡ〜ＤＦを順次設定する。このデータ設
定後に、比較信号ＣＰとＤＡ変換器６の出力の変換信号
ＤＡをテスタで検証することにより、テストを行ってい
る。すなわち、実際のＡＤ変換を行うことなくテストす
ることにより、テスト時間の短縮を図っていた。

【００１５】しかし、一般にテスタのアナログ電位安定
時間は、テスト対象の逐次比較型ＡＤ変換器の変換時間
より２倍以上の時間を確保する必要があり、テスト時間
短縮効果は小さい。

【００１６】

【発明が解決しようとする課題】上述した従来の第１の
ＡＤ変換器は、試験対象のＡＤ変換器の分解能が高くな
ると、ＡＤ変換の所要時間やテスタでの良否判定時間が
長くなり、また試験用アナログ入力信号の電圧も高精度
なものを必要とするという欠点があった。

【００１７】したがって、高精度のアナログ出力を有す
るテスタ、あるいは、高分解能のＤＡ変換器を搭載した
試験ボードを必要とするという欠点があった。

【００１８】また、高精度のアナログ出力を有するテス
タを使用した場合でも、ウェハ状態ではプロ−ブカード
とプローバ間、或いはプロ−ブ針と半導体電極間の接触
抵抗が高いため、所望の高精度アナログ信号を入力でき
ず高精度のテストができないということと、同一ＡＤ変
換器をテストした場合でもウェハ状態とパッケージに搭
載した状態とでは、テスト結果に相違が生じるという欠
点があった。

【００１９】さらに、アナログ入力の電位が安定するま
でに時間がかかるため、テスト時間が長くなるという欠
点があった。

【００２０】さらに、ＡＤ変換終了後の変換結果は、テ
スタに取り込んでテスタ内で、入力した電位に相当する
ディジタル値との誤差を演算し、この測定誤差とテスト
規格として設定した誤差とを比較し製品の良否判定を行
うため、演算器を内蔵したテスタを必要とするという欠
点があった。

【００２１】また、従来の第２のＡＤ変換器は、実際の
ＡＤ変換を行うことなくテストすることにより、テスト
時間の短縮を図っていたが、一般的なテスタのアナログ
電位安定時間は、テスト対象の逐次比較型ＡＤ変換器の
変換時間より２倍以上の時間を確保する必要があり、テ
スト時間短縮効果は小さいという欠点があった。

【００２２】本発明の目的は、高精度のアナログ出力を
有するテスタや高分解能のＤＡ変換器を搭載した試験ボ
ードを必要とせず、ディジタルテスタでテスト可能な逐
次比較型のＡＤ変換器を提供することにある。

【００２３】本発明の他の目的は、ウェハ状態のテスト
時、高精度のアナログ入力手段を用い、パッケージに搭
載した状態と同じテスト結果を得られるＡＤ変換器を提
供することにある。

【００２４】本発明のさらに他の目的は、テスト時にア
ナログ入力時間を短縮することができるＡＤ変換器を提
供することにある。

【００２５】本発明のさらに他の目的は、演算器を内蔵
したテスタを必要とせずテスト可能な逐次比較型ＡＤ変
換器を内蔵するマイクロコンピュータを提供することに
ある。

【００２６】

【課題を解決するための手段】本発明のＡＤ変換器は、
ディジタル信号の各ビットが順次セットされ対応する逐
次比較信号を出力する逐次比較レジスタと、前記逐次比
較信号をＤＡ変換し変換信号を出力するＤＡ変換器と、
前記変換信号と被変換アナログ信号とを比較し比較結果
信号を前記逐次比較レジスタに供給する比較器と、ＡＤ
変換終了時に前記逐次比較信号を変換結果データとして
保存する変換結果レジスタとを備える逐次比較型のＡＤ
変換器において、通常動作とＡＤ変換動作のテストを行
うテスト動作とを切り替え前記テスト動作の時に外部か
ら供給されるテスト用デイジタル信号を前記逐次比較レ
ジスタに前記逐次比較信号として設定し、このテスト用
デイジタル信号対応の前記逐次比較信号を前記ＤＡ変換
器でＤＡ変換したアナログテスト信号を前記被変換アナ
ログ信号とするテスト制御手段を備えて構成されてい
る。

【００２７】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図９と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のＡＤ変換器は、アナログ入力用サン
プルホールド回路を内蔵してない６ビット分解能のＡＤ
変換器であり、従来の第１のＡＤ変換器と共通のサンプ
ルホールド信号ＳＨと変換信号ＤＡとを比較し比較信号
ＣＰを出力する比較器３と、逐次比較信号ＳＡＲ０〜Ｓ
ＡＲ５をＤＡ変換し変換信号ＤＡを出力するＤＡ変換器
６と、ＡＤ変換結果Ｄ０〜Ｄ５を格納するＡＤ変換結果
レジスタ７と、信号Ｃ０〜Ｃ５の供給に応答してディジ
タル値ＳＡ０〜ＳＡ５を格納する６ビットの逐次比較レ
ジスタ８とに加えて、テストサンプル信号ＴＳＡＭの供
給に応答して変換信号ＤＡをサンプルホールドしてサン
プルホールド信号ＳＨを出力するとともに通常時はアナ
ログ入力信号ＡＩＮを導通させテスト信号ＴＥＳＴの供
給に応答してサンプルホールド信号ＳＨを導通させて比
較器３に供給するサンプルホールド回路１Ａと、クロッ
クＣＫの供給に応答してＡＤ変換回路全体の制御用のテ
ストサンプル信号ＴＳＡＭと変換制御信号Ｃ０〜Ｃ５を
発生するとともにテスト信号ＴＥＳＴの供給に応答して
テストサンプル信号ＴＳＡＭをＬレベルに設定するタイ
ミング発生回路５Ａと、逐次比較レジスタ８への入力信
号としてテストサンプル信号ＴＳＡＭのレベルに応じて
比較信号ＣＰとテストデータＴＤとを切り換えるセレク
タ回路９とを備える。

【００２８】サンプルホールド回路１Ａは、テストサン
プル信号ＴＳＡＭのＨレベル期間に変換信号ＤＡを導通
させてアナログサンプル信号を生成するトランスミッシ
ョンゲート１２と、テストサンプル信号ＴＳＡＭの立ち
下がりでアナログサンプル信号の電位をホールドするコ
ンデンサＣ１１と、テストサンプル信号ＴＳＡＭを反転
するインバータＩ１２と、テスト信号ＴＥＳＴのＬレベ
ル時にアナログ入力信号ＡＩＮを導通させるトランスミ
ッションゲート１３と、テスト信号ＴＥＳＴのＨレベル
時にサンプルホールド信号ＳＨを導通させるトランスミ
ッションゲート１４と、テスト信号ＴＥＳＴを反転する
インバータＩ１３とを備える。

【００２９】次に、図１，通常時及びテスト時の各々の
場合の各信号をそれぞれタイムチャートで示す図２，図
３を参照して本実施の形態の動作について説明すると、
まず、サンプルホールド回路１Ａのトランスミッション
ゲート１２はテストサンプル信号ＴＳＡＭのＨレベル期
間に導通し、このＨレベル期間に変換信号ＤＡをサンプ
リングし、コンデンサＣ１１でサンプリング電位を保持
する。トランスミッションゲート１３はテスト時に非導
通、トランスミッションゲート１４はテスト時に導通と
なる。したがって、比較器３はテスト時にサンプルホー
ルド信号ＳＨと変換信号ＤＡを比較することになり、サ
ンプルホールド信号ＳＨの電位が高い場合は、比較信号
ＣＰとしてＨレベルを出力する。ＤＡ変換器６は逐次比
較レジスタ８の６ビットのディジタル値ＳＡＲ５〜ＳＡ
Ｒ０をＤＡ変換し、変換信号ＤＡを出力する。変換結果
レジスタ７は逐次比較信号ＳＡＲ５〜ＳＡＲ０をＡＤ変
換終了時にラッチし、変換結果信号Ｄ５〜Ｄ０を出力す
る。なお、変換終了信号は図示省略している。

【００３０】まず、タイミング発生回路５Ａは、変換開
始信号ＳＴ及びテスト信号ＴＥＳＴの供給に応答しクロ
ック信号ＣＫに同期して、テストサンプル信号ＴＳＡＭ
及び変換制御信号Ｃ５〜Ｃ０の各々を生成する。逐次比
較レジスタ８は、出力値の最上位ビットＳＡＲ５を信号
Ｃ５の立ち上がりでリセットし、信号Ｃ５の立ち下がり
でセレクタ回路９の出力のレジスタ入力信号ＳＡＲＩＮ
をラッチする。信号Ｃ５の立ち上がりで第２位ビットＳ
ＡＲ４を一旦セットした後、信号Ｃ４の立ち上がりでリ
セットし、信号Ｃ４の立ち下がりでレジスタ入力信号Ｓ
ＡＲＩＮをラッチする。同様に第３位ビットＳＡＲ３，
第４位ビットＳＡＲ２，第５位ビットＳＡＲ１，及び最
下位ビットＳＡＲ０の各々を、信号Ｃ５の立ち上がりで
一旦セットした後、それぞれ信号Ｃ３，Ｃ２，Ｃ１，及
び信号Ｃ０の立ち上がりでリセットし、これら信号Ｃ
３，Ｃ２，Ｃ１，Ｃ０の立ち下がりでレジスタ入力信号
ＳＡＲＩＮをラッチする。

【００３１】セレクタ回路９は、テストサンプル信号Ｔ
ＳＡＭのＨレベル期間にテストデータＴＤを、テストサ
ンプル信号ＴＳＡＭがＬレベル期間は比較信号ＣＰをそ
れぞれ選択し、レジスタ入力信号ＳＡＲＩＮを出力す
る。

【００３２】まず、通常時の動作を示す図２を参照する
と、通常時は、テスト信号ＴＥＳＴがＬレベルに固定さ
れており、比較器３はアナログ入力信号ＡＩＮと変換信
号ＤＡとの供給を受ける。また、テストサンプル信号Ｔ
ＳＡＭもＬレベルに固定されているため、セレクタ回路
９は常に比較器３の出力ＣＰを選択する。タイミング発
生回路５Ａは、変換開始信号ＳＴの入力後に、クロック
信号ＣＫに同期して、順次、変換制御信号Ｃ５，Ｃ４，
Ｃ３，Ｃ２、Ｃ１，Ｃ０を出力する。変換制御信号Ｃ５
の立ち上がりでは、逐次変換信号ＳＡＲ５〜ＳＡＲ０を
図に示すように一旦固定する。

【００３３】ＤＡ変換器６は、逐次比較信号の最上位ビ
ットＳＡＲ５から最下位ビットＳＡＲ０までの各ディジ
タル値をアナログ信号に変換し、対応する変換値ＤＡを
出力する。比較器３は、アナログ入力信号ＡＩＮと変換
信号ＤＡの各電位を比較し、アナログ入力信号ＡＩＮの
電位が高い場合、Ｈレベルの比較信号ＣＰを出力する。
この比較信号ＣＰはセレクタ回路９を経由してレジスタ
入力信号ＳＡＲＩＮとして変換結果レジスタ７に供給さ
れる。

【００３４】変換制御信号Ｃ５の立ち下がり時、逐次比
較レジスタ８はレジスタ入力信号ＳＡＲＩＮすなわち比
較信号ＣＰを逐次比較信号の最上位ビットＳＡＲ５とし
てラッチする。次に、変換制御信号Ｃ４の立ち上がりで
は、逐次比較信号ＳＡＲ４のみがリセットされ、この時
の変換信号ＤＡとアナログ入力信号ＡＩＮとの比較信号
ＣＰを、変換制御信号Ｃ４の立ち下がりで逐次比較信号
第２位ビットＳＡＲ４としてラッチする。同様に、変換
制御信号Ｃ３，Ｃ２，Ｃ１，Ｃ０の各々についてもそれ
ぞれ逐次比較信号ＳＡＲ３，ＳＡＲ２，ＳＡＲ１，ＳＡ
Ｒ０の各ビットとして比較信号ＣＰをラッチする。この
ようにして逐次比較信号の全てのビットに対して比較信
号ＣＰをラッチするとＡＤ変換が完了する。

【００３５】次に、テスト時の動作を示す図３を参照す
ると、テスト時は、テスト信号ＴＥＳＴがＨレベルに固
定されており、比較器３はサンプルホールド信号ＳＨと
と変換信号ＤＡとの供給を受ける。タイミング発生回路
５Ａは、変換開始信号ＳＴの入力後に、クロック信号Ｃ
Ｋに同期してテストサンプル信号ＴＳＡＭと、変換制御
信号Ｃ５，Ｃ４，Ｃ３，Ｃ２、Ｃ１，Ｃ０を順次出力す
る。テストサンプル信号ＴＳＡＭのＨレベル期間には、
セレクタ回路９はシリアルデータ信号であるテストデー
タＴＤを選択し、変換制御信号Ｃ５〜Ｃ０の各々の立ち
下がり時にテストデータＴＤの各ビットＤＡ，ＤＢ，Ｄ
Ｃ，ＤＤ，ＤＥ，ＤＦを、逐次比較信号ＳＡＲ５，ＳＡ
Ｒ４，ＳＡＲ３，ＳＡＲ２，ＳＡＲ１，ＳＡＲ０として
それぞれラッチさせる。これにより、逐次比較レジスタ
８に逐次比較信号ＳＡＲの値を設定できる。

【００３６】ＤＡ変換器６は、通常時と同様に、逐次比
較信号の最上位ビットＳＡＲ５から最下位ビットＳＡＲ
０までの各ディジタル値をアナログ信号に変換し、対応
する変換信号ＤＡを出力する。サンプルホールド回路１
Ａは、この変換信号ＤＡをテストサンプル信号ＴＳＡＭ
の立ち下がりでサンプルホールドする。テストサンプル
信号ＴＳＡＭがＬレベルに変化した後、タイミング発生
回路５Ａは再びクロック信号ＣＫに同期して、変換制御
信号Ｃ５〜Ｃ０の各々を出力する。この時、セレクタ回
路９は比較信号ＣＰを選択するため、図２で示した通常
時の動作と同様のＡＤ変換を実行する。ただし比較器３
に供給する信号はアナログ入力信号ＡＩＮではなく、サ
ンプルホールド信号ＳＨである。変換制御信号Ｃ０の立
ち下がり後、つまりＡＤ変換終了後に、変換結果の逐次
比較信号ＳＡＲをラッチした変換結果レジスタ７のＡＤ
変換結果Ｄ５〜Ｄ０をテスタで読み出すことにより、Ａ
Ｄ変換器の良否を判定できる。また、変換信号ＤＡの精
度は、この変換信号ＤＡを出力する端子を設けることに
より、ＡＤ変換時にこの電位を測定することでテスト可
能になる。

【００３７】本実施の形態では、テスト対象のアナログ
電位をアナログ端子から入力するのでなく、内蔵のＤＡ
変換器から発生させるため、高精度のアナログ出力を発
生できるテスタや、ＤＡ変換器を搭載した試験ボードを
必要とすることなくテストでき、しかもテストする逐次
比較型ＡＤ変換器がウェハ状態でも、パッケージに搭載
した状態でも同一アナログ電位を供給してテストでき
る。また、ＡＤ変換時間より短い時間でテスト対象アナ
ログ電位を安定させることができるため、テスト時間を
短縮できる。

【００３８】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、アナ
ログ入力用サンプルホールド回路を内蔵し サンプルホ
ールド回路１Ａの代わりにトランスミッションゲート１
２とコンデンサＣ１１とインバータＩ１２とに加えてサ
ンプル信号ＳＡＭの供給に応答してアナログ入力信号Ａ
ＩＮを導通させるトランスミッションゲート１１とサン
プル信号ＳＡＭを反転するインバータＩ１１とを備える
サンプルホールド回路１Ｂと、タイミング発生回路５Ａ
の代わりにクロックＣＫの供給に応答してＡＤ変換回路
全体の制御用のサンプル信号ＳＡＭとテストサンプル信
号ＴＳＡＭと変換制御信号Ｃ０〜Ｃ５を発生するととも
にテスト信号ＴＥＳＴの供給に応答してテストサンプル
信号ＴＳＡＭをＬレベルに設定するタイミング発生回路
５Ｂと、逐次比較レジスタ８の代わりに信号ＴＷＲのＨ
レベル期間に逐次比較入力信号ＤＩＮ５〜ＤＩＮ０を逐
次比較信号ＳＡＲ５〜ＳＡＲ０に設定し信号ＴＷＲのＬ
レベル期間に逐次比較信号の最上位ビットＳＡＲ５を変
換制御信号Ｃ５の立ち上がりでリセットし信号Ｃ５の立
ち下がりで比較信号ＣＰをラッチする逐次比較レジスタ
８Ａと、セレクト回路９の代わりに信号ＴＷＲの供給に
応答してＡＤ変換結果ＤＯ５〜ＤＯ０と外部データＤ５
〜Ｄ０と切り替え逐次比較入力信号ＤＩＮ５〜ＤＩＮ０
を出力する入出力切り替え用のセレクタ９Ａと、変換開
始信号ＳＴとテスト信号ＴＥＳＴとの論理積をとり信号
ＴＷＲを出力するＡＮＤゲート１０とを備えることであ
る。

【００３９】図４及びテスト時の各信号をそれぞれタイ
ムチャートで示す図５を参照して本実施の形態の動作に
ついて第１の実施の形態と異なる部分を説明すると、タ
イミング発生回路５Ｂは、クロック信号ＣＫ、変換開始
信号ＳＴ及びテスト信号ＴＥＳＴの供給に応答して、サ
ンプル信号ＳＡＭ，テストサンプル信号ＴＳＡＭ，変換
制御信号Ｃ５〜Ｃ０の各々を生成する。サンプルホール
ド回路１Ｂのトランスミッションゲート１２はテストサ
ンプル信号ＴＳＡＭのＨレベル期間に導通し、この期間
に変換信号ＤＡをサンプリングし、コンデンサＣ１１に
サンプリング電位を保持し、サンプルホールド信号ＳＨ
を出力する。トランスミッションゲート１１はサンプル
信号ＳＡＭのＨレベル期間に導通し、この期間にアナロ
グ入力信号ＡＩＮをサンプリングし、コンデンサＣ１１
に電位を保持し、サンプルホールド信号ＳＨを出力す
る。

【００４０】比較器３はサンプルホールド信号ＳＨと変
換信号ＤＡとを比較し、サンプルホールド信号ＳＨの電
位が高い場合、比較信号ＣＰにＨレベルを出力する。Ｄ
Ａ変換器６は逐次比較レジスタ８Ａの出力である逐次比
較信号ＳＡＲ５〜ＳＡＲ０の６ビットのディジタル値を
ＤＡ変換し、変換信号ＤＡを出力する。変換結果レジス
タ７は逐次比較信号ＳＡＲ５〜ＳＡＲ０の値をＡＤ変換
終了時にラッチし、ＡＤ変換結果ＤＯ５〜ＤＯ０を出力
する。

【００４１】逐次比較レジスタ８Ａは、上述のように、
信号ＴＷＲのＨレベル期間にセレクタ９Ａの出力の逐次
比較入力信号ＤＩＮ５〜ＤＩＮ０の各々を、逐次比較信
号ＳＡＲ５〜ＳＡＲ０の各々に順次設定する。また、信
号ＴＷＲのＬレベル期間に逐次比較信号の最上位ビット
ＳＡＲ５を変換制御信号Ｃ５の立ち上がりでリセットし
信号Ｃ５の立ち下がりで比較信号ＣＰをラッチする。以
下、第１の実施の形態と同様に、比較信号ＳＡＲ５〜Ｓ
ＡＲ０をラッチする。

【００４２】セレクタ９Ａは信号ＴＷＲのＨレベル期間
には外部端子からの入力外部データＤ５〜Ｄ０を入力し
逐次比較入力信号ＤＩＮ５〜ＤＩＮ０を出力する。信号
ＴＷＲのＬレベル期間には変換結果レジスタ７の出力で
ある変換結果ＤＯ５〜ＤＯ０を入力し逐次比較信号Ｄ５
〜Ｄ０を出力する。

【００４３】次に、通常動作時は、テスト信号ＴＥＳＴ
はＬレベルに固定されており、この時テストサンプル信
号ＴＳＡＭと信号ＴＷＲはＬレベルに固定されるため、
図１０に示す従来の第１のＡＤ変換器の動作と同一動作
となる。

【００４４】次に、テスト時は、テスト信号ＴＥＳＴは
Ｈレベルに固定されており、変換開始信号ＳＴの入力後
に、ＡＮＤゲート１０は信号ＴＷＲを、タイミング発生
回路５Ｂはテストサンプル信号ＴＳＡＭ，変換制御信号
Ｃ５〜Ｃ０の各信号をそれぞれ発生する。信号ＴＷＲの
Ｈレベル期間に、セレクタ９Ａは逐次比較レジスタ８Ａ
に、外部端子からの外部データＤ５〜Ｄ０を選択し、逐
次比較入力信号ＤＩＮ５〜ＤＩＮ０として入力し、逐次
比較信号ＳＡＲ５〜ＳＡＲ０として設定する。ＤＡ変換
器６は逐次比較信号ＳＡＲ５〜ＳＡＲ０の値に対応した
変換信号ＤＡを出力し、サンプルホールド回路１Ｂに供
給する。サンプルホールド回路１Ｂは、この変換信号Ｄ
Ａをテストサンプル信号ＴＳＡＭの立ち下がりで保持す
る。

【００４５】テストサンプル信号ＴＳＡＭがＬレベルに
変化した後、タイミング発生回路５Ｂはクロック信号Ｃ
Ｋに同期して、変換制御信号Ｃ５〜Ｃ０の各信号を順次
出力する。この後は、前述の通常時の動作と同様のＡＤ
変換を実行する。ただし比較器３に入力するのはアナロ
グ入力信号ＡＩＮのサンプルホールド信号ではなく、変
換信号ＤＡのサンプルホールド信号ＳＨである。ＡＤ変
換終了後に、変換結果ＤＯＵＴ５〜ＤＯＵＴ０をセレク
タ９Ａを介し出力データＤ５〜Ｄ０としてテスタで読み
出すことにより、ＡＤ変換器の良否を判定できる。

【００４６】次に、本実施の形態では、第１の実施の形
態で述べた効果に加え、逐次比較レジスタに設定するデ
ータをパラレルデータで入力することにより、設定時間
を短縮できるため、テスト時間を更に短縮できる。ま
た、第１の実施の形態でテストのため追加したサンプル
ホールド回路は、元々内蔵しているサンプルホールド回
路を共用するため、追加回路を少なくできる。

【００４７】次に、本発明の第３の実施の形態を図４と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図６を参照すると、この図に示す本実
施の形態は第２の実施の形態のＡＤ変換器を内蔵したマ
イクロコンピュータであり、この図に示す本実施の形態
の前述の第２の実施の形態との相違点は、マイクロコン
ピュータの内部バス２０と、逐次比較レジスタ８Ａの代
わりに逐次比較信号ＳＡＲ５〜ＳＡＲ０対応の逐次比較
入力信号Ｄ５〜Ｄ０を内部バス２０から設定する逐次比
較レジスタ８Ｂと、セレクタ９Ａの代わりに読み出し信
号ＲＤの供給に応答して変換結果ＤＯＵＴ５〜ＤＯＵＴ
０を内部バス２０に出力するバスドライバ２１と、ＡＮ
Ｄゲート１０の代わりにテスト信号ＴＥＳＴと書き込み
信号ＷＲとの論理積をとり信号ＴＷＲを出力するＡＮＤ
ゲート１０Ａとを備えることである。

【００４８】書き込み信号ＷＲは逐次比較レジスタ８Ｂ
への書き込み命令でＨレベルとなる信号である。逐次比
較レジスタ８Ｂは、マイクロコンピュータの使用者に対
し非公開でかつ内蔵する他のレジスタのアドレス以外の
アドレスを有している。通常時に誤ってこのアドレスに
書き込み命令を実行しても、信号ＴＷＲはＬレベルのま
ま変化しないため、逐次比較型ＡＤ変換器の動作には全
く影響しない。バスドライバ２１は読み出し信号ＲＤが
Ｈレベル期間に逐次比較信号Ｄ０５〜ＤＯ０を内部バス
２０に出力する回路で、読み出し信号ＲＤは変換結果レ
ジスタ７の読み出し命令でＨレベルとなる信号である。

【００４９】次に、図６及びテスト時及び通常時の各信
号をそれぞれタイムチャートで示す図７，図１０を参照
して本実施の形態の動作について説明すると、まず、通
常時は、テスト信号ＴＥＳＴはＬレベルに固定されてお
り、この時テストサンプル信号ＴＳＡＭと信号ＴＷＲは
Ｌレベルに固定されるため、図１０に示す第２の実施の
形態の通常動作と同一動作となる。

【００５０】次に、テスト時は、テスト信号ＴＥＳＴは
Ｈレベルに固定されており、ＡＮＤゲート１０Ａは、書
き込み信号ＷＲの供給に応答して信号ＴＷＲを生成す
る。信号ＴＷＲのＨレベル期間に逐次比較レジスタ８Ｂ
に、内部バス２０から逐次比較入力信号Ｄ５〜Ｄ０対応
の入力データＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥ，ＤＦを逐
次比較信号ＳＡＲ５〜ＳＡＲ０として設定する。変換開
始信号ＳＴがＨレベルになると、タイミング発生回路５
Ｂはテストサンプル信号ＴＳＡＭ，変換制御信号Ｃ５〜
Ｃ０の各信号を発生する。ＤＡ変換器６は逐次比較信号
ＳＡＲ５〜ＳＡＲ０の設定値に対応した変換信号ＤＡを
出力する。以下第２の実施の形態と同様にサンプルホー
ルド回路１Ｂは変換信号ＤＡをサンプルホールドし、比
較器３にサンプルホールド信号ＳＨを供給することによ
り、入力データＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥ，ＤＦ対
応の逐次比較ＡＤ変換を実施する。

【００５１】本実施の形態のマイクロコンピュータのテ
スト方法をフローチャートで示す図８を参照すると、こ
の図に示す出力端子Ａはマイクロコンピュータの任意の
出力端子で、ＡＤ変換に関与しない端子であり、レジス
タＢ，Ｃは、マイクロコンピュータが内蔵する任意のレ
ジスタで、逐次比較レジスタと変換結果レジスタ以外の
レジスタである。テストフローをステップＳ１〜Ｓ１０
までに分割すると、ステップＳ１〜Ｓ９まではテスタが
マイクロコンピュータに操作させる項目で、この項目の
内容にしたがいマイクロコンピュータはテストを実行す
る。テスタはステップＳ１０で、マイクロコンピュータ
がステップＳ９で出力端子Ａに出力した結果を判定し、
テストしたマイクロコンピュータの良否を判定すること
ができる。

【００５２】次に、本実施の形態では、第１及び第２の
実施の形態で述べた効果に加え、ＡＤ変換結果の誤差の
演算や誤差とテスト規格との比較をする演算は、全てマ
イクロコンピュータに内蔵した演算器で実行するため、
演算器を内蔵したテスタが不要となる。

【００５３】

【発明の効果】以上説明したように、本発明のＡＤ変換
器は、テスト動作の時に外部から供給されるテスト用デ
イジタル信号を逐次比較信号として設定し、このテスト
用デイジタル信号対応の前記逐次比較信号を被変換アナ
ログ信号とするテスト制御手段を備えることにより、テ
スト対象ＡＤ変換器内蔵のＤＡ変換器から、被テストア
ナログ信号を発生させるため、高精度のアナログ出力を
有するテスタや高分解能のＤＡ変換器を搭載した試験ボ
ードを不要とするという効果がある。

【００５４】また、ＡＤ変換器内蔵のＤＡ変換器からテ
スト対象のアナログ信号を発生させることによりウェハ
状態でもパッケージ搭載状態でも、同一電位のアナログ
信号を発生できるため、ウェハ状態でも高精度のテスト
ができ、またパッケージに搭載した状態と同一テスト結
果を得ることができるという効果がある。

【００５５】さらに、発生するアナログ信号の電位安定
時間は、テスタや試験ボード上のＤＡ変換器の出力よ
り、ＡＤ変換器の内蔵ＤＡ変換器出力の方が短いため、
テスト時間を短縮できるという効果がある。

【図面の簡単な説明】

【図１】本発明のＡＤ変換器の第１の実施の形態を示す
ブロック図である。

【図２】本実施の形態のＡＤ変換器における通常動作の
一例を示すタイムチャートである。

【図３】本実施の形態のＡＤ変換器におけるテスト動作
の一例を示すタイムチャートである。

【図４】本発明のＡＤ変換器の第２の実施の形態を示す
ブロック図である。

【図５】本実施の形態のＡＤ変換器における動作の一例
を示すタイムチャートである。

【図６】本発明の第３の実施の形態を示すマイクロコン
ピュータのブロック図である。

【図７】本実施の形態のＡＤ変換器における動作の一例
を示すタイムチャートである。

【図８】本実施の形態のＡＤ変換器における動作の一例
を示すフローチャートである。

【図９】従来の第１のＡＤ変換器の一例を示すブロック
図である。

【図１０】従来の第１のＡＤ変換器における動作の一例
を示すタイムチャートである。

【図１１】従来の第２のＡＤ変換器の一例を示すブロッ
ク図である。

【図１２】従来の第２のＡＤ変換器における動作の一例
を示すタイムチャートである。

【符号の説明】

１，１Ａ，１Ｂ サンプルホールド回路 ３ 比較器 ５，５Ａ，５Ｂ タイミング回路 ６ ＤＡ変換器 ７ 変換結果レジスタ ８，８Ａ，８Ｂ 逐次比較レジスタ ９，９Ａ セレクタ １０，１０Ａ ＡＮＤゲート １１〜１４ トランスミッションゲート Ｉ１１〜Ｉ１４ インバータ ２０ 内部バス ２１ バスドライバ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタル信号の各ビットが順次セット
   され対応する逐次比較信号を出力する逐次比較レジスタ
   と、前記逐次比較信号をＤＡ変換し変換信号を出力する
   ＤＡ変換器と、前記変換信号と被変換アナログ信号とを
   比較し比較結果信号を前記逐次比較レジスタに供給する
   比較器と、ＡＤ変換終了時に前記逐次比較信号を変換結
   果データとして保存する変換結果レジスタとを備える逐
   次比較型のＡＤ変換器において、 通常動作とＡＤ変換動作のテストを行うテスト動作とを
   切り替え前記テスト動作の時に外部から供給されるテス
   ト用デイジタル信号を前記逐次比較レジスタに前記逐次
   比較信号として設定し、このテスト用デイジタル信号対
   応の前記逐次比較信号を前記ＤＡ変換器でＤＡ変換した
   アナログテスト信号を前記被変換アナログ信号とするテ
   スト制御手段を備えることを特徴とするＡＤ変換器。
2. 【請求項２】 前記テスト制御手段が、前記テスト動作
   を指示する第１のテスト制御信号の供給に応答しクロッ
   ク信号に同期した第２のテスト制御信号を出力するタイ
   ミング制御回路と、 前記第２のテスト制御信号の供給に応答してシリアルデ
   ータの前記テスト用デイジタル信号と前記比較信号とを
   切り替えて前記逐次比較レジスタに供給するセレクタ回
   路と、 前記第２のテスト制御信号の供給に応答して前記ＤＡ変
   換信号をサンプルホールドしてサンプルホールド信号を
   出力するサンプルホールド回路とを備えることを特徴と
   する請求項１記載のＡＤ変換器。
3. 【請求項３】 前記テスト制御手段が、クロック信号に
   同期したサンプル信号を出力し前記テスト動作を指示す
   る第１のテスト制御信号の供給に応答しクロック信号に
   同期した第２のテスト制御信号を出力するタイミング制
   御回路と、 前記第１のテスト制御信号の供給に応答してパラレルデ
   ータの前記テスト用デイジタル信号と前記変換結果デー
   タとを切り替えて前記逐次比較レジスタに供給するセレ
   クタ回路と、 前記第２のテスト制御信号の供給に応答して前記ＤＡ変
   換信号をサンプルホールドして第１のサンプルホールド
   信号を出力し前記サンプル信号の供給に応答して入力ア
   ナログ信号をサンプルホールドして第２のサンプルホー
   ルド信号を出力しをするサンプルホールド回路とを備え
   ることを特徴とする請求項１記載のＡＤ変換器。
4. 【請求項４】 請求項３記載のＡＤ変換器と内部バスと
   を備え、 書き込み信号の供給に応答して前記内部バスを経由して
   前記パラレルデータの前記テスト用デイジタル信号を前
   記逐次比較レジスタに供給し、 読み出し信号の供給に応答して前記変換結果データを前
   記内部バスに読み出すことを特徴とするマイクロコンピ
   ュータ。