JPH06152412A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06152412A JPH06152412A JP30208792A JP30208792A JPH06152412A JP H06152412 A JPH06152412 A JP H06152412A JP 30208792 A JP30208792 A JP 30208792A JP 30208792 A JP30208792 A JP 30208792A JP H06152412 A JPH06152412 A JP H06152412A
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- JP
- Japan
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- circuit
- dac
- signal
- input
- digital signal
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- Pending
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Abstract
(57)【要約】
【目的】内蔵したＤＡＣ回路の特性テストを容易にし且
つテスト時間を短縮することにある。 【構成】ＩＣ１におけるＤＡＣ回路５の特性をテストす
るにあたり、カウンタ回路８と切換回路９を設ける。Ｉ
ＣテスタよりＣＰＵ２を制御して切換回路９を動作さ
せ、データバス３および入力段レジスタ４の経路をカウ
ンタ回路８および入力段レジスタ４の経路に切換えさせ
る。カウンタ回路８はクロック信号をカウントアップし
てデジタル信号を作成する一方、リセット信号により初
期化される。カウンタ回路８より発生したデジタル信号
を切換回路９を介して入力段レジスタ４に書き込む。Ｄ
ＡＣ回路５は入力段レジスタ４に書き込まれたデジタル
信号をアナログ信号に変換し、アナログ出力端子７に出
力する。ＩＣテスタはこのアナログ信号を期待値と比較
することにより、良否判定を行う。
つテスト時間を短縮することにある。 【構成】ＩＣ１におけるＤＡＣ回路５の特性をテストす
るにあたり、カウンタ回路８と切換回路９を設ける。Ｉ
ＣテスタよりＣＰＵ２を制御して切換回路９を動作さ
せ、データバス３および入力段レジスタ４の経路をカウ
ンタ回路８および入力段レジスタ４の経路に切換えさせ
る。カウンタ回路８はクロック信号をカウントアップし
てデジタル信号を作成する一方、リセット信号により初
期化される。カウンタ回路８より発生したデジタル信号
を切換回路９を介して入力段レジスタ４に書き込む。Ｄ
ＡＣ回路５は入力段レジスタ４に書き込まれたデジタル
信号をアナログ信号に変換し、アナログ出力端子７に出
力する。ＩＣテスタはこのアナログ信号を期待値と比較
することにより、良否判定を行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に内蔵したデジタル・アナログ変換回路のテスト
を行う半導体集積回路装置に関する。
し、特に内蔵したデジタル・アナログ変換回路のテスト
を行う半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置（以下、ＩＣ
と称す）は、高集積化に伴いデジタル信号を処理するデ
ジタル・アナログ変換（以下、ＤＡＣという）回路およ
びアナログ信号を処理するアナログ・デジタル変換回路
が搭載されている。しかも、アナログ信号を１つのＩＣ
でデジタル処理するようなアナログおよびデジタル回路
混在のＩＣが増加する傾向にある。
と称す）は、高集積化に伴いデジタル信号を処理するデ
ジタル・アナログ変換（以下、ＤＡＣという）回路およ
びアナログ信号を処理するアナログ・デジタル変換回路
が搭載されている。しかも、アナログ信号を１つのＩＣ
でデジタル処理するようなアナログおよびデジタル回路
混在のＩＣが増加する傾向にある。
【０００３】特に、音声を発生させるＩＣはＩＣ内部に
ＤＡＣ回路を有している。このＤＡＣ回路を内蔵したＩ
ＣのＤＡＣ回路特性は、通常ＩＣテスタでテストされ
る。
ＤＡＣ回路を有している。このＤＡＣ回路を内蔵したＩ
ＣのＤＡＣ回路特性は、通常ＩＣテスタでテストされ
る。
【０００４】図３は従来の一例を示すＤＡＣ回路内蔵Ｉ
Ｃの概略構成図である。図３に示すように、この例では
３ビットのＤＡＣの例を表わし、ＩＣ１ａは中央演算処
理装置（以下、ＣＰＵと称す）２と、デジタル入力端子
６からのデータを内部へ転送するデータバス３と、この
データバス３からのデータを一時記憶する入力段レジス
タ４と、この入力段レジスタ４から入力されたデータを
ＤＡ変換してアナログ出力端子７に出力するＤＡＣ５と
を有する。このＤＡＣ回路５のテストは、まず所定のデ
ジタル信号を入力してＤＡ変換させる。次に、その変換
したアナログ信号が入力デジタル信号に対応し、規格内
に入っているか否かをＩＣテスタでチェックする。この
ように、従来はＤＡ変換したアナログ信号をテスタによ
りチェックしてＤＡＣ５の特性を試験している。
Ｃの概略構成図である。図３に示すように、この例では
３ビットのＤＡＣの例を表わし、ＩＣ１ａは中央演算処
理装置（以下、ＣＰＵと称す）２と、デジタル入力端子
６からのデータを内部へ転送するデータバス３と、この
データバス３からのデータを一時記憶する入力段レジス
タ４と、この入力段レジスタ４から入力されたデータを
ＤＡ変換してアナログ出力端子７に出力するＤＡＣ５と
を有する。このＤＡＣ回路５のテストは、まず所定のデ
ジタル信号を入力してＤＡ変換させる。次に、その変換
したアナログ信号が入力デジタル信号に対応し、規格内
に入っているか否かをＩＣテスタでチェックする。この
ように、従来はＤＡ変換したアナログ信号をテスタによ
りチェックしてＤＡＣ５の特性を試験している。
【０００５】通常、入力デジタル信号はＩＣテスタ内部
（図示しない）のテストパタン発生部の情報に基ずき、
デジタル入力端子６およびデータバス３を経由してＩＣ
１ａ内部のＣＰＵ２を動作させる。次に、データはＣＰ
Ｕ２よりデータバス３を介して入力段レジスタ４に書き
込まれ、ＤＡＣ回路５へ送出される。このＤＡＣ回路５
はこのデジタル信号をアナログ信号に変換し、アナログ
出力端子７よりアナログ信号を送出する。一方、ＩＣテ
スタはこのアナログ信号と、ＣＰＵ２で発生させたＤＡ
Ｃ５への入力デジタル信号に対応した期待値とを比較す
る。更に、ＩＣテスタは全入力デジタル信号に対してこ
の処理を行い、最終的にＩＣ１ａ内のＤＡＣ５の特性が
正しいか否かを判定する。
（図示しない）のテストパタン発生部の情報に基ずき、
デジタル入力端子６およびデータバス３を経由してＩＣ
１ａ内部のＣＰＵ２を動作させる。次に、データはＣＰ
Ｕ２よりデータバス３を介して入力段レジスタ４に書き
込まれ、ＤＡＣ回路５へ送出される。このＤＡＣ回路５
はこのデジタル信号をアナログ信号に変換し、アナログ
出力端子７よりアナログ信号を送出する。一方、ＩＣテ
スタはこのアナログ信号と、ＣＰＵ２で発生させたＤＡ
Ｃ５への入力デジタル信号に対応した期待値とを比較す
る。更に、ＩＣテスタは全入力デジタル信号に対してこ
の処理を行い、最終的にＩＣ１ａ内のＤＡＣ５の特性が
正しいか否かを判定する。
【０００６】
【発明が解決しようとする課題】上述した従来のＩＣ
は、ＩＣ内部のＤＡＣ回路の特性をテストする際、デジ
タル信号をＩＣテスタにより外部からＩＣ内部のＣＰＵ
を介してＤＡＣ回路の入力段レジスタに書き込まざるを
得ない。このため、テストそのものが困難になるという
欠点がある。
は、ＩＣ内部のＤＡＣ回路の特性をテストする際、デジ
タル信号をＩＣテスタにより外部からＩＣ内部のＣＰＵ
を介してＤＡＣ回路の入力段レジスタに書き込まざるを
得ない。このため、テストそのものが困難になるという
欠点がある。
【０００７】また、この処理は前述したようにＩＣテス
タのテストパタンを用いてＩＣに加えることにより行う
わけであるが、このテストパタンは通常数十〜数百ステ
ップのパタンを要し、しかもＤＡＣの全コードに対して
同数のパタンを用いるため、テスト時間が長大化すると
いう欠点がある。
タのテストパタンを用いてＩＣに加えることにより行う
わけであるが、このテストパタンは通常数十〜数百ステ
ップのパタンを要し、しかもＤＡＣの全コードに対して
同数のパタンを用いるため、テスト時間が長大化すると
いう欠点がある。
【０００８】本発明の目的は、かかるＤＡＣ回路のテス
トを容易にするとともに、テスト時間を短縮することの
できるＩＣを提供することにある。
トを容易にするとともに、テスト時間を短縮することの
できるＩＣを提供することにある。
【０００９】
【課題を解決するための手段】本発明のＤＡＣ内蔵ＩＣ
は、入力デジタル信号を発生するカウンタ回路と、外部
より入力されるデジタル信号および前記カウンタ回路の
出力を切換える切換回路と、前記切換回路の出力を一時
記憶する入力段レジスタと、前記入力段レジスタの出力
をアナログ信号に変換するデジタル・アナログ変換回路
とを有し、前記デジタル・アナログ変換回路の特性をテ
ストするように構成される。
は、入力デジタル信号を発生するカウンタ回路と、外部
より入力されるデジタル信号および前記カウンタ回路の
出力を切換える切換回路と、前記切換回路の出力を一時
記憶する入力段レジスタと、前記入力段レジスタの出力
をアナログ信号に変換するデジタル・アナログ変換回路
とを有し、前記デジタル・アナログ変換回路の特性をテ
ストするように構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示すＩＣの概略
構成図である。図１に示すように、本実施例のＩＣ１は
デジタル入力端子６に接続されたデータバス３と、この
データバス３との間で処理データの転送を行うＣＰＵ２
と、クロック信号およびリセット信号によりデジタルデ
ータを作成するカウンタ回路８と、このカウンタ回路８
およびデータバス３を切換える切換回路９と、この切換
回路９で切換えられたデータを一時記憶する入力段レジ
スタ４と、この入力段レジスタ４の出力をＤ／Ａ変換し
てアナログ出力端子７に供給するＤＡＣ回路５とを有す
る。このＩＣ１内部のＤＡＣ回路５の特性をテストする
にあたっては、先ずＩＣテスタよりＩＣ１内部のＣＰＵ
２に対し、デジタル入力端子６やデータバス３を介して
ＤＡＣ回路５をテストするための回路設定を行う。この
回路設定とは、カウンタ回路８から入力段レジスタ４へ
の経路に切換え、さらにＩＣ１に印加しているクロック
信号をカウンタ回路８に印加したり、あるいはリセット
信号を入力してカウンタ回路８を初期化させることであ
る。
構成図である。図１に示すように、本実施例のＩＣ１は
デジタル入力端子６に接続されたデータバス３と、この
データバス３との間で処理データの転送を行うＣＰＵ２
と、クロック信号およびリセット信号によりデジタルデ
ータを作成するカウンタ回路８と、このカウンタ回路８
およびデータバス３を切換える切換回路９と、この切換
回路９で切換えられたデータを一時記憶する入力段レジ
スタ４と、この入力段レジスタ４の出力をＤ／Ａ変換し
てアナログ出力端子７に供給するＤＡＣ回路５とを有す
る。このＩＣ１内部のＤＡＣ回路５の特性をテストする
にあたっては、先ずＩＣテスタよりＩＣ１内部のＣＰＵ
２に対し、デジタル入力端子６やデータバス３を介して
ＤＡＣ回路５をテストするための回路設定を行う。この
回路設定とは、カウンタ回路８から入力段レジスタ４へ
の経路に切換え、さらにＩＣ１に印加しているクロック
信号をカウンタ回路８に印加したり、あるいはリセット
信号を入力してカウンタ回路８を初期化させることであ
る。
【００１２】図２は図１におけるＤＡＣ回路の変換特性
図である。図２に示すように、このＤＡＣ回路５は入力
デジタル信号として０００から１１１の３ビットのデー
タが入力されると、階段状の出力アナログ信号に変換出
力することを表わしている。
図である。図２に示すように、このＤＡＣ回路５は入力
デジタル信号として０００から１１１の３ビットのデー
タが入力されると、階段状の出力アナログ信号に変換出
力することを表わしている。
【００１３】尚、前述した一実施例はＤＡＣ回路の入力
側に専用カウンタ回路８を付加しているが、通常ＩＣは
内部に複数のカウンタ回路を有している場合が多いの
で、この既存のカウンタ回路を兼用しても同様に実現す
ることができる。
側に専用カウンタ回路８を付加しているが、通常ＩＣは
内部に複数のカウンタ回路を有している場合が多いの
で、この既存のカウンタ回路を兼用しても同様に実現す
ることができる。
【００１４】
【発明の効果】以上説明したように、本発明のＤＡＣ回
路を内蔵したＩＣは、ＤＡＣ入力段に入力デジタル信号
を発生するカウンタ回路と、このカウンタ回路の出力と
通常のデータバスとの切換を行う切換回路とを有するこ
とにより、ＩＣテスタからＤＡＣへのデジタル信号を入
力すること無くＤＡＣ回路のテストを可能にするのでテ
ストが容易になり、またテスト時間も短縮を図れるとい
う効果がある。
路を内蔵したＩＣは、ＤＡＣ入力段に入力デジタル信号
を発生するカウンタ回路と、このカウンタ回路の出力と
通常のデータバスとの切換を行う切換回路とを有するこ
とにより、ＩＣテスタからＤＡＣへのデジタル信号を入
力すること無くＤＡＣ回路のテストを可能にするのでテ
ストが容易になり、またテスト時間も短縮を図れるとい
う効果がある。
【図１】本発明の一実施例を示すＩＣの概略構成図であ
る。
る。
【図２】図１におけるＤＡＣ回路の変換特性図である。
【図３】従来の一例を示すＩＣの概略構成図である。
１ ＩＣ ２ ＣＰＵ ３ データバス ４ 入力段レジスタ ５ ＤＡＣ回路 ６ デジタル入力端子 ７ アナログ出力端子 ８ カウンタ回路 ９ 切換回路
Claims (2)
- 【請求項１】 入力デジタル信号を発生するカウンタ回
路と、外部より入力されるデジタル信号および前記カウ
ンタ回路の出力を切換える切換回路と、前記切換回路の
出力を一時記憶する入力段レジスタと、前記入力段レジ
スタの出力をアナログ信号に変換するデジタル・アナロ
グ変換回路とを有し、前記デジタル・アナログ変換回路
の特性をテストすることを特徴とする半導体集積回路装
置。 - 【請求項２】 前記カウンタ回路は、クロック信号およ
びリセット信号により入力デジタル信号を生成する請求
項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30208792A JPH06152412A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30208792A JPH06152412A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152412A true JPH06152412A (ja) | 1994-05-31 |
Family
ID=17904772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30208792A Pending JPH06152412A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152412A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011500A (en) * | 1997-06-27 | 2000-01-04 | Mitsubishi Electric Engineering Co., Ltd. | Integrated circuit with a built-in D/A converter |
| US6456135B1 (en) | 2000-09-19 | 2002-09-24 | Thomson Licensing S.A. | System and method for single pin reset a mixed signal integrated circuit |
| JP2016072823A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社デンソー | 半導体装置 |
-
1992
- 1992-11-12 JP JP30208792A patent/JPH06152412A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011500A (en) * | 1997-06-27 | 2000-01-04 | Mitsubishi Electric Engineering Co., Ltd. | Integrated circuit with a built-in D/A converter |
| DE19755666B4 (de) * | 1997-06-27 | 2004-03-18 | Mitsubishi Electric Engineering Co., Ltd. | Integrierte Schaltung mit eingebauten Digital-Analog-Wandler |
| US6456135B1 (en) | 2000-09-19 | 2002-09-24 | Thomson Licensing S.A. | System and method for single pin reset a mixed signal integrated circuit |
| JP2016072823A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社デンソー | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |