JPH06258402A - テスト回路内蔵集積回路 - Google Patents
テスト回路内蔵集積回路Info
- Publication number
- JPH06258402A JPH06258402A JP5044947A JP4494793A JPH06258402A JP H06258402 A JPH06258402 A JP H06258402A JP 5044947 A JP5044947 A JP 5044947A JP 4494793 A JP4494793 A JP 4494793A JP H06258402 A JPH06258402 A JP H06258402A
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- JP
- Japan
- Prior art keywords
- circuit
- digital
- binary counter
- test
- conversion
- Prior art date
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- Withdrawn
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 デジタル回路の不良とＤ／Ａ変換回路の不良
を区別することができ、またテスト用端子の増加を招く
ことがないようにしたテスト回路内蔵集積回路を提供す
る。 【構成】 デジタル回路１とＤ／Ａ変換回路２を内蔵
し、更にはテスト用の２進カウンタ回路３とデジタル比
較回路４を設け、デジタル回路１とＤ／Ａ変換回路２の
間にスイッチ回路５を配置し、デジタル回路１の出力側
と２進カウンタ回路３の出力側およびＤ／Ａ変換回路２
の入力側をスイッチ回路５に接続し、デジタル比較回路
４の入力側には、デジタル回路１の出力側と２進カウン
タ回路３の出力側を接続した回路構成によりデジタル回
路１とＤ／Ａ変換回路２のテストが行われる。
を区別することができ、またテスト用端子の増加を招く
ことがないようにしたテスト回路内蔵集積回路を提供す
る。 【構成】 デジタル回路１とＤ／Ａ変換回路２を内蔵
し、更にはテスト用の２進カウンタ回路３とデジタル比
較回路４を設け、デジタル回路１とＤ／Ａ変換回路２の
間にスイッチ回路５を配置し、デジタル回路１の出力側
と２進カウンタ回路３の出力側およびＤ／Ａ変換回路２
の入力側をスイッチ回路５に接続し、デジタル比較回路
４の入力側には、デジタル回路１の出力側と２進カウン
タ回路３の出力側を接続した回路構成によりデジタル回
路１とＤ／Ａ変換回路２のテストが行われる。
Description
【０００１】
【産業上の利用分野】この発明は、回路のテストを容易
にしたＤ／Ａ変換回路内蔵のテスト回路内蔵集積回路に
関するものである。
にしたＤ／Ａ変換回路内蔵のテスト回路内蔵集積回路に
関するものである。
【０００２】
【従来の技術】従来、デジタル回路の出力側がＤ／Ａ変
換回路の入力側に接続されている集積回路では、Ｄ／Ａ
変換回路の直線性等のテストを行う場合、次のような方
法が用いられていた。
換回路の入力側に接続されている集積回路では、Ｄ／Ａ
変換回路の直線性等のテストを行う場合、次のような方
法が用いられていた。
【０００３】（イ）デジタル回路の入力に、Ｄ／Ａ変換
回路の全コードが入力されるようなデジタルパターン信
号を入力していた。
回路の全コードが入力されるようなデジタルパターン信
号を入力していた。
【０００４】（ロ）外部からＤ／Ａ変換回路に直接、信
号入力できるテスト用端子を設け、その端子からＤ／Ａ
変換回路の全コードが入力されるようなデジタルパター
ン信号を入力していた。
号入力できるテスト用端子を設け、その端子からＤ／Ａ
変換回路の全コードが入力されるようなデジタルパター
ン信号を入力していた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記
（イ）の従来例では、Ｄ／Ａ変換回路に直接、信号入力
できるようなテスト用端子を持たないことから、デジタ
ル回路の不良とＤ／Ａ変換回路の不良を区別することが
できないという問題点があった。また、上記（ロ）の従
来例では、Ｄ／Ａ変換回路の入力ビット数に相当したテ
スト用端子を必要とし、端子数の増加を招くという欠点
があった。
（イ）の従来例では、Ｄ／Ａ変換回路に直接、信号入力
できるようなテスト用端子を持たないことから、デジタ
ル回路の不良とＤ／Ａ変換回路の不良を区別することが
できないという問題点があった。また、上記（ロ）の従
来例では、Ｄ／Ａ変換回路の入力ビット数に相当したテ
スト用端子を必要とし、端子数の増加を招くという欠点
があった。
【０００６】そこで、この発明は、上記のような問題点
を解消するためになされたもので、デジタル回路の不良
とＤ／Ａ変換回路の不良を区別することができ、またテ
スト用端子の増加を招くことがないようにしたテスト回
路内蔵集積回路を提供することを目的とする。
を解消するためになされたもので、デジタル回路の不良
とＤ／Ａ変換回路の不良を区別することができ、またテ
スト用端子の増加を招くことがないようにしたテスト回
路内蔵集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、この発明によれば、デジタル回路とＤ／Ａ変換回路
を内蔵し、デジタル回路の出力側が、Ｄ／Ａ変換回路の
入力側に接続される回路構成をもつ集積回路において、
テスト用の２進カウンタ回路とデジタル比較回路を設
け、前記デジタル回路と前記Ｄ／Ａ変換回路の間にスイ
ッチ回路を配置し、前記デジタル回路の出力側と前記２
進カウンタ回路の出力側および前記Ｄ／Ａ変換回路の入
力側を前記スイッチ回路に接続し、前記デジタル比較回
路の入力側には、前記デジタル回路の出力側と前記２進
カウンタ回路の出力側を接続したテスト回路を有したテ
スト回路内蔵集積回路である。
め、この発明によれば、デジタル回路とＤ／Ａ変換回路
を内蔵し、デジタル回路の出力側が、Ｄ／Ａ変換回路の
入力側に接続される回路構成をもつ集積回路において、
テスト用の２進カウンタ回路とデジタル比較回路を設
け、前記デジタル回路と前記Ｄ／Ａ変換回路の間にスイ
ッチ回路を配置し、前記デジタル回路の出力側と前記２
進カウンタ回路の出力側および前記Ｄ／Ａ変換回路の入
力側を前記スイッチ回路に接続し、前記デジタル比較回
路の入力側には、前記デジタル回路の出力側と前記２進
カウンタ回路の出力側を接続したテスト回路を有したテ
スト回路内蔵集積回路である。
【０００８】
【作用】この発明のテスト回路内蔵集積回路において
は、通常時、スイッチ回路は切り換わらず、デジタル回
路の出力側は、スイッチ回路を通してＤ／Ａ変換回路の
入力側へ接続され、デジタル回路の動作に応じたアナロ
グ信号がＤ／Ａ変換回路の出力として得られる。デジタ
ル回路のテストを行う際には、基準となるクロックパル
スを２進カウンタ回路に与えると同時に、デジタル回路
を２進カウンタ回路として動作させ、２進カウンタ回路
とデジタル回路の両者出力をデジタル比較回路で比較し
一致，不一致の判定を行い、その判定結果に基づきデジ
タル回路の良，不良を判別する。
は、通常時、スイッチ回路は切り換わらず、デジタル回
路の出力側は、スイッチ回路を通してＤ／Ａ変換回路の
入力側へ接続され、デジタル回路の動作に応じたアナロ
グ信号がＤ／Ａ変換回路の出力として得られる。デジタ
ル回路のテストを行う際には、基準となるクロックパル
スを２進カウンタ回路に与えると同時に、デジタル回路
を２進カウンタ回路として動作させ、２進カウンタ回路
とデジタル回路の両者出力をデジタル比較回路で比較し
一致，不一致の判定を行い、その判定結果に基づきデジ
タル回路の良，不良を判別する。
【０００９】またＤ／Ａ変換回路のテストを行う際に
は、スイッチ回路を切り換え、Ｄ／Ａ変換回路の入力側
に２進カウンタ回路の出力側を接続し、上記デジタル回
路のテスト時と同様に基準となるクロックパルスを２進
カウンタ回路に与え、その時の２進カウンタ回路の出力
コードが正しくアナログ信号に変換されているかどうか
をＤ／Ａ変換回路の出力端子で測定し、その結果により
Ｄ／Ａ変換回路の良，不良を判別する。
は、スイッチ回路を切り換え、Ｄ／Ａ変換回路の入力側
に２進カウンタ回路の出力側を接続し、上記デジタル回
路のテスト時と同様に基準となるクロックパルスを２進
カウンタ回路に与え、その時の２進カウンタ回路の出力
コードが正しくアナログ信号に変換されているかどうか
をＤ／Ａ変換回路の出力端子で測定し、その結果により
Ｄ／Ａ変換回路の良，不良を判別する。
【００１０】
【実施例】以下、この発明を図面に基づいて説明する。
【００１１】図１は、この発明の実施例によるテスト回
路内蔵集積回路の回路構成図である。図中、１はデジタ
ル信号を処理するデジタル回路、２はデジタル信号をア
ナログ信号に変換し外部端子７に出力するＤ／Ａ変換回
路、３は外部端子８に与えられるクロックパルスをカウ
ントするｎビット２進カウンタ回路、４はデジタル回路
１の出力信号と２進カウンタ回路３の出力信号を比較判
定し、その判定結果を外部端子９に出力するデジタル比
較回路、５は外部端子１０に与えられるテスト信号によ
りデジタル回路１の出力側から２進カウンタ回路３の出
力側へ切り換えを行い、Ｄ／Ａ変換回路２の入力側へ接
続するスイッチ回路、１１，１２，１３はそれぞれデジ
タル回路１のＬＳＢ、２ＢＩＴ目，ＭＳＢの出力端子、
１４，１５，１６はそれぞれＤ／Ａ変換回路２のＬＳ
Ｂ、２ＢＩＴ目，ＭＳＢの入力端子、１７，１８，１９
はそれぞれ２進カウンタ回路３のＬＳＢ、２ＢＩＴ目，
ＭＳＢの出力端子、６，２０はそれぞれデジタル回路１
の入力端子群と出力端子群、２１はＤ／Ａ変換回路の入
力端子群で、２進カウンタ回路３とデジタル比較回路４
はデジタル回路１をテストする際に、また２進カウンタ
回路３とスイッチ回路５はＤ／Ａ変換回路２をテストす
る際に動作させる回路である。
路内蔵集積回路の回路構成図である。図中、１はデジタ
ル信号を処理するデジタル回路、２はデジタル信号をア
ナログ信号に変換し外部端子７に出力するＤ／Ａ変換回
路、３は外部端子８に与えられるクロックパルスをカウ
ントするｎビット２進カウンタ回路、４はデジタル回路
１の出力信号と２進カウンタ回路３の出力信号を比較判
定し、その判定結果を外部端子９に出力するデジタル比
較回路、５は外部端子１０に与えられるテスト信号によ
りデジタル回路１の出力側から２進カウンタ回路３の出
力側へ切り換えを行い、Ｄ／Ａ変換回路２の入力側へ接
続するスイッチ回路、１１，１２，１３はそれぞれデジ
タル回路１のＬＳＢ、２ＢＩＴ目，ＭＳＢの出力端子、
１４，１５，１６はそれぞれＤ／Ａ変換回路２のＬＳ
Ｂ、２ＢＩＴ目，ＭＳＢの入力端子、１７，１８，１９
はそれぞれ２進カウンタ回路３のＬＳＢ、２ＢＩＴ目，
ＭＳＢの出力端子、６，２０はそれぞれデジタル回路１
の入力端子群と出力端子群、２１はＤ／Ａ変換回路の入
力端子群で、２進カウンタ回路３とデジタル比較回路４
はデジタル回路１をテストする際に、また２進カウンタ
回路３とスイッチ回路５はＤ／Ａ変換回路２をテストす
る際に動作させる回路である。
【００１２】次に通常時の動作について説明する。
【００１３】通常時、外部端子１０には、テスト信号
（通常ローレベルまたはハイレベルの直流信号）が与え
られないため、スイッチ回路５は切り換わらず、Ｄ／Ａ
変換回路２の入力端子群２１にはデジタル回路１の出力
端子群からの出力信号が入力され、デジタル回路１の動
作に応じたアナログ信号がＤ／Ａ変換回路２の出力であ
る外部端子７に出力される。この時、テスト用の２進カ
ウンタ回路３は、動作させる必要がないため、外部端子
８へは信号を与えないでおく。
（通常ローレベルまたはハイレベルの直流信号）が与え
られないため、スイッチ回路５は切り換わらず、Ｄ／Ａ
変換回路２の入力端子群２１にはデジタル回路１の出力
端子群からの出力信号が入力され、デジタル回路１の動
作に応じたアナログ信号がＤ／Ａ変換回路２の出力であ
る外部端子７に出力される。この時、テスト用の２進カ
ウンタ回路３は、動作させる必要がないため、外部端子
８へは信号を与えないでおく。
【００１４】次にテスト時の動作について説明する。
【００１５】図２はデジタル回路１のテスト時の動作タ
イムチャートを示し、このタイムチャートを用いて説明
する。
イムチャートを示し、このタイムチャートを用いて説明
する。
【００１６】始めに、外部端子８に基準となる一定周波
数のクロックパルスを与え、２進カウンタ回路３の出力
がＬＳＢからＭＳＢまで……０００，……００１，……
０１０，……０１１と順次カウントするような動作をさ
せ、これと同時にデジタル回路１の出力が２進カウンタ
回路３の出力変化と一致するような入力パターン信号を
デジタル回路１の入力端子群６に与え、デジタル回路１
を２進カウンタ回路として動作させ、２進カウンタ回路
３とデジタル回路１の両者の出力信号をデジタル比較回
路４で比較し、デジタル回路１の出力波形に見られるよ
うに実線で示した波形であれば一致信号を、また点線で
示した波形の部分については不一致信号をそれぞれハイ
レベルまたはローレベルの信号として外部端子９へ出力
し、一致信号の場合は良，不一致信号の場合は不良とし
てデジタル回路１の良，不良を判別する。
数のクロックパルスを与え、２進カウンタ回路３の出力
がＬＳＢからＭＳＢまで……０００，……００１，……
０１０，……０１１と順次カウントするような動作をさ
せ、これと同時にデジタル回路１の出力が２進カウンタ
回路３の出力変化と一致するような入力パターン信号を
デジタル回路１の入力端子群６に与え、デジタル回路１
を２進カウンタ回路として動作させ、２進カウンタ回路
３とデジタル回路１の両者の出力信号をデジタル比較回
路４で比較し、デジタル回路１の出力波形に見られるよ
うに実線で示した波形であれば一致信号を、また点線で
示した波形の部分については不一致信号をそれぞれハイ
レベルまたはローレベルの信号として外部端子９へ出力
し、一致信号の場合は良，不一致信号の場合は不良とし
てデジタル回路１の良，不良を判別する。
【００１７】図３はＤ／Ａ変換回路２のテスト時の動作
タイムチャートを示し、このタイムチャートを用いて説
明する。
タイムチャートを示し、このタイムチャートを用いて説
明する。
【００１８】先ず外部端子１０にテスト信号を与えるこ
とにより、スイッチ回路５は切り換わり、Ｄ／Ａ変換回
路２の入力端子群２１には、２進カウンタ回路３の出力
信号が入力される。従ってデジタル回路１のテスト時と
同様に、外部端子８に基準となる一定周波数のクロック
パルスを与え、２進カウンタ回路３の出力がＬＳＢから
ＭＳＢまで変化するように動作させ、この時のＤ／Ａ変
換回路２の出力として得られるアナログ信号を外部端子
７で測定し、Ｄ／Ａ変換回路２の出力波形に見られるよ
うに、実線で示した波形であれば良，点線で示した波形
となれば不良としＤ／Ａ変換回路２の良，不良を判別す
る。
とにより、スイッチ回路５は切り換わり、Ｄ／Ａ変換回
路２の入力端子群２１には、２進カウンタ回路３の出力
信号が入力される。従ってデジタル回路１のテスト時と
同様に、外部端子８に基準となる一定周波数のクロック
パルスを与え、２進カウンタ回路３の出力がＬＳＢから
ＭＳＢまで変化するように動作させ、この時のＤ／Ａ変
換回路２の出力として得られるアナログ信号を外部端子
７で測定し、Ｄ／Ａ変換回路２の出力波形に見られるよ
うに、実線で示した波形であれば良，点線で示した波形
となれば不良としＤ／Ａ変換回路２の良，不良を判別す
る。
【００１９】
【発明の効果】以上説明したように、この発明によれ
ば、テスト用の２進カウンタ回路とデジタル比較回路お
よびスイッチ回路を内蔵したことにより、デジタル回路
とＤ／Ａ変換回路を独立かつ同時にテストでき、また端
子数についても２進カウンタ回路へクロックパルスを入
力するための端子とデジタル比較回路の比較判定信号を
出力するための端子およびスイッチ回路へテスト信号を
入力するための端子の計３端子の増加のみですむという
効果がある。
ば、テスト用の２進カウンタ回路とデジタル比較回路お
よびスイッチ回路を内蔵したことにより、デジタル回路
とＤ／Ａ変換回路を独立かつ同時にテストでき、また端
子数についても２進カウンタ回路へクロックパルスを入
力するための端子とデジタル比較回路の比較判定信号を
出力するための端子およびスイッチ回路へテスト信号を
入力するための端子の計３端子の増加のみですむという
効果がある。
【図１】 実施例の回路構成図
【図２】 実施例のデジタル回路のテスト時の動作を示
すタイムチャート
すタイムチャート
【図３】 実施例のＤ／Ａ変換回路のテスト時の動作を
示すタイムチャート
示すタイムチャート
１ デジタル回路 ２ Ｄ／Ａ変換回路 ３ ２進カウンタ回路 ４ デジタル比較回路 ５ スイッチ回路 ６ デジタル回路１の入力端子群 ７ Ｄ／Ａ変換回路２の出力外部端子 ８ ２進カウンタ回路３の入力外部端子 ９ デジタル比較回路４の出力外部端子 １０ テスト信号入力外部端子 １１〜１３ デジタル回路１の出力端子 １４〜１６ Ｄ／Ａ変換回路２の入力端子 １７〜１９ ２進カウンタ回路３の出力端子 ２０ デジタル回路１の出力端子群 ２１ Ｄ／Ａ変換回路２の入力端子群
Claims (1)
- 【請求項１】 デジタル回路とＤ／Ａ変換回路を内蔵
し、デジタル回路の出力側が、Ｄ／Ａ変換回路の入力側
に接続される回路構成をもつ集積回路において、テスト
用の２進カウンタ回路とデジタル比較回路を設け、前記
デジタル回路と前記Ｄ／Ａ変換回路の間に、スイッチ回
路を配置し、前記デジタル回路の出力側と前記２進カウ
ンタ回路の出力側および前記Ｄ／Ａ変換回路の入力側
を、前記スイッチ回路に接続し、前記デジタル比較回路
の入力側には、前記デジタル回路の出力側と前記２進カ
ウンタ回路の出力側を接続したテスト回路を有すること
を特徴とするテスト回路内蔵集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044947A JPH06258402A (ja) | 1993-03-05 | 1993-03-05 | テスト回路内蔵集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5044947A JPH06258402A (ja) | 1993-03-05 | 1993-03-05 | テスト回路内蔵集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06258402A true JPH06258402A (ja) | 1994-09-16 |
Family
ID=12705684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5044947A Withdrawn JPH06258402A (ja) | 1993-03-05 | 1993-03-05 | テスト回路内蔵集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06258402A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011500A (en) * | 1997-06-27 | 2000-01-04 | Mitsubishi Electric Engineering Co., Ltd. | Integrated circuit with a built-in D/A converter |
| JP2011029707A (ja) * | 2009-07-21 | 2011-02-10 | Ricoh Co Ltd | Ｄ／ａコンバータおよびその動作テスト方法 |
-
1993
- 1993-03-05 JP JP5044947A patent/JPH06258402A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011500A (en) * | 1997-06-27 | 2000-01-04 | Mitsubishi Electric Engineering Co., Ltd. | Integrated circuit with a built-in D/A converter |
| DE19755666B4 (de) * | 1997-06-27 | 2004-03-18 | Mitsubishi Electric Engineering Co., Ltd. | Integrierte Schaltung mit eingebauten Digital-Analog-Wandler |
| JP2011029707A (ja) * | 2009-07-21 | 2011-02-10 | Ricoh Co Ltd | Ｄ／ａコンバータおよびその動作テスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |