JPH0695129B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0695129B2 JPH0695129B2 JP61222646A JP22264686A JPH0695129B2 JP H0695129 B2 JPH0695129 B2 JP H0695129B2 JP 61222646 A JP61222646 A JP 61222646A JP 22264686 A JP22264686 A JP 22264686A JP H0695129 B2 JPH0695129 B2 JP H0695129B2
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- circuit
- output
- digital
- semiconductor integrated
- test
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
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- General Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は半導体集積回路であって、選択回路とスイッチ
回路とを有することによりテスト時にディジタルデータ
を外部に出力してディジタル回路のファンクションテス
トを容易とする。
回路とを有することによりテスト時にディジタルデータ
を外部に出力してディジタル回路のファンクションテス
トを容易とする。
本発明は半導体集積回路に関し、ディジタル回路とD/A
変換器とを内蔵しアナログ信号を出力する半導体集積回
路に関する。
変換器とを内蔵しアナログ信号を出力する半導体集積回
路に関する。
従来より各種ディジタル回路とD/A変換器とを内蔵し、
このディジタル回路で処理されたディジタル信号をアナ
ログ信号に変換して外部に出力する半導体集積回路があ
る。
このディジタル回路で処理されたディジタル信号をアナ
ログ信号に変換して外部に出力する半導体集積回路があ
る。
上記の半導体回路は、製造時に誤動作なく正常に動作す
るかどうかテストする必要がある。
るかどうかテストする必要がある。
従来、上記の半導体集積回路はその製造時にテスタに接
続し、テスタが発生するテストデータを半導体集積回路
に供給し、このテストデータに応じた出力信号が得られ
るかどうかを判定するファンクションテストを行なって
いる。
続し、テスタが発生するテストデータを半導体集積回路
に供給し、このテストデータに応じた出力信号が得られ
るかどうかを判定するファンクションテストを行なって
いる。
しかし、上記の半導体集積回路はアナログ信号を出力す
るため、ディジタル回路の各部をテストするとき、出力
アナログ信号のレベルにより上記ディジタル回路の各部
が正常に動作しているかどうかを判定しなければならな
い。
るため、ディジタル回路の各部をテストするとき、出力
アナログ信号のレベルにより上記ディジタル回路の各部
が正常に動作しているかどうかを判定しなければならな
い。
このため、D/A変換されるディジタルデータのビット数
が大なる場合には出力アナログ信号の階調が多いため、
出力アナログ信号のレベル判別が困難で、ディジタル回
路部分のファンクションテストの実施が難しいという問
題点があった。
が大なる場合には出力アナログ信号の階調が多いため、
出力アナログ信号のレベル判別が困難で、ディジタル回
路部分のファンクションテストの実施が難しいという問
題点があった。
本発明は、このような点に鑑みてなされたものであり、
ディジタル回路のファンクションテストを容易に行なう
ことが可能な半導体集積回路を提供することを目的とす
る。
ディジタル回路のファンクションテストを容易に行なう
ことが可能な半導体集積回路を提供することを目的とす
る。
本発明の半導体集積回路はディジタル回路（10）と、デ
ィジタル回路（10）よりのディジタルデータをアナログ
信号に変換するD/A変換器（12,13,14）と、アナログ信
号を外部に出力する出力端子（24,25,26）とを有してお
り、 テスト時にディジタル回路（10）よりD/A変換器（12,1
3,14）に供給されるディジタルデータを取り出す選択手
段（15a〜15d,16a〜16d,17a〜17d）と、 テスト時に選択手段（15a〜15d,16a〜16d,17a〜17d）か
ら出力されるビット信号を前記出力端子（24,25,26）か
ら前記アナログ信号に代えて外部に出力せしめるスイッ
チ手段（21,22,23）とを有する。
ィジタル回路（10）よりのディジタルデータをアナログ
信号に変換するD/A変換器（12,13,14）と、アナログ信
号を外部に出力する出力端子（24,25,26）とを有してお
り、 テスト時にディジタル回路（10）よりD/A変換器（12,1
3,14）に供給されるディジタルデータを取り出す選択手
段（15a〜15d,16a〜16d,17a〜17d）と、 テスト時に選択手段（15a〜15d,16a〜16d,17a〜17d）か
ら出力されるビット信号を前記出力端子（24,25,26）か
ら前記アナログ信号に代えて外部に出力せしめるスイッ
チ手段（21,22,23）とを有する。
本発明においては、テスト時に所定数の端子よりディジ
タル回路の出力するディジタルデータの一部又は全部が
出力される。このディジタルデータにより上記ディジタ
ル回路の動作が正常であるかどうかを判定され、アナロ
グ信号のレベル判別の必要がない。
タル回路の出力するディジタルデータの一部又は全部が
出力される。このディジタルデータにより上記ディジタ
ル回路の動作が正常であるかどうかを判定され、アナロ
グ信号のレベル判別の必要がない。
第１図は本発明になる半導体集積回路の一実施例の回路
構成図を示す。同図中、10はディジタル回路である。デ
ィジタル回路は例えばレジスタ，演算回路，カラールッ
クアップテーブル（以下「CLUT」という）等で構成され
る画像処理用の回路であり、端子111〜11nに例えばCPU
からアドレス，画像データ，制御信号等を供給されて、
画像データの演算処理を行ない、得られた画像データを
CLUTで各３ビットの赤，緑，青夫々の原色データに変換
して出力する。
構成図を示す。同図中、10はディジタル回路である。デ
ィジタル回路は例えばレジスタ，演算回路，カラールッ
クアップテーブル（以下「CLUT」という）等で構成され
る画像処理用の回路であり、端子111〜11nに例えばCPU
からアドレス，画像データ，制御信号等を供給されて、
画像データの演算処理を行ない、得られた画像データを
CLUTで各３ビットの赤，緑，青夫々の原色データに変換
して出力する。
ディジタル回路10より出力される３ビットR0，R1，R2の
赤の原色データはD/A変換器12に供給されると共に、原
色データの各ビットR0，R1，R2は夫々ナンド回路15a,16
a,17aに供給される。また、３ビットG0，G1，G2の緑の
原色データはD/A変換器13に供給され、各ビットG0，
G1，G2は夫々ナンド回路15b,16b,17bに供給され、ま
た、３ビットB0，B1，B2の青の原色データはD/A変換器1
4に供給され各ビットB0，B1，B2は夫々ナンド回路15c,1
6c,17cに供給される。
赤の原色データはD/A変換器12に供給されると共に、原
色データの各ビットR0，R1，R2は夫々ナンド回路15a,16
a,17aに供給される。また、３ビットG0，G1，G2の緑の
原色データはD/A変換器13に供給され、各ビットG0，
G1，G2は夫々ナンド回路15b,16b,17bに供給され、ま
た、３ビットB0，B1，B2の青の原色データはD/A変換器1
4に供給され各ビットB0，B1，B2は夫々ナンド回路15c,1
6c,17cに供給される。
D/A変換器12,13,14夫々は供給される原色データをアナ
ログの原色信号r,g,b夫々にD/A変換する。原色信号r,g,
b夫々はスイッチ21,22,23夫々の端子Ｉに供給される。
ログの原色信号r,g,b夫々にD/A変換する。原色信号r,g,
b夫々はスイッチ21,22,23夫々の端子Ｉに供給される。
テストコントロール回路18は端子19より入来する制御信
号により半導体集積回路のテストを指示されたとき、テ
ストモード信号T1，T2，T3を生成する。
号により半導体集積回路のテストを指示されたとき、テ
ストモード信号T1，T2，T3を生成する。
このテストモード信号T1，T2，T3は各３ビットの原色デ
ータR0〜R2，G0〜G2，B0〜B2のうちのいずれの原色デー
タを出力するかを指示する信号であり、第２図（Ａ），
（Ｂ），（Ｃ）夫々に示す如く信号T1，T2，T3はいずれ
か一の信号がＨレベルであるとき、他の信号はＬレベル
とされている。上記のテストモード信号T1はナンド回路
15a,16a,17a及びオア回路20に供給され、テストモード
信号T2はナンド回路15b,16b,17b及びオア回路20に供給
され、テストモード信号T3はナンド回路15c,16c,17c及
びオア回路20に供給される。
ータR0〜R2，G0〜G2，B0〜B2のうちのいずれの原色デー
タを出力するかを指示する信号であり、第２図（Ａ），
（Ｂ），（Ｃ）夫々に示す如く信号T1，T2，T3はいずれ
か一の信号がＨレベルであるとき、他の信号はＬレベル
とされている。上記のテストモード信号T1はナンド回路
15a,16a,17a及びオア回路20に供給され、テストモード
信号T2はナンド回路15b,16b,17b及びオア回路20に供給
され、テストモード信号T3はナンド回路15c,16c,17c及
びオア回路20に供給される。
ナンド回路15a〜15c夫々の出力はナンド回路15dに供給
され、ナンド回路15dの出力はスイッチ21の端子IIに供
給される。同様にナンド回路16a〜16c,17a〜17c夫々の
出力はナンド回路16d,17d夫々に供給され、ナンド回路1
6d,17d夫々の出力はスイッチ22,23夫々の端子IIに供給
される。オア回路20の出力は制御信号としてスイッチ2
1,22,23夫々に供給される。
され、ナンド回路15dの出力はスイッチ21の端子IIに供
給される。同様にナンド回路16a〜16c,17a〜17c夫々の
出力はナンド回路16d,17d夫々に供給され、ナンド回路1
6d,17d夫々の出力はスイッチ22,23夫々の端子IIに供給
される。オア回路20の出力は制御信号としてスイッチ2
1,22,23夫々に供給される。
スイッチ21〜23夫々は制御信号がＬレベルのとき夫々の
端子Ｉに入来する信号を取り出し、Ｈレベルのとき夫々
の端子IIに入来する信号を取り出し、端子24,25,26夫々
より出力する。
端子Ｉに入来する信号を取り出し、Ｈレベルのとき夫々
の端子IIに入来する信号を取り出し、端子24,25,26夫々
より出力する。
ところで、第１図に示す回路全体は半導体集積化され、
端子111〜11n,19,24〜26が外部に導出されている。
端子111〜11n,19,24〜26が外部に導出されている。
上記のナンド回路15a〜15d,16a〜16d,17a〜17dで選択手
段が構成され、オア回路20及びスイッチ21〜23でスイッ
チ手段が構成されている。
段が構成され、オア回路20及びスイッチ21〜23でスイッ
チ手段が構成されている。
ここで、テスト時においては、テストモード信号T1がＨ
レベルの期間とナンド回路15a,16a,17aがアクティブと
なって赤の原色データR0，R1，R2夫々がナンド回路15d,
16d,17dよりスイッチ21,22,23夫々を介して端子24,25,2
6夫々より出力される。また、同様にしてテストモード
信号T2がＨレベルの期間に緑の原色データG0，G1，G2夫
々がナンド回路15b,16b,17b夫々を通り、ナンド回路15d
〜17d,及びスイッチ21〜23夫々を介して端子24〜26夫々
より出力され、テストモード信号T3がＨレベルの期間に
青の原色データB0，B1，B2夫々がナンド回路15c,16c,17
c夫々を通り、ナンド回路15d〜17d及びスイッチ21〜23
夫々を介して端子24〜26夫々より出力される。
レベルの期間とナンド回路15a,16a,17aがアクティブと
なって赤の原色データR0，R1，R2夫々がナンド回路15d,
16d,17dよりスイッチ21,22,23夫々を介して端子24,25,2
6夫々より出力される。また、同様にしてテストモード
信号T2がＨレベルの期間に緑の原色データG0，G1，G2夫
々がナンド回路15b,16b,17b夫々を通り、ナンド回路15d
〜17d,及びスイッチ21〜23夫々を介して端子24〜26夫々
より出力され、テストモード信号T3がＨレベルの期間に
青の原色データB0，B1，B2夫々がナンド回路15c,16c,17
c夫々を通り、ナンド回路15d〜17d及びスイッチ21〜23
夫々を介して端子24〜26夫々より出力される。
テストが終了するとテストモード信号T1，T2，T3は全て
ＬレベルとなるのでD/A変換器12,13,14夫々の出力する
原色信号r,g,bがスイッチ21〜23夫々を介して端子24〜2
6夫々より出力出される。
ＬレベルとなるのでD/A変換器12,13,14夫々の出力する
原色信号r,g,bがスイッチ21〜23夫々を介して端子24〜2
6夫々より出力出される。
このように、非テスト時にアナログの原色信号r,g,b夫
々が出力される端子24,25,26夫々から、テスト時にはデ
ィジタルの原色データR0〜R2，G0〜G2，B0〜B2が時系列
的に出力される。従って、テスタでは被テスト回路であ
る半導体集積回路の出力信号のレベル判別が不要であ
り、D/A変換されるディジタルデータのビット数が大で
あっても容易にファンクションテストを行なうことがで
きる。
々が出力される端子24,25,26夫々から、テスト時にはデ
ィジタルの原色データR0〜R2，G0〜G2，B0〜B2が時系列
的に出力される。従って、テスタでは被テスト回路であ
る半導体集積回路の出力信号のレベル判別が不要であ
り、D/A変換されるディジタルデータのビット数が大で
あっても容易にファンクションテストを行なうことがで
きる。
なお、赤，緑，青夫々の原色データのビット数が４以上
である場合には、テスト時に端子24〜26に加えて、同期
信号出力用の端子及びCRT制御信号出力用の端子等から
上記原色データを出力するよう構成しても良い。
である場合には、テスト時に端子24〜26に加えて、同期
信号出力用の端子及びCRT制御信号出力用の端子等から
上記原色データを出力するよう構成しても良い。
なお、ディジタル回路は画像データの処理に限らず、音
声データ等のディジタルデータを処理し、その出力ディ
ジタルデータをD/A変換器でアナログの音声信号として
出力するものであっても良く、上記実施例に限定されな
い。
声データ等のディジタルデータを処理し、その出力ディ
ジタルデータをD/A変換器でアナログの音声信号として
出力するものであっても良く、上記実施例に限定されな
い。
上述の如く、本発明の半導体集積回路によれば、ディジ
タル回路の出力するディジタルデータのビット数が大で
あっても、上記ディジタル回路ファンクションコンテス
トを容易に行なうことができる等の特長を有している。
タル回路の出力するディジタルデータのビット数が大で
あっても、上記ディジタル回路ファンクションコンテス
トを容易に行なうことができる等の特長を有している。
第１図は本発明になる半導体集積回路の一実施例の回路
構成図、 第２図は第１図示の回路におけるテストモード信号の一
実施例の波形図である。 第１図において、 10はディジタル回路、 12〜14はD/A変換器、 15a〜15d,16a〜16d,17a〜17dはナンド回路、 18はテストコントロール回路、 20はオア回路、 21〜23はスイッチ、 24〜26は端子である。
構成図、 第２図は第１図示の回路におけるテストモード信号の一
実施例の波形図である。 第１図において、 10はディジタル回路、 12〜14はD/A変換器、 15a〜15d,16a〜16d,17a〜17dはナンド回路、 18はテストコントロール回路、 20はオア回路、 21〜23はスイッチ、 24〜26は端子である。
Claims (1)
- 【請求項１】ディジタル回路（10）と、該ディジタル回
路（10）よりのディジタルデータをアナログ信号に変換
するD/A変換器（12,13,14）と、該アナログ信号を外部
に出力する出力端子（24,25,26）とを有する半導体集積
回路において、 テスト時に該ディジタル回路（10）より該D/A変換器（1
2,13,14）に供給されるディジタルデータを取り出す選
択手段（15a〜15d,16a〜16d,17a〜17d）と、 該テスト時に該選択手段（15a〜15d,16a〜16d,17a〜17
d）から出力されるビット信号を前記出力端子（24,25,2
6）から前記アナログ信号に代えて外部に出力せしめる
スイッチ手段（21,22,23）とを有することを特徴とする
半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222646A JPH0695129B2 (ja) | 1986-09-20 | 1986-09-20 | 半導体集積回路 |
| US07/097,891 US4857834A (en) | 1986-09-20 | 1987-09-17 | Semiconductor integrated circuit |
| EP87402082A EP0265304A3 (en) | 1986-09-20 | 1987-09-17 | Testable semiconductor integrated circuit |
| KR1019870010393A KR900007379B1 (ko) | 1986-09-20 | 1987-09-19 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222646A JPH0695129B2 (ja) | 1986-09-20 | 1986-09-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228086A JPS63228086A (ja) | 1988-09-22 |
| JPH0695129B2 true JPH0695129B2 (ja) | 1994-11-24 |
Family
ID=16785711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222646A Expired - Fee Related JPH0695129B2 (ja) | 1986-09-20 | 1986-09-20 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4857834A (ja) |
| EP (1) | EP0265304A3 (ja) |
| JP (1) | JPH0695129B2 (ja) |
| KR (1) | KR900007379B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717697A (en) * | 1990-06-27 | 1998-02-10 | Texas Instruments Incorporated | Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state |
| JP3563750B2 (ja) * | 1992-10-16 | 2004-09-08 | テキサス インスツルメンツ インコーポレイテツド | アナログ回路のための走査に基づく試験 |
| US6101457A (en) * | 1992-10-29 | 2000-08-08 | Texas Instruments Incorporated | Test access port |
| DE4309789A1 (de) * | 1993-03-25 | 1994-09-29 | Siemens Ag | Prüfanordnung für einen Analogeingabekanal für eine sicherheitsgerichtete, insbesondere speicherprogrammierbare Steuereinrichtung |
| JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
| US6651129B1 (en) * | 1999-07-21 | 2003-11-18 | National Semiconductor Corporation | Apparatus and method for establishing a data communication interface to control and configure an electronic system with analog and digital circuits |
| US8274296B2 (en) * | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
| CN106990350B (zh) * | 2016-11-29 | 2023-06-09 | 珠海市一微半导体有限公司 | 内部带有模数转换接口芯片的量产测试模块及方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272721A (en) * | 1978-12-07 | 1981-06-09 | Gte Automatic Electric Laboratories Inc. | Analog-to-digital converter alignment circuit |
| US4417151A (en) * | 1982-03-11 | 1983-11-22 | Distributed Control Systems, Inc. | Universal input-output device |
| JPS58158566A (ja) * | 1982-03-17 | 1983-09-20 | Hitachi Ltd | 検査装置 |
| US4441183A (en) * | 1982-03-22 | 1984-04-03 | Western Electric Company, Inc. | Apparatus for testing digital and analog circuits |
| DE3305547A1 (de) * | 1983-02-18 | 1984-08-23 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum digitalen umwandeln eines analogen signals |
-
1986
- 1986-09-20 JP JP61222646A patent/JPH0695129B2/ja not_active Expired - Fee Related
-
1987
- 1987-09-17 EP EP87402082A patent/EP0265304A3/en not_active Ceased
- 1987-09-17 US US07/097,891 patent/US4857834A/en not_active Expired - Fee Related
- 1987-09-19 KR KR1019870010393A patent/KR900007379B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880004651A (ko) | 1988-06-07 |
| KR900007379B1 (ko) | 1990-10-08 |
| EP0265304A2 (en) | 1988-04-27 |
| JPS63228086A (ja) | 1988-09-22 |
| US4857834A (en) | 1989-08-15 |
| EP0265304A3 (en) | 1990-07-04 |
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