JP4826022B2 - 画像処理回路および画像処理システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、異なる階調で色を示す複数の画素データを処理する画像処理回路および画像処理システムに関する。
【0002】
【従来の技術】
ゲーム機やパーソナルコンピュータなどでは、ディスプレイの各画素のR(赤),G(緑),B(青)を各々を256階調で規定する8ビットのR,G,Bの画素データを用いている。
そのため、このような画素データを処理するデジタルビデオエンコーダは、それぞれ8ビットのR,G,Bの画素データを伝送するデータバスに接続されており、8ビットで示される最大値である例えば255をR,G,Bの最大値として処理を行う。
【0003】
しかしながら、近年、ゲーム機やパーソナルコンピュータなどには、DVD(Digital Versatile Disk)のドライブが設けられ、DVDの再生もできるようになっている。
ここで、DVDのビデオ信号のR,G,Bの画素データは、それぞれ8ビットであるが、219が最大値として規定されており、ゲーム機やパーソナルコンピュータなどの画素データが規定する最大値255とは異なる。
そのため、従来のゲーム機やパーソナルコンピュータなどでは、DVDから再生したそれぞれ8ビットのR,G,Bの画素データを、当該画素データが示す値の最大値が255になるように変換して新たな8ビットのR,G,Bの画素データを生成している。
【0004】
図4は、従来のゲーム機やパーソナルコンピュータなどに用いられる画像処理装置101の構成図である。
図4に示すように、画像処理装置101は、データバス120を介してCPU(Central Processing Unit) 110、ROM(Read Only Memory)/RAM(Raodom Access Memory)111、I/F回路112およびグラフィックLSI114が接続されている。
ここで、データバス120、並びにグラフィックLSI114とデジタルビデオエンコーダ115との間の伝送路は、8ビットのR,G,B画素データを伝送するのに適合したバス幅を有している。
【0005】
画像処理装置101では、DVDドライブ113においてDVDから再生されたそれぞれ8ビットのR,G,Bの画素データを処理する場合に、当該R,G,Bの画素データが、データバス120を介して、CPU110またはグラフィックLSI114に出力される。
そして、CPU110またはグラフィックLSI114において、DVDから再生された8ビットのR,G,Bの画素データが、当該画素データが示す値の最大値が255になるように変換され、新たな8ビットのR,G,Bの画素データが生成される。当該変換は、例えば、DVDから再生された画素データが示す値をxとした場合に、当該xを用いて、演算「x×(2n −1)/m」を行い、当該演算の結果を新たな画素データの値としている。
当該新たなR,G,Bの画素データは、デジタルビデオエンコーダ115に出力され、エンコード処理された後に、DAC116に出力される。
【0006】
【発明が解決しようとする課題】
しかしながら、上述した図4に示す従来の画像処理装置101では、最大値219の8ビットの画素データを、最大値255の8ビットの画素データに変換する演算を行うことから、演算誤差が大きく、特にDVDビデオのグレースケール(なめらかに色が変わっていく絵)を表示すると、演算誤差のため画面に等間隔の縞が現れてしまい、画質が劣化してしまうという問題がある。
【0007】
これは、例えば、DVDのビデオ信号のR,G,Bの8ビット画素データが連続的な値0,1,2,3,4,5,6,7・・・を示した場合に、255が最大値になるように変換されると、0,1,2,3,5,6,7,8・・・となり、3と5の間が不連続になってしまい、これが画質劣化の要因となるためである。
【0008】
本発明は上述した従来技術に鑑みてなされ、画素データが示す色の階調を変換して処理を行う場合に、当該画素データを用いた得られた画像の画質を従来に比べて向上できる画像処理回路および画像処理システムを提供することを目的とする。
【0009】
【課題を解決するための手段】
上述した従来技術の問題を解決し、上述した目的を達成するために、本発明の画像処理装置は、2n(nは整数)階調の画素の色の値を示す第1の画素データと、m(mは整数)階調の画素の色の値を示す第2の画素データとを選択して入力してエンコード処理する画像処理回路であって、前記第1の画素データおよび前記第2の画素データをビット拡張するビット拡張回路と、前記ビット拡張された第2の画素データが示す値をxとした場合に、x×(2n−1)/mを演算する演算回路と、エンコード処理回路と、前記第1の画素データを入力した場合には前記ビット拡張された前記第1の画素データを、前記第2の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、を有する。
【0010】
本発明の画像処理装置は、データバスと、前記データバスに接続され、DVDで再生された2 n (nは整数)階調の画素の色の値を示す第1の画素データを入力するインタフェース手段と、前記データバスに接続され、m(mは整数)階調の画素の色の値を示す第2の画素データを生成する第1の画像処理回路と、前記データバスに接続され、前記第1の画素データと前記第2の画素データとを選択して入力してエンコード処理する第2の画像処理回路とを有する画像処理システムであって、データを入力した場合には前記ビット拡張された前記第1の画素データを、前記第2の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、を有する。
【0011】
また、本発明の画像処理装置は、好ましくは、前記第1の画素データは、R,G,Bの第1の画素データからなり、前記第2の画素データは、R,G,Bの第2の画素データからなり、前記ビット拡張回路は、前記R,G,Bの第1の画素データおよび第2の画素データをビット拡張し、前記演算回路は、前記ビット拡張された前記Rの第2の画素データについて前記演算を行う第1の演算回路と、前記ビット拡張された前記Gの第2の画素データについて前記演算を行う第2の演算回路と、前記ビット拡張された前記Bの第2の画素データについて前記演算を行う第3の演算回路とを有し、前記選択回路は、前記Rの第1の画素データを入力した場合に、前記ビット拡張された前記Rの第1の画素データを前記エンコード処理回路に出力し、前記Rの第2の画素データを入力した場合に前記第1の演算回路の演算結果を前記エンコード処理回路に出力する第1の選択回路と、前記Gの第1の画素データを入力した場合に、前記ビット拡張された前記Gの第1の画素データを前記エンコード処理回路に出力し、前記Gの第2の画素データを入力した場合に前記第2の演算回路の演算結果を前記エンコード処理回路に出力する第2の選択回路と、前記Bの第1の画素データを入力した場合に、前記ビット拡張された前記Bの第1の画素データを前記エンコード処理回路に出力し、前記Bの第2の画素データを入力した場合に前記第3の演算回路の演算結果を前記エンコード処理回路に出力する第3の選択回路とを有する。
【0012】
また、本発明の画像処理装置は、好ましくは、前記エンコード処理回路は、前記選択回路から入力したR,G,Bの画素データを用いて、Y,U,V信号と、Y,Cb,Cr信号と、Y,Pb,Pr信号との少なくとも一組の信号を生成する。
【0013】
また、本発明の画像処理システムは、データバスと、前記データバスに接続され、DVDで再生された2n (nは整数)階調の画素の色の値を示す第1の画素データを入力するインタフェース手段と、前記データバスに接続され、m(mは整数)階調の画素の色の値を示す第2の画素データを生成する第1の画像処理回路と、前記データバスに接続され、前記第1の画素データと前記第2の画素データとを選択して入力してエンコード処理する第2の画像処理回路とを有する画像処理システムであって、前記第2の画像処理回路は、前記第1の画素データおよび前記第2の画素データをビット拡張するビット拡張回路と、前記ビット拡張された第2の画素データが示す値をxとした場合に、x×(2n −1)/mを演算する演算回路と、エンコード処理回路と、前記第1の画素データを入力した場合に、前記ビット拡張された前記第1の画素データを前記エンコード処理回路に出力し、前記第2の画素データを入力した場合に前記演算回路の演算結果を前記エンコード処理回路に出力する選択回路とを有する。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態に係わる画像処理装置を、添付図面を参照して説明する。
図1は、本実施形態の画像処理装置1の構成図である。
図1に示すように、画像処理装置1は、データバス20を介してCPU(Central Processing Unit) 10、ROM(Read Only Memory)/RAM(Raodom Access Memory)11、I/F回路12およびグラフィックLSI14が接続されている。
また、I/F回路12には、DVDドライブ13が接続されている。
また、グラフィックLSI14は、デジタルビデオエンコーダ15に接続されている。
デジタルビデオエンコーダ15は、DAC(Digital Analog Converter)16に接続されている。
【0015】
ここで、I/F回路12が本発明のインタフェース手段に対応し、CPU10およびグラフィックLSI14が本発明の第1の画像処理回路に対応し、デジタルビデオエンコーダ15が本発明の画像処理装置および第2の画像処理回路に対応し、データバス20が本発明のデータバスに対応している。
【0016】
CPU10は、画像処理装置1の各構成要素の処理を統括して制御する。
CPU10は、デジタルビデオエンコーダ15がCPU10またはグラフィックLSI14内で生成した画素データを用いて処理を行う場合は、論理値「1」を示す制御信号S10をデジタルビデオエンコーダ15に出力する。
また、CPU10は、デジタルビデオエンコーダ15が、DVDドライブ13においてDVDから再生された画素データを用いて処理を行う場合は、論理値「0」を示す制御信号S10をデジタルビデオエンコーダ15に出力する。
【0017】
ROM/RAM11は、画像処理装置1の処理に用いられるプログラムやデータを記憶する。
【0018】
I/F回路12は、データバス20とDVDドライブ13との間で画素データなどのデータおよび信号を入出力する。
【0019】
DVDドライブ13は、DVDの再生および記録を行う。
DVDドライブ13は、DVDから再生されたR,G,Bの画素データをI/F回路12を介してCPU10およびグラフィックLSI14に出力する。
DVDで再生されたR,G,Bの画素データは、各々8ビットであり、その値の最大値は219に規定されている。
【0020】
グラフィックLSI14は、データバス20を介してDVDドライブ13あるいはCPU10から入力したR,G,Bの画素データを用いてレンダリング処理を行い、その処理結果である各々8ビットのR,G,Bの画素データSR,SG,SBをデジタルビデオエンコーダ15に出力する。
【0021】
デジタルビデオエンコーダ15は、グラフィックLSI14から入力した各々8ビットのR,G,Bの画素データSR,SG,SBを、12ビットにビット拡張を行い、当該画素データSR,SG,SBがDVDドライブ13で再生された画素データである場合には、当該画素データが示す値をxとしたときに、当該xを用いて、演算「x×(2n −1)/m」を行い、その演算結果である各々12ビットのR,G,Bの画素データを用いてエンコード処理を行う。
【0022】
図2は、デジタルビデオエンコーダ15の機能ブロック図である。
図2に示すように、デジタルビデオエンコーダ15は、ビット拡張回路50,60,70、演算回路51,61,71、選択回路52,62,72およびエンコード回路54を有する。
また、ビット拡張回路50,60,70が本発明のビット拡張回路に対応し、演算回路51が本発明の第1の演算回路に対応し、演算回路61が本発明の第2の演算回路に対応し、演算回路71が本発明の第3の演算回路に対応し、選択回路52が本発明の第1の選択回路に対応し、選択回路62が本発明の第2の選択回路に対応し、選択回路72が本発明の第3の選択回路に対応している。
また、CPU10またはグラフィックLSI14で生成された画素データSR,SG,SBが本発明のR,G,Bの第1の画素データに対応し、DVDドライブ13で生成された画素データSR,SG,SBが本発明のR,G,Bの第2の画素データに対応している。
【0023】
ビット拡張回路50は、8ビットのRの画素データSRを12ビットにビット拡張した画素データS50を生成する。例えば、8ビットの画素データSRの下位に4ビットの論理値「0」を付加して12ビットの画素データS50を生成する。
ビット拡張回路50は、生成した12ビットの画素データS50を演算回路51および選択回路52の端子T1に出力する。
【0024】
演算回路51は、ビット拡張回路50から入力した12ビットのRの画素データS50が示す値をxとした場合に、当該xを用いて、演算「x×(28 −1)/219」を行い、当該演算の結果を値として示す12ビットの画素データS51を生成し、これを選択回路52の端子T2に接続する。
【0025】
選択回路52は、例えば、CPU10からの制御信号S10に基づいて、例えば制御信号S10が論理値「1」を示す場合(CPU10またはグラフィックLSI14内で生成した画素データを用いて処理を行う場合)は、端子T1に接続し、画素データS50を画素データSSRとしてエンコード回路54に出力する。
一方、選択回路52は、例えば、CPU10からの制御信号S10に基づいて、例えば制御信号S10が論理値「0」を示す場合(DVDドライブ13においてDVDから再生された画素データを用いて処理を行う場合)は、端子T2に接続し、画素データS51を画素データSSRとしてエンコード回路54に出力する。
【0026】
ビット拡張回路60は、8ビットのGの画素データSGを12ビットにビット拡張した画素データS60を生成する。例えば、8ビットの画素データSGの下位に4ビットの論理値「0」を付加して12ビットの画素データS60を生成する。
ビット拡張回路60は、生成した12ビットの画素データS60を演算回路61および選択回路62の端子T3に出力する。
【0027】
演算回路61は、ビット拡張回路60から入力した12ビットのGの画素データS60が示す値をxとした場合に、当該xを用いて、演算「x×(28 −1)/219」を行い、当該演算の結果を値として示す12ビットの画素データS61を生成し、これを選択回路62の端子T4に接続する。
【0028】
選択回路62は、例えば、CPU10からの制御信号S10に基づいて、例えば制御信号S10が論理値「1」を示す場合(CPU10またはグラフィックLSI14内で生成した画素データを用いて処理を行う場合)は、端子T3に接続し、画素データS60を画素データSSGとしてエンコード回路54に出力する。
一方、選択回路62は、例えば、CPU10からの制御信号S10に基づいて、例えば制御信号S10が論理値「0」を示す場合(DVDドライブ13においてDVDから再生された画素データを用いて処理を行う場合)は、端子T4に接続し、画素データS61を画素データSSGとしてエンコード回路54に出力する。
【0029】
ビット拡張回路70は、8ビットのBの画素データSBを12ビットにビット拡張した画素データS70を生成する。例えば、8ビットの画素データSBの下位に論理値「0」の4ビット付加して12ビットの画素データS70を生成する。
ビット拡張回路70は、生成した12ビットの画素データS70を演算回路71および選択回路72の端子T5に出力する。
【0030】
演算回路71は、ビット拡張回路70から入力した12ビットのBの画素データS70が示す値をxとした場合に、当該xを用いて、演算「x×(28 −1)/219」を行い、当該演算の結果を値として示す12ビットの画素データS71を生成し、これを選択回路72の端子T6に接続する。
【0031】
選択回路72は、例えば、CPU10からの制御信号S10に基づいて、例えば制御信号S10が論理値「1」を示す場合(CPU10またはグラフィックLSI14内で生成した画素データを用いて処理を行う場合)は、端子T5に接続し、画素データS70を画素データSSBとしてエンコード回路54に出力する。
一方、選択回路72は、例えば、CPU10からの制御信号S10に基づいて、例えば制御信号S10が論理値「0」を示す場合(DVDドライブ13においてDVDから再生された画素データを用いて処理を行う場合)は、端子T6に接続し、画素データS71を画素データSSBとしてエンコード回路54に出力する。
【0032】
エンコード回路54は、選択回路52,62,72から入力したR,G,Bの画素データSSR,SSG,SSBを用いて、Y,U,V信号、Y,Cb,Cr信号およびY,Pb,Pr信号を生成する。
具体的には、エンコード回路54は、下記式に基づいて、Y,U,V信号、Y,Cb,Cr信号およびY,Pb,Pr信号を生成する。
下記式において、Rは画素データSSRが示す値であり、Gは画素データSSGが示す値であり、Bは画素データSSBが示す値であり、YはY信号が示す値、UはU信号が示す値、VはV信号が示す値、CbはCb信号が示す値、CrはCr信号が示す値、PbはPb信号が示す値、PrはPr信号が示す値である。
【0033】
〔RGB→YUV〕
Y=0.299R+0.587G+0.114B …(1)
U=0.493(B−Y) …(2)
V=0.877(R−Y) …(3)
【0034】
〔RGB→YCbCr〕
Y=0.299R+0.587G+0.114B…(4)
Cb=0.564(B−Y) …(5)
Cr=0.713(R−Y) …(6)
【0035】
〔RGB→YPbPr〕
Y=0.2126R+0.7152G+0.0722B…(7)
Pb=0.5389(B−Y) …(8)
Pr=0.635(R−Y) …(9)
【0036】
エンコード回路54は、上記式に基づいて生成したY,U,V信号、Y,Cb,Cr信号およびY,Pb,Pr信号からなる画素データS15を図1に示すDAC16に出力する。
【0037】
DAC16は、エンコード回路54から入力した画素データS15をアナログに変換してディスプレイなどに出力する。
【0038】
以下、図1に示す画像処理装置1の動作例を説明する。
〔第1の動作例〕
当該動作例では、DVDドライブ13においてDVDから再生したR,G,Bの画素データを、デジタルビデオエンコーダ15でエンコード処理する場合を例示する。
先ず、DVDドライブ13において、DVDの再生が行われ、これによって得られた219階調で色を示し最大値が219となる各々8ビットのR,G,Bの画素データが、データバス20を介して、例えば、グラフィックLSI14に出力される。
そして、グラフィックLSI14の処理で得られた各々8ビットのR,G,Bの画素データSR,SG,SBが、図2に示すデジタルビデオエンコーダ15に出力される。
このとき、CPU10からデジタルビデオエンコーダ15に、論理値「0」を示す制御信号S10が出力される。
これにより、図2に示すデジタルビデオエンコーダ15の選択回路52,62,72は、それぞれ端子T2,T4,T6に接続される。
【0039】
図2に示すデジタルビデオエンコーダ15では、8ビットのRの画素データSRが、ビット拡張回路50で12ビットにビット拡張され、Rの画素データS50が生成される。
当該画素データS50は、演算回路51に出力される。
そして、演算回路51において、12ビットのRの画素データS50が示す値をxとした場合に、当該xを用いて、演算「x×(28 −1)/219」が行われ、当該演算の結果を値として示す12ビットの画素データS51が生成され、これが選択回路52を介して画素データSSRとしてエンコード回路54に出力される。
【0040】
また、8ビットのGの画素データSSG、ビット拡張回路60で12ビットにビット拡張され、Gの画素データS60が生成される。
当該画素データS60は、演算回路61に出力される。
そして、演算回路61において、12ビットのGの画素データS60が示す値をxとした場合に、当該xを用いて、演算「x×(28 −1)/219」が行われ、当該演算の結果を値として示す12ビットの画素データS61が生成され、これが選択回路62を介して画素データSSGとしてエンコード回路54に出力される。
【0041】
また、8ビットのBの画素データSSB、ビット拡張回路70で12ビットにビット拡張され、Bの画素データS70が生成される。
当該画素データS70は、演算回路71に出力される。
そして、演算回路71において、12ビットのBの画素データS70が示す値をxとした場合に、当該xを用いて、演算「x×(28 −1)/219」が行われ、当該演算の結果を値として示す12ビットの画素データS71が生成され、これが選択回路72を介して画素データSSBとしてエンコード回路54に出力される。
【0042】
そして、エンコード回路54において、選択回路52,62,72から入力したR,G,Bの画素データSSR,SSG,SSBを用いて、Y,U,V信号、Y,Cb,Cr信号およびY,Pb,Pr信号が生成される。
【0043】
〔第2の動作例〕
当該動作例では、例えば、CPU10において生成したR,G,Bの画素データを、デジタルビデオエンコーダ15でエンコード処理する場合を例示する。
先ず、CPU10において生成された256階調で色を示し最大値が255となる各々8ビットのR,G,Bの画素データが、データバス20を介して、例えば、グラフィックLSI14に出力される。
そして、グラフィックLSI14の処理で得られた各々8ビットのR,G,Bの画素データSR,SG,SBが、図2に示すデジタルビデオエンコーダ15に出力される。
このとき、CPU10からデジタルビデオエンコーダ15に、論理値「1」を示す制御信号S10が出力される。
これにより、図2に示すデジタルビデオエンコーダ15の選択回路52,62,72は、それぞれ端子T1,T3,T5に接続される。
【0044】
図2に示すデジタルビデオエンコーダ15では、8ビットのRの画素データSRが、ビット拡張回路50で12ビットにビット拡張され、Rの画素データS50が生成される。
当該画素データS50は、選択回路52を介して、画素データSSRとしてエンコード回路54に出力される。
【0045】
また、8ビットのGの画素データSGが、ビット拡張回路60で12ビットにビット拡張され、Gの画素データS60が生成される。
当該画素データS60は、選択回路62を介して、画素データSSGとしてエンコード回路54に出力される。
【0046】
また、8ビットのBの画素データSBが、ビット拡張回路70で12ビットにビット拡張され、Bの画素データS70が生成される。
当該画素データS70は、選択回路72を介して、画素データSSBとしてエンコード回路54に出力される。
【0047】
そして、エンコード回路54において、選択回路52,62,72から入力したR,G,Bの画素データSSR,SSG,SSBを用いて、Y,U,V信号、Y,Cb,Cr信号およびY,Pb,Pr信号が生成される。
【0048】
以上説明したように、画像処理装置1によれば、DVDドライブ13においてDVDから再生された219階調で色を示す画素データを255階調で色を示す画素データに変換する場合に、図2に示すビット拡張回路50,60,70において8ビットから12ビットにビット拡張を行うため、変換による誤差を従来に比べて小さくでき画質を向上できる。
また、画像処理装置1によれば、デジタルビデオエンコーダ15において色の階調の変換処理を行うため、CPU10およびグラフィックLSI14の処理負担を軽減できる。
【0049】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、n=8、m=219の場合を例示したが、nおよびmの値は任意である。
【0050】
また、本発明は、例えば、図3に示すように、CPU10からの制御信号S10aに基づいて、デジタルビデオエンコーダ15の演算回路51,61,71における演算内容、すなわち上述したnおよびmの値を設定できるようにしてもよい。
これにより、DVDの再生データ以外の他の再生データについても、当該再生データで用いられる色の階調に応じた変換を行うことができる。
【0051】
【発明の効果】
以上説明したように、本発明によれば、画素データが示す色の階調を変換して処理を行う場合に、当該画素データを用いた得られた画像の画質を向上できる画像処理回路および画像処理システムを提供することができる。
【図面の簡単な説明】
【図1】図1は、本発明の実施形態に係わる画像処理装置の構成図である。
【図2】図2は、図1に示すデジタルビデオエンコーダの機能ブロック図である。
【図3】図3は、本発明の実施形態の変形例を説明するための図である。
【図4】図4は、従来の画像処理装置の構成図である。
【符号の説明】
1…画像処理装置、10…CPU、11…ROM/RAM、12…I/F回路、13…DVDドライブ、14…グラフィックLSI、15…デジタルビデオエンコーダ、16…DAC、20…データバス、50,60,70…ビット拡張回路、51,61,71…演算回路、52,62,72…選択回路、54…エンコード回路
Claims (6)
- 2n(nは整数)階調の画素の色の値を示す第1の画素データと、m(mは整数)階調の画素の色の値を示す第2の画素データとを選択して入力してエンコード処理する画像処理回路であって、
前記第1の画素データおよび前記第2の画素データをビット拡張するビット拡張回路と、
前記ビット拡張された第2の画素データが示す値をxとした場合に、x×(2n−1)/mを演算する演算回路と、
エンコード処理回路と、
前記第1の画素データを入力した場合には前記ビット拡張された前記第1の画素データを、前記第2の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、
を有する画像処理回路。 - 前記第1の画素データは、R,G,Bの第1の画素データからなり、
前記第2の画素データは、R,G,Bの第2の画素データからなり、
前記ビット拡張回路は、前記R,G,Bの第1の画素データおよび第2の画素データをビット拡張し、
前記演算回路は、
前記ビット拡張された前記Rの第2の画素データについて前記演算を行う第1の演算回路と、
前記ビット拡張された前記Gの第2の画素データについて前記演算を行う第2の演算回路と、
前記ビット拡張された前記Bの第2の画素データについて前記演算を行う第3の演算回路と
を有し、
前記選択回路は、
前記Rの第1の画素データを入力した場合には前記ビット拡張された前記Rの第1の画素データを、前記Rの第2の画素データを入力した場合には前記第1の演算回路の演算結果を選択して前記エンコード処理回路に出力する第1の選択回路と、
前記Gの第1の画素データを入力した場合には前記ビット拡張された前記Gの第1の画素データを、前記Gの第2の画素データを入力した場合には前記第2の演算回路の演算結果を選択して前記エンコード処理回路に出力する第2の選択回路と、
前記Bの第1の画素データを入力した場合には前記ビット拡張された前記Bの第1の画素データを、前記Bの第2の画素データを入力した場合には前記第3の演算回路の演算結果を選択して前記エンコード処理回路に出力する第3の選択回路と、
を有する請求項1に記載の画像処理回路。 - 前記エンコード処理回路は、前記選択回路から入力したR,G,Bの画素データを用いて、Y,U,V信号と、Y,Cb,Cr信号と、Y,Pb,Pr信号との少なくとも一組の信号を生成する
請求項2に記載の画像処理回路。 - データバスと、前記データバスに接続され、DVDで再生された2n(nは整数)階調の画素の色の値を示す第1の画素データを入力するインタフェース手段と、
前記データバスに接続され、m(mは整数)階調の画素の色の値を示す第2の画素データを生成する第1の画像処理回路と、
前記データバスに接続され、前記第1の画素データと前記第2の画素データとを選択して入力してエンコード処理する第2の画像処理回路とを有する画像処理システムであって、
前記第2の画像処理回路は、
前記第1の画素データおよび前記第2の画素データをビット拡張するビット拡張回路と、
前記ビット拡張された第2の画素データが示す値をxとした場合に、x×(2n−1)/mを演算する演算回路と、
エンコード処理回路と、
前記第1の画素データを入力した場合には前記ビット拡張された前記第1の画素データを、前記第2の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、
を有する画像処理システム。 - 前記第1の画素データは、R,G,Bの第1の画素データからなり、
前記第2の画素データは、R,G,Bの第2の画素データからなり、
前記ビット拡張回路は、前記R,G,Bの第1の画素データおよび第2の画素データをビット拡張し、
前記演算回路は、
前記ビット拡張された前記Rの第2の画素データについて前記演算を行う第1の演算回路と、
前記ビット拡張された前記Gの第2の画素データについて前記演算を行う第2の演算回路と、
前記ビット拡張された前記Bの第2の画素データについて前記演算を行う第3の演算回路と
を有し、
前記選択回路は、
前記Rの第1の画素データを入力した場合には前記ビット拡張された前記Rの第1の画素データを、前記Rの第2の画素データを入力した場合には前記第1の演算回路の演算結果を選択して前記エンコード処理回路に出力する第1の選択回路と、
前記Gの第1の画素データを入力した場合には前記ビット拡張された前記Gの第1の画素データを、前記Gの第2の画素データを入力した場合には前記第2の演算回路の演算結果を選択して前記エンコード処理回路に出力する第2の選択回路と、
前記Bの第1の画素データを入力した場合には前記ビット拡張された前記Bの第1の画素データを、前記Bの第2の画素データを入力した場合には前記第3の演算回路の演算結果を選択して前記エンコード処理回路に出力する第3の選択回路と、
を有する請求項4に記載の画像処理システム。 - 前記エンコード処理回路は、
前記選択回路から入力したR,G,Bの画素データを用いて、Y,U,V信号と、Y,Cb,Cr信号と、Y,Pb,Pr信号との少なくとも一組の信号を生成する
請求項5に記載の画像処理システム。
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JP2001107550A JP4826022B2 (ja) | 2001-04-05 | 2001-04-05 | 画像処理回路および画像処理システム |
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