JPS6365719A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPS6365719A JPS6365719A JP61210226A JP21022686A JPS6365719A JP S6365719 A JPS6365719 A JP S6365719A JP 61210226 A JP61210226 A JP 61210226A JP 21022686 A JP21022686 A JP 21022686A JP S6365719 A JPS6365719 A JP S6365719A
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- 238000000034 method Methods 0.000 claims description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 13
- 239000008188 pellet Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は映像信号処理装置に関し、特にアナログ映像信
号を高分解能のディジタル映像信号に変換するための映
像信号処理装置に関する。
号を高分解能のディジタル映像信号に変換するための映
像信号処理装置に関する。
一般にテレビジョン、Ｖ’ＴＲ等の画像情報の処理はア
ナログ信号で行われており、記録再生にあたっても主に
アナログ信号の形態で行われてきた。しかし、画質向上
のための高度あ処理（例えばライン間及びフレーム間の
相関を用いるノイズ処理及び補間等）、画像の特殊効果
（記憶、縮小、移動等）のためにはディジタル信号処理
が適しており、放送機器、工業用等の装置においては、
ディジタルによる信号処理が行われていた。
ナログ信号で行われており、記録再生にあたっても主に
アナログ信号の形態で行われてきた。しかし、画質向上
のための高度あ処理（例えばライン間及びフレーム間の
相関を用いるノイズ処理及び補間等）、画像の特殊効果
（記憶、縮小、移動等）のためにはディジタル信号処理
が適しており、放送機器、工業用等の装置においては、
ディジタルによる信号処理が行われていた。
一方、民生用市場においても、このような流れは進んで
おり、特に近年のＩＣデバイス（Ａ−Ｄ変換器、Ｄ−Ａ
変換器、大容量メモリ、高速ＬＳＩなど〉の性能向上９
価格低下により、ディジタ小信号処理は注目を集めその
手法を用いた装置が一部市場に出回り始めている段階を
迎えている。
おり、特に近年のＩＣデバイス（Ａ−Ｄ変換器、Ｄ−Ａ
変換器、大容量メモリ、高速ＬＳＩなど〉の性能向上９
価格低下により、ディジタ小信号処理は注目を集めその
手法を用いた装置が一部市場に出回り始めている段階を
迎えている。
この様な目的に用いられるＡ−Ｄ変換器は、一般的に映
像信号の性質上２０Ｍ５ｐｓ程度、若しくは、それ以上
の高速変換レートを必要とするため、並列型（フラッシ
ュ）のＡ−Ｄ変換器を用いている。
像信号の性質上２０Ｍ５ｐｓ程度、若しくは、それ以上
の高速変換レートを必要とするため、並列型（フラッシ
ュ）のＡ−Ｄ変換器を用いている。
第７図は従来の映像信号処理装置の一例のブロック図で
ある。
ある。
第７図において、入力端子９から入力されたアナログ映
像信号ＰＡはｎ （ｎ＞ １の整数）ビットの並列型の
Ａ−Ｄ変換器２１でディジタル変換されて標本化され、
ディジタル信号処理回路２２で所望の信号処理を行った
後、Ｄ−Ａ変換器２３によって再度アナログの信号（例
えば、補正された映像信号、原色信号等）として出力さ
れる。
像信号ＰＡはｎ （ｎ＞ １の整数）ビットの並列型の
Ａ−Ｄ変換器２１でディジタル変換されて標本化され、
ディジタル信号処理回路２２で所望の信号処理を行った
後、Ｄ−Ａ変換器２３によって再度アナログの信号（例
えば、補正された映像信号、原色信号等）として出力さ
れる。
ここで、並列型のＡ−Ｄ変換器２１は一般に２″′個の
比較器から構成され、比較器の一方の入力端は共通接続
されて入力端子９に接続され、他の入力端はそれぞれ２
″点の基準電位に接続される。そして、入力信号電位と
２″点の基準電位との比較出力は、エンコーダに入力さ
れｎビットのディジタル信号に変換される。
比較器から構成され、比較器の一方の入力端は共通接続
されて入力端子９に接続され、他の入力端はそれぞれ２
″点の基準電位に接続される。そして、入力信号電位と
２″点の基準電位との比較出力は、エンコーダに入力さ
れｎビットのディジタル信号に変換される。
このようなＡ−Ｄ変換器には、高速性を要求される場合
、並列型のＡ−Ｄ変換器を用いており、ｎビットの情報
量を得るためには２ｎ個の比較器と、２Ｑ個の基準電位
を発生する基準電位発生源を必要とする。
、並列型のＡ−Ｄ変換器を用いており、ｎビットの情報
量を得るためには２ｎ個の比較器と、２Ｑ個の基準電位
を発生する基準電位発生源を必要とする。
上述した従来の映像信号処理装置は、画面の分解能を上
げる場合、必要とされる情報量分の比較器及び基準電位
発生源を必要とするので、ＩＣ化の際にベレット面積の
増大を招く。例えば、分解能を１ビツト上げるために、
Ａ−Ｄ変換器部のベレット面積は約２倍となる。
げる場合、必要とされる情報量分の比較器及び基準電位
発生源を必要とするので、ＩＣ化の際にベレット面積の
増大を招く。例えば、分解能を１ビツト上げるために、
Ａ−Ｄ変換器部のベレット面積は約２倍となる。
一方、分解能を落すことは画質の劣化を生じ、民生用に
用いる場合にも、画面が特に小さい等特殊な場合を除き
、７〜８ビツトは必要である。
用いる場合にも、画面が特に小さい等特殊な場合を除き
、７〜８ビツトは必要である。
特に、分解能が必要になる場合は、画面の輝度変化がゆ
るやかに生じている画面で、この場合、ディジタル信号
値の変化点において輝度に段差を生じ、視覚上この差が
見える場合には好ましくない。この様な現象は疑似輪部
として良く知られている。
るやかに生じている画面で、この場合、ディジタル信号
値の変化点において輝度に段差を生じ、視覚上この差が
見える場合には好ましくない。この様な現象は疑似輪部
として良く知られている。
又、ＩＣ化に際し、分解能を増す場合は内部信号処理回
路の増大があるが、一般に、Ａ−Ｄ変換器の増大の割合
に比較すると、それ程大きいものではない。−例として
、７ビツトを８ビツトに上げる場合には、Ａ−Ｄ変換器
部の増加が２倍になるのに対し、内部処理回路の増加は
８／７〜（８／７）２倍程度である。なお、（８／７）
２倍となるのは、掛算処理が行われる部分である。
路の増大があるが、一般に、Ａ−Ｄ変換器の増大の割合
に比較すると、それ程大きいものではない。−例として
、７ビツトを８ビツトに上げる場合には、Ａ−Ｄ変換器
部の増加が２倍になるのに対し、内部処理回路の増加は
８／７〜（８／７）２倍程度である。なお、（８／７）
２倍となるのは、掛算処理が行われる部分である。
このように、従来の映像信号処理装置は、分解能を増加
するために、Ａ−Ｄ変換器部のベレット面積が増大する
という問題点がある。
するために、Ａ−Ｄ変換器部のベレット面積が増大する
という問題点がある。
本発明のディジタル映像信号処理装置は、所定の電圧範
囲を有する第１の基準電位で入力されるアナログ映像信
号をディジタル変換し第１のディジタル映像信号を出力
する第１のＡ−Ｄ変換器と、前記第１の基準電位より狭
い電圧範囲を有し入力されるレンジ補正信号で上限値及
び下限値が補正される第２の基準電位で前記アナログ映
像信号をディジタル変換して第２のディジタル映像信号
を出力する第２のＡ−Ｄ変換器と、前記第１及び第２の
ディジタル映像信号を演算処理して前記第１のディジタ
ル映像信号より高い分解能の補正映像信号を出力する演
算器と、前記補正映像信号に所定の遅延を与えアナログ
電圧に変換して前記レンジ補正信号を出力する補正信号
発生回路とを含んで構成される。
囲を有する第１の基準電位で入力されるアナログ映像信
号をディジタル変換し第１のディジタル映像信号を出力
する第１のＡ−Ｄ変換器と、前記第１の基準電位より狭
い電圧範囲を有し入力されるレンジ補正信号で上限値及
び下限値が補正される第２の基準電位で前記アナログ映
像信号をディジタル変換して第２のディジタル映像信号
を出力する第２のＡ−Ｄ変換器と、前記第１及び第２の
ディジタル映像信号を演算処理して前記第１のディジタ
ル映像信号より高い分解能の補正映像信号を出力する演
算器と、前記補正映像信号に所定の遅延を与えアナログ
電圧に変換して前記レンジ補正信号を出力する補正信号
発生回路とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例のブロック図である。
第１図に示すように、第１の実施例は所定の上限値及び
下限値を有する第１の基準電位Ｓｖｌを発生する第１の
基準電位発生源１と、入力端子９からのアナログ映像信
号ＰＡを基準電位ＳＶ１により所定の分解能でディジタ
ル変換し第１のディジタル映像信号ＰＤ、を出力する第
１のＡ−Ｄ変換器２と、基準電位ＳＶ、より上限値と下
限値の間の幅が狭い所定電位の基準電位を生成し、入力
されるレンジ補正信号ＲＶの電圧値と連動することによ
り生成しな基準電位の上限値及び下限値が補正される第
２の基準電位Ｓ・■２を発生する第２の基準電位発生源
３と、基準電位Ｓ■２にしたがって入力されるアナログ
映像信号ＰＡを所定の分解能でディジタル変換して第２
のディジタル映像信号ＰＤ２を出力する第２のＡ−Ｄ変
換器４と、ディジタル映像信号ＰＤＩとＰＤ２とを演算
処理してディジタル映像信号ＰＤ、より高い分解能の補
正映像信号ＰＣを出力する演算器５と、補正映像信号Ｐ
Ｃを所定の値遅延した後、アナログ変換してレンジ補正
信号ＲＶを出力する補正信号発生回路６とを含む。
下限値を有する第１の基準電位Ｓｖｌを発生する第１の
基準電位発生源１と、入力端子９からのアナログ映像信
号ＰＡを基準電位ＳＶ１により所定の分解能でディジタ
ル変換し第１のディジタル映像信号ＰＤ、を出力する第
１のＡ−Ｄ変換器２と、基準電位ＳＶ、より上限値と下
限値の間の幅が狭い所定電位の基準電位を生成し、入力
されるレンジ補正信号ＲＶの電圧値と連動することによ
り生成しな基準電位の上限値及び下限値が補正される第
２の基準電位Ｓ・■２を発生する第２の基準電位発生源
３と、基準電位Ｓ■２にしたがって入力されるアナログ
映像信号ＰＡを所定の分解能でディジタル変換して第２
のディジタル映像信号ＰＤ２を出力する第２のＡ−Ｄ変
換器４と、ディジタル映像信号ＰＤＩとＰＤ２とを演算
処理してディジタル映像信号ＰＤ、より高い分解能の補
正映像信号ＰＣを出力する演算器５と、補正映像信号Ｐ
Ｃを所定の値遅延した後、アナログ変換してレンジ補正
信号ＲＶを出力する補正信号発生回路６とを含む。
又、演算器５はディジタル映像信号ＰＤ、を所定ビット
値シフトするビットシフト回路５１と、ビットシフトさ
れた信号とディジタル映像信号ＰＤ２を加算する加算器
５２とを備え、補正信号発生回路６は入力される補正映
像信号ＰＣを所定量遅延する遅延線７１と丸め回路７２
とを有する遅延回路７とＤ−Ａ変換器８とを備える。
値シフトするビットシフト回路５１と、ビットシフトさ
れた信号とディジタル映像信号ＰＤ２を加算する加算器
５２とを備え、補正信号発生回路６は入力される補正映
像信号ＰＣを所定量遅延する遅延線７１と丸め回路７２
とを有する遅延回路７とＤ−Ａ変換器８とを備える。
以下の説明では、アナログ映像信号ＰＡはＮＴＳＣカラ
ーテレジビジョン方式による信号で、遅延線７１は２Ｈ
（Ｈは映像信号の水平周期）遅延線、Ａ−Ｄ変換器２，
４とＤ−Ａ変換器８は６ビツト、ビットシフト回路５１
のシフト量は３ビツトであり、基準電圧発生源３におけ
る電圧Ｖ、を基準電位ＳＶ＋ のｌ／８ （＝１／２’
）とし、Ｄ−Ａ変換器８からのレンジ補正信号ＲＶの
電圧値はＡ−Ｄ変換器２の入力ダイナミックレンジをカ
バーするものとする。又、Ａ−Ｄ変換器４からのディジ
タル映像信号ＰＤ２は２の補数表示であり、かつアナロ
グ・デジタル変換時に最大値及び最小値をとる際には０
を出力するものとする。
ーテレジビジョン方式による信号で、遅延線７１は２Ｈ
（Ｈは映像信号の水平周期）遅延線、Ａ−Ｄ変換器２，
４とＤ−Ａ変換器８は６ビツト、ビットシフト回路５１
のシフト量は３ビツトであり、基準電圧発生源３におけ
る電圧Ｖ、を基準電位ＳＶ＋ のｌ／８ （＝１／２’
）とし、Ｄ−Ａ変換器８からのレンジ補正信号ＲＶの
電圧値はＡ−Ｄ変換器２の入力ダイナミックレンジをカ
バーするものとする。又、Ａ−Ｄ変換器４からのディジ
タル映像信号ＰＤ２は２の補数表示であり、かつアナロ
グ・デジタル変換時に最大値及び最小値をとる際には０
を出力するものとする。
入力端子９からのアナログ映像信号ＰＡはＡ−Ｄ変換器
２において、変換レンジ内で６ビツトのディジタル映像
信号ＰＤ１に変換される。
２において、変換レンジ内で６ビツトのディジタル映像
信号ＰＤ１に変換される。
一方、Ｄ−Ａ変換器８からは、この時から２Ｈ前のアナ
ログ映像信号を補正した補正映像信号ＰＣから生成され
たレンジ補正信号ＲＶが出力されている。
ログ映像信号を補正した補正映像信号ＰＣから生成され
たレンジ補正信号ＲＶが出力されている。
第２図は第１図の第１の実施例の動作を説明するための
第１及び第２のＡ−Ｄ変換器の入力対出力の特性図であ
る。
第１及び第２のＡ−Ｄ変換器の入力対出力の特性図であ
る。
第２図において、アナログ映像信号ＰＡの電圧値を■、
としそれに対応するレンジ補正信号ＲＶの電圧値を■２
とすると、基準電位Ｓ■２の電圧範囲は■２±Ｖ、／２
になる。従って、Ａ−Ｄ変換器４のディジタル映像信号
ＰＤ２はＶ、＝ＶいのときＯとなり、演算器５からの補
正映像信号ＰＣはディジタル映像信号ＰＤ、を３ビツト
シフトした値になり、Ｖｐ−Ｖｒ／２≦Ｖ、≦Ｖ、、＋
Ｖ、／２のときは、■いからの１扁位量がディジタル映
像信号ＰＤ２として出力され、演算器５からの補正映像
信号ＰＣはこの値がビットシフトされたディジタル映像
信号ＰＤ、に加算補正されて出力される。第２図におけ
る補正映像信号ＰＣの電圧値は２３ｘ＋ｙ （ｘはディ
ジタル映像信号ＰＤｓ ＋ 、）’はディジタル映像信
号ＰＤ２の電圧値〉となる。
としそれに対応するレンジ補正信号ＲＶの電圧値を■２
とすると、基準電位Ｓ■２の電圧範囲は■２±Ｖ、／２
になる。従って、Ａ−Ｄ変換器４のディジタル映像信号
ＰＤ２はＶ、＝ＶいのときＯとなり、演算器５からの補
正映像信号ＰＣはディジタル映像信号ＰＤ、を３ビツト
シフトした値になり、Ｖｐ−Ｖｒ／２≦Ｖ、≦Ｖ、、＋
Ｖ、／２のときは、■いからの１扁位量がディジタル映
像信号ＰＤ２として出力され、演算器５からの補正映像
信号ＰＣはこの値がビットシフトされたディジタル映像
信号ＰＤ、に加算補正されて出力される。第２図におけ
る補正映像信号ＰＣの電圧値は２３ｘ＋ｙ （ｘはディ
ジタル映像信号ＰＤｓ ＋ 、）’はディジタル映像信
号ＰＤ２の電圧値〉となる。
ここで、ディジタル映像信号ＰＤ、の１ビツトに対応す
る電圧値は、ディジタル映像信号ＰＤ２の１ビツトに対
応する電圧値の８倍に設定されているので、見掛上３ビ
ット分解能が上がった形になる。
る電圧値は、ディジタル映像信号ＰＤ２の１ビツトに対
応する電圧値の８倍に設定されているので、見掛上３ビ
ット分解能が上がった形になる。
このように、２Ｈ前のディジタル映像信号の電圧値との
相関に大きな変化がない範囲においては、上述したよう
に、６ビツトのＡ−Ｄ変換器２個で９ビツト相当のアナ
ログ・ディジタル変換を行わせることができる。但し、
Ｖ、＜Ｖｐ−Ｖ。
相関に大きな変化がない範囲においては、上述したよう
に、６ビツトのＡ−Ｄ変換器２個で９ビツト相当のアナ
ログ・ディジタル変換を行わせることができる。但し、
Ｖ、＜Ｖｐ−Ｖ。
／２及びＶ、）Ｖ、 十Ｖ、／２となった場合は、Ａ−
Ｄ変換器２のみでアナログ・ディジタル変換されるため
、分解能は６ビツトになる。
Ｄ変換器２のみでアナログ・ディジタル変換されるため
、分解能は６ビツトになる。
しかしながら、この場合の画面は映像信号が大きく変化
する部分であるので、通常、人間の目では分解能の差の
判別が困難であり、分解能の低下は実用上無視できる。
する部分であるので、通常、人間の目では分解能の差の
判別が困難であり、分解能の低下は実用上無視できる。
第３図は本発明の第２の実施例の基準電位発生源の回路
図である。
図である。
第３図に示すように、第２の実施例は第１の基準電位発
生源１′と第２の基準電位発生源３′との間の基準電位
の相対比をＩＣ化の際実現し易い値にしたもので、その
比は１：に−ｍとなる。
生源１′と第２の基準電位発生源３′との間の基準電位
の相対比をＩＣ化の際実現し易い値にしたもので、その
比は１：に−ｍとなる。
第４図は本発明の第３の実施例の演算器のブロック図で
ある。
ある。
第４図に示すように、第３の実施例は３ビツトのビット
シフト回路５１とが加算器５２にメモリ５３と加算器５
４を追加した演算器５′を用いる。
シフト回路５１とが加算器５２にメモリ５３と加算器５
４を追加した演算器５′を用いる。
この場合、第１図に示すＡ−Ｄ変換器２及びＤ−Ａ変換
器８の非直線歪等による補正映像信号ＰＣの誤差を補正
するため、予めディジタル映像信号ＰＤ、に対する校正
値をメモリ５３に格納しておき１、′ディジタル映像信
号ＰＤ２の補正を行うものである。
器８の非直線歪等による補正映像信号ＰＣの誤差を補正
するため、予めディジタル映像信号ＰＤ、に対する校正
値をメモリ５３に格納しておき１、′ディジタル映像信
号ＰＤ２の補正を行うものである。
なお、この場合、補正映像信号ＰＣでメモリ５３の格納
値を参照しても良い。
値を参照しても良い。
第５図及び第６図はそれぞれ本発明の第４及び第５の実
施例の遅延回路のブロック図である。
施例の遅延回路のブロック図である。
遅延回路は一最的には、映像信号の隣接標本化点での電
圧値を得るための回路であり、前述した第１の実施例で
は、ＮＴＳＣカラーテレビジョン方式のアナログ映像信
号のライン間の相関を利用しており、特にクロマＣ成分
を含む２ラインで同じになることを利用している。しか
し、離れた点となるので、一般には、通常の信号処理回
路を利用している。
圧値を得るための回路であり、前述した第１の実施例で
は、ＮＴＳＣカラーテレビジョン方式のアナログ映像信
号のライン間の相関を利用しており、特にクロマＣ成分
を含む２ラインで同じになることを利用している。しか
し、離れた点となるので、一般には、通常の信号処理回
路を利用している。
即ち、第５図に示すように、第４の実施例は遅延回路７
′としてＩＨの遅延線７１′と演算器７３とを備え、Ｉ
Ｈ前の輝度Ｙ及びクロマＣ成分の演算結果からレンジ補
正信号ＲＶ’を生成している。
′としてＩＨの遅延線７１′と演算器７３とを備え、Ｉ
Ｈ前の輝度Ｙ及びクロマＣ成分の演算結果からレンジ補
正信号ＲＶ’を生成している。
又、第６図に示すように、第５の実施例は遅延回路７″
としてフレームメモリ７４を備え、１フレーム前の映像
信号との相関を取っている。なお、第４及び第５の実施
例を組合せても良い。
としてフレームメモリ７４を備え、１フレーム前の映像
信号との相関を取っている。なお、第４及び第５の実施
例を組合せても良い。
このような回路を特別に追加することは、ベレット面積
の増大を生じ、ＩＣ化の際得策ではないが、通常、画像
処理システムにおいては、これらの処理が行われること
が多いので、システムの若干の変更のみで回路を構成す
ることができ、ベレットサイズの増大はそれ程大きいも
のではない。
の増大を生じ、ＩＣ化の際得策ではないが、通常、画像
処理システムにおいては、これらの処理が行われること
が多いので、システムの若干の変更のみで回路を構成す
ることができ、ベレットサイズの増大はそれ程大きいも
のではない。
本発明によれば、９ビツト長の信号を生成するために、
６ビツトのＡ−Ｄ変換器２個と６ビツトのＤ−Ａ変換器
１個の追加で対応できる。前者は、はぼ７ビツトＡ−Ｄ
変換器の大きさであり、後者は、一般には６ビツトＡ−
Ｄ変換器の半分以下のベレット面積で構成できるので、
９とットＡ−Ｄ変換器で構成した場合の１／３以下の面
積で実現可能となる。
６ビツトのＡ−Ｄ変換器２個と６ビツトのＤ−Ａ変換器
１個の追加で対応できる。前者は、はぼ７ビツトＡ−Ｄ
変換器の大きさであり、後者は、一般には６ビツトＡ−
Ｄ変換器の半分以下のベレット面積で構成できるので、
９とットＡ−Ｄ変換器で構成した場合の１／３以下の面
積で実現可能となる。
以上説明したとおり、本実施例では６ビツトのＡ−Ｄ変
換器を２個用い、それぞれのアナログ・ディジタル変換
範囲の比を８：１に設定したが、この値は所望の画質に
応じて選定できる。
換器を２個用い、それぞれのアナログ・ディジタル変換
範囲の比を８：１に設定したが、この値は所望の画質に
応じて選定できる。
以上説明したように本発明の映像信号処理装置は、アナ
ログ映像信号のディジタル信号処理を行うに際し、Ａ−
Ｄ変換器を２個設は両者のダイナミックレンジを所定の
比に設定し、かつダイナミックレンジの狭い方のＡ−Ｄ
変換器の基準電位を映像信号の隣接相関に基づく補正信
号と連動させることにより、補正後のディジタル信号の
分解能を向上することができるので、Ａ−Ｄ変換器部分
のベレット面積を縮小でき製造価格を低下できるという
効果がある。
ログ映像信号のディジタル信号処理を行うに際し、Ａ−
Ｄ変換器を２個設は両者のダイナミックレンジを所定の
比に設定し、かつダイナミックレンジの狭い方のＡ−Ｄ
変換器の基準電位を映像信号の隣接相関に基づく補正信
号と連動させることにより、補正後のディジタル信号の
分解能を向上することができるので、Ａ−Ｄ変換器部分
のベレット面積を縮小でき製造価格を低下できるという
効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図に示す第１の実施例の動作を説明するための第１
及び第２のＡ−Ｄ変換器の入力対出力の特性図、第３図
は本発明の第２の実施例の基準電位発生源の回路図、第
４図は本発明の第３の実施例の演算器のブロック図、第
５図及び第６図はそれぞれ本発明の第４及び第５の実施
例の遅延回路のブロック図、第７図は従来の映像信号処
理装置の一例のブロック図である。 １．１′・・・基準電位発生源、２・・・Ａ−Ｄ変換器
、３，３′・・・基準電位発生源、４・・・Ａ−Ｄ変換
器、５．５′・・・演算器、６・・・補正信号発生回路
、７．７’、７”・・・遅延回路、８・・・Ｄ−Ａ変換
器、９・・・入力端子、２１・・・Ａ−Ｄ変換器、２２
・・・ディジタル信号処理回路、２３・・・Ｄ−Ａ変換
器、５１・・・ビットシフト回路、５２・・・加算器、
５３・・・メモリ、５４・・・加算器、７１．７１’・
・・遅延線、７２・・・丸め回路、７３・・・演算器、
７４・・・フレームメモリ、ＰＡ・・・アナログ映像信
号、ＰＣ・・・補正映像信号、ＰＤ、、ＰＣ２・・・デ
ィジタル映像信号、ＲＶ・・・レンジ補正信号、ｓｖ、
、ｓｖ２・・・基準電位。 アナログＢ吏イ象イ言号 第１ 図 第２図 第３図 第４図 第５図 Ｌ−−＋＋ ＋ −」 第６図
第１図に示す第１の実施例の動作を説明するための第１
及び第２のＡ−Ｄ変換器の入力対出力の特性図、第３図
は本発明の第２の実施例の基準電位発生源の回路図、第
４図は本発明の第３の実施例の演算器のブロック図、第
５図及び第６図はそれぞれ本発明の第４及び第５の実施
例の遅延回路のブロック図、第７図は従来の映像信号処
理装置の一例のブロック図である。 １．１′・・・基準電位発生源、２・・・Ａ−Ｄ変換器
、３，３′・・・基準電位発生源、４・・・Ａ−Ｄ変換
器、５．５′・・・演算器、６・・・補正信号発生回路
、７．７’、７”・・・遅延回路、８・・・Ｄ−Ａ変換
器、９・・・入力端子、２１・・・Ａ−Ｄ変換器、２２
・・・ディジタル信号処理回路、２３・・・Ｄ−Ａ変換
器、５１・・・ビットシフト回路、５２・・・加算器、
５３・・・メモリ、５４・・・加算器、７１．７１’・
・・遅延線、７２・・・丸め回路、７３・・・演算器、
７４・・・フレームメモリ、ＰＡ・・・アナログ映像信
号、ＰＣ・・・補正映像信号、ＰＤ、、ＰＣ２・・・デ
ィジタル映像信号、ＲＶ・・・レンジ補正信号、ｓｖ、
、ｓｖ２・・・基準電位。 アナログＢ吏イ象イ言号 第１ 図 第２図 第３図 第４図 第５図 Ｌ−−＋＋ ＋ −」 第６図
Claims (1)
- 所定の電圧範囲を有する第１の基準電位で入力されるア
ナログ映像信号をディジタル変換し第１のディジタル映
像信号を出力する第１のＡ−Ｄ変換器と、前記第１の基
準電位より狭い電圧範囲を有し入力されるレンジ補正信
号で上限値及び下限値が補正される第２の基準電位で前
記アナログ映像信号をディジタル変換して第２のディジ
タル映像信号を出力する第２のＡ−Ｄ変換器と、前記第
１及び第２のディジタル映像信号を演算処理して前記第
１のディジタル映像信号より高い分解能の補正映像信号
を出力する演算器と、前記補正映像信号に所定の遅延を
与えアナログ電圧に変換して前記レンジ補正信号を出力
する補正信号発生回路とを含むことを特徴とする映像信
号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210226A JPS6365719A (ja) | 1986-09-05 | 1986-09-05 | 映像信号処理装置 |
| US07/093,834 US4768015A (en) | 1986-09-05 | 1987-09-08 | A/D converter for video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210226A JPS6365719A (ja) | 1986-09-05 | 1986-09-05 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6365719A true JPS6365719A (ja) | 1988-03-24 |
| JPH0572136B2 JPH0572136B2 (ja) | 1993-10-08 |
Family
ID=16585874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210226A Granted JPS6365719A (ja) | 1986-09-05 | 1986-09-05 | 映像信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4768015A (ja) |
| JP (1) | JPS6365719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335019A (en) * | 1993-01-14 | 1994-08-02 | Sony Electronics, Inc. | Digital video data quantization error detection as applied to intelligent dynamic companding |
| US5357278A (en) * | 1993-01-14 | 1994-10-18 | Sony Electronics, Inc. | Integrated linear/non-linear static and controllable dynamic companding |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918449A (en) * | 1989-02-13 | 1990-04-17 | National Semiconductor Corporation | Multistep flash analog to digital converter with voltage estimator |
| JP3091084B2 (ja) * | 1994-06-22 | 2000-09-25 | シャープ株式会社 | 信号処理回路 |
| JPH0830249A (ja) * | 1994-07-11 | 1996-02-02 | Rohm Co Ltd | 高速画像濃度変換装置 |
| US7027102B2 (en) * | 2001-02-08 | 2006-04-11 | Frank Sacca | Software decoding of composite video without a phase-locked loop |
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-
1986
- 1986-09-05 JP JP61210226A patent/JPS6365719A/ja active Granted
-
1987
- 1987-09-08 US US07/093,834 patent/US4768015A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572136B2 (ja) | 1993-10-08 |
| US4768015A (en) | 1988-08-30 |
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