JP3634575B2 - デジタル画像補正装置及びディスプレイ装置 - Google Patents
デジタル画像補正装置及びディスプレイ装置 Download PDFInfo
- Publication number
- JP3634575B2 JP3634575B2 JP18867397A JP18867397A JP3634575B2 JP 3634575 B2 JP3634575 B2 JP 3634575B2 JP 18867397 A JP18867397 A JP 18867397A JP 18867397 A JP18867397 A JP 18867397A JP 3634575 B2 JP3634575 B2 JP 3634575B2
- Authority
- JP
- Japan
- Prior art keywords
- correction
- circuit
- data
- bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003702 image correction Methods 0.000 title claims description 78
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 16
- 230000007423 decrease Effects 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 22
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 239000003086 colorant Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 101100350628 Arabidopsis thaliana PLL3 gene Proteins 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/12—Picture reproducers
- H04N9/16—Picture reproducers using cathode ray tubes
- H04N9/28—Arrangements for convergence or focusing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/73—Colour balance circuits, e.g. white balance circuits or colour temperature control
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＲＴを用いたテレビジョン受像機等のディスプレイ装置に係わり、特に、画面上でのコンバーゼンス及び図形歪み等を補正するデジタル画像補正装置及びこのデジタル画像補正装置を備えるディスプレイ装置に関するものである。
【０００２】
【従来の技術】
図１１は、例えば特開平７−２８８８３０号公報に示された従来のデジタル画像補正装置の構成例を示すブロック図である。このデジタル画像補正装置は、水平ブランキングパルスが入力される入力端子１と、垂直ブランキングパルスが入力される入力端子２と、入力端子１，２に接続されたフェーズロックドループ３（ＰＬＬ）及びフィールド判別回路７と、ＰＬＬ３から基準クロックを与えられる分周カウンタ４と、入力端子２に接続され、分周カウンタ４からシステムクロックを与えられるＨアドレスカウンタ５とを備えている。
【０００３】
このデジタル画像補正装置は、また、Ｈアドレスカウンタ５に接続されたメモリ６と、メモリ６に接続されたラッチ回路８と、メモリ６及びラッチ回路８に接続された平均演算回路９と、メモリ６、平均演算回路９及びフィールド判別回路７に接続された切替回路１０とを備えている。
【０００４】
このデジタル画像補正装置は、また、切替回路１０に接続されたラッチ回路１１と、ラッチ回路１１に接続されたデジタル／アナログ変換器１２（Ｄ／Ａ変換器；ＤＡＣ）と、Ｄ／Ａ変換器１２に接続されたローパスフィルタ１３（ＬＰＦ）と、ＬＰＦ１３に接続された増幅器１４（ＡＭＰ）と、増幅器１４に接続されたコンバーゼンスヨークコイル１５（ＣＹコイル）とを備えている。
【０００５】
以下に、このような構成のデジタル画像補正装置の動作を説明する。
【０００６】
予め、図１２（ｂ）に示すような画面上の各点で必要とされるコンバーゼンス補正量をデジタルコンバーゼンス補正データとして、図１２（ａ）に示すように１バイト単位でメモリ６（「００００」「０００１」‥‥；アドレス）に記憶しておく。そして、ＣＲＴにおけるラスタスキャンと同期して、画面上の最初の水平走査線から順次、各点のコンバーゼンス補正データを読出す。読出されたコンバーゼンス補正データは、Ｄ／Ａ変換器１２によりアナログデータに変換された後、ＬＰＦ１３によりデータ間が補間されて連続したコンバーゼンス補正信号となり、増幅器１４により増幅されてＣＹコイル１５を駆動する。
【０００７】
これにより、ＣＲＴでは、ＣＹコイル１５から、画面上の各点のコンバーゼンスを補正するコンバーゼンス補正磁界が発生する。
【０００８】
入力端子１からは、ＣＲＴにおけるラスタスキャンに同期した水平偏向周波数ｆＨの水平ブランキングパルスＨ．ＢＬＫが入力され、入力端子２からは、ＣＲＴにおけるラスタスキャンに同期した垂直偏向周波数ｆＶの垂直ブランキングパルスＶ．ＢＬＫが入力される。
【０００９】
ＰＬＬ３は、水平ブランキングパルスＨ．ＢＬＫが逓倍された基準クロックを生成し、分周カウンタ４は、その基準クロックに同期して水平方向の分周を常に一定に保つシステムクロックをＨアドレスカウンタ５に供給する。
【００１０】
Ｈアドレスカウンタ５は、垂直ブランキングパルスＶ．ＢＬＫを入力されて、水平、垂直の時間的位相に対応した（画面上の位置に対応した）読出アドレスを発生させる。
【００１１】
これにより、画面上のコンバーゼンス補正を必要とする各点（コンバーゼンス補正点）毎に必要とするコンバーゼンス補正量を個別に制御することができ、所望の波形を有するコンバーゼンス補正信号を得ることができる。
【００１２】
フィールド判別回路７は、入力端子１から水平ブランキングパルスＨ．ＢＬＫと、入力端子２から垂直ブランキングパルスＶ．ＢＬＫとが供給される。フィールド判別回路７は、水平ブランキングパルスＨ．ＢＬＫと垂直ブランキングパルスＶ．ＢＬＫとの位相関係から、奇／偶フィールドの判別を行い、この判別結果により切替回路１０を制御する。
【００１３】
切替回路１０は、偶フィールドのときにはＸ側に、奇フィールドのときにはＹ側にそれぞれ閉じる。
【００１４】
一方、メモリ６には、偶フィールドの画面のコンバーゼンス補正点のコンバーゼンス補正データのみ予め記憶されている。メモリ６から読出されたコンバーゼンス補正データは、切替回路１０のＸ側及びラッチ回路８に供給される。
【００１５】
ラッチ回路８では、供給されたコンバーゼンス補正データが１水平周期分遅延される。このラッチ回路８から出力されたコンバーゼンス補正データは、平均演算回路９に供給され、メモリ６から２水平周期分遅れて読出されたコンバーゼンス補正データとの平均値が求められる。
【００１６】
この平均演算回路９に同時に供給されるコンバーゼンス補正データは、以上のことから、偶フィールドの隣合う２つの水平走査線におけるそれぞれのコンバーゼンス補正点でのコンバーゼンス補正データであり、従って、これらの平均のコンバーゼンス補正データが得られる。この平均されたコンバーゼンス補正データは、切替回路１０のＹ側に供給される。
【００１７】
従って、偶フィールドのときには、メモリ６から読出されたコンバーゼンス補正データが、そのまま切替回路１０を通ってラッチ回路１１により順次ラッチされ、奇フィールドのときには、切替回路１０により、平均演算回路９からの平均されたコンバーゼンス補正データが、奇フィールドのコンバーゼンス補正データとして選択され、ラッチ回路１１により順次ラッチされる。
【００１８】
ラッチ回路１１から出力されるコンバーゼンス補正データは、Ｄ／Ａ変換器１２により、アナログのコンバーゼンス補正データに変換され、ＬＰＦ１３によりデータ間が補間されて連続したコンバーゼンス補正信号にされた後、増幅器１４により増幅されてＣＹコイル１５に供給される。
【００１９】
以上のように、従来技術では、奇、偶フィールドの内、偶フィールドのみのコンバーゼンス補正データをメモリ６に記憶しておき、奇フィールドでは、偶フィールドの隣合う２つの水平走査線におけるコンバーゼンス補正点でのコンバーゼンス補正データを平均化してコンバーゼンス補正データを得る構成となっているので、奇、偶フィールド全てのコンバーゼンス補正データを予めメモリ６に記憶しておく場合に比べ、メモリ６を小容量化している。
【００２０】
上述したことは、コンバーゼンス補正以外においても同様であり、図形歪み補正、白バランス及び輝度むら補正並びにフォーカス補正においても、それぞれ、メモリに図形歪み補正データ、白バランス及び輝度むら補正データ並びにフォーカス補正データを記憶させ、それぞれ、コンバーゼンス補正用の磁界発生回路（増幅器１４、ＣＹコイル１５）に代えて、図形歪み補正回路、白バランス及び輝度むら補正回路並びにフォーカス補正回路を設けることにより、それぞれの補正を行うことができる。
【００２１】
【発明が解決しようとする課題】
従来のデジタル画像補正装置は、上述したように、メモリ６を小容量化するための回路が必要である為、回路構成が複雑になり、また、水平走査線数が変更された場合、つまり同期信号の周波数が変更された場合に、補正の精度を確保するために、増加した水平走査線に対応して供給する補正データを記憶させておくメモリ容量に限界がある、等の構成上コスト的に問題があった。
【００２２】
また、補正精度を向上させるにはＤ／Ａ変換器に入力される信号の分解能を上げる必要があるが、この分解能を上げた場合には、より高価なＤ／Ａ変換器が必要になると共に、メモリに記憶されている１補正データ当たりのビット数が増大する為、より高価なメモリが必要になり、デジタル画像補正装置が高価になる問題があった。
【００２３】
本発明は、上述したような事情に鑑みてなされたものであり、メモリ容量を大幅に削減でき、低コストであるデジタル画像補正装置及びディスプレイ装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明に係るデジタル画像補正装置は、ラスタスキャン方式により表示されるＣＲＴの画面上の位置に１対１に対応した画像補正点における画像を補正する為の補正データを、前記画像補正点毎に、１ビットのみで増加又は減少の方向性に関する情報を示すＵＰ／ＤＯＷＮデータとして記憶しているメモリと、前記画面上のラスタスキャンに同期して前記メモリから前記補正データを読出す読出回路と、前記読出し回路が読み出した前記１ビットのみで示される補正データの前記方向性の情報に基づき、（ａ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが増加方向の継続を与える場合には、当該画像補正点における補正信号を単調増加の方向に制御し、（ｂ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが減少方向の継続を与える場合には、当該画像補正点における補正信号を単調減少の方向に制御し、（ｃ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが増加と減少とが交互になることを与える場合には、当該画像補正点における補正信号を現状維持の一定状態に制御する補正信号作成回路と、前記補正信号作成回路が作成した各画像補正点における補正信号に基づき画像を補正する補正回路とを備えることを特徴とする。
【００２５】
【発明の実施の形態】
以下に、本発明を、その実施の形態を示す図面に基づき説明する。
【００２６】
実施の形態１．
図１は、本実施の形態に係るデジタル画像補正装置の構成を示すブロック図である。このデジタル画像補正装置は、水平ブランキングパルスが入力される入力端子１と、垂直ブランキングパルスが入力される入力端子２と、入力端子１，２に接続されたフェーズロックドループ３（ＰＬＬ）及び水平走査線数判別回路１９と、ＰＬＬ３から基準クロックを与えられる分周カウンタ４と、入力端子２に接続され、分周カウンタ４からシステムクロックを与えられるＨアドレスカウンタ５とを備えている。
【００２７】
このデジタル画像補正装置は、また、Ｈアドレスカウンタ５に接続され、ＣＲＴ画面上の各点で必要とされるコンバーゼンス補正量を各点毎に１ビットデータとして記憶しているメモリ１６と、メモリ１６に接続された１ビットラッチ回路１７（１ｂｉｔ−ＬＡＴ）と、１ビットラッチ回路１７に接続された１ビットデジタル／アナログ変換器１８（１ｂｉｔ−ＤＡＣ）と、１ビットデジタル／アナログ変換器１８に接続されたローパスフィルタ１３（ＬＰＦ）と、ＬＰＦ１３に接続された増幅器１４（ＡＭＰ）と、増幅器１４に接続されたコンバーゼンスヨークコイル１５（ＣＹコイル）とを備えている。
【００２８】
以下に、このような構成のデジタル画像補正装置の動作を説明する。
【００２９】
予め、図３（ｂ）に示すようなＣＲＴ画面上の各点で必要とされるコンバーゼンス補正量をデジタルコンバーゼンス補正データとして、図３（ａ）に示すように各点毎に１ビットのＵＰ／ＤＯＷＮデータとしてメモリ１６に記憶しておく（但し、アドレス「００００」「０００１」‥‥毎に１バイト記憶し、アドレス毎の８点をＭＳＢ→ＬＳＢ順に対応させる）。そして、ＣＲＴにおけるラスタスキャンと同期して、ＣＲＴ画面上の最初の水平走査線から順次、各点のコンバーゼンス補正データを１バイト単位で読出す。
【００３０】
読出された１バイト単位のコンバーゼンス補正データは、１ビットラッチ回路１７によりビットシリアルのＵＰ／ＤＯＷＮデータに変換された後、１ビットデジタル／アナログ変換器１８により、ＵＰ／ＤＯＷＮデータからアナログデータに変換される。
【００３１】
１ビットデジタル／アナログ変換器１８により変換されたアナログデータは、ＬＰＦ１３によりデータ間が補間されて連続したコンバーゼンス補正信号となり、増幅器１４により増幅された後、ＣＹコイル１５に供給される。
【００３２】
これにより、ＣＲＴでは、ＣＹコイル１５から、画面上の各点のコンバーゼンスを補正するコンバーゼンス補正磁界が発生する。
【００３３】
このとき、入力端子１からは、ＣＲＴにおけるラスタスキャンに同期した水平偏向周波数ｆＨの水平ブランキングパルスＨ．ＢＬＫが入力され、入力端子２からは、ＣＲＴにおけるラスタスキャンに同期した垂直偏向周波数ｆＶの垂直ブランキングパルスＶ．ＢＬＫが入力される。
【００３４】
ＰＬＬ３は、水平ブランキングパルスＨ．ＢＬＫが逓倍された基準クロックを生成し、分周カウンタ４は、その基準クロックに同期して水平方向の分周を常に一定に保つシステムクロックをＨアドレスカウンタ５に供給する。
【００３５】
Ｈアドレスカウンタ５は、垂直ブランキングパルスＶ．ＢＬＫを入力されて、水平、垂直の時間的位相に対応した（ＣＲＴ画面上の位置に対応した）読出アドレスを発生させる。
【００３６】
水平走査線数判別回路１９は、ＣＲＴ画面に表示すべき映像信号の１フレーム内の水平走査線数を判別し、メモリ１６に供給する読出アドレスの出力を制御する。つまり、同期信号の周波数が変更されることにより１フレーム内の水平走査線数の密度が変化するので、メモリ１６に記憶させてある、例えば１フレーム内の（標準）水平走査線数５２５本に対応するコンバーゼンス補正データに対して、判別した水平走査線数が例えば７５０本であれば、メモリ１６内のコンバーゼンス補正データの内、平均的に分散させた２２５本分については２回繰り返し読出すように制御する。また、判別した水平走査線数が例えば４００本であれば、平均的に分散させた１２５本分については間引いて読出すように制御する。
【００３７】
図２は、１ビットラッチ回路１７の構成例を示すブロック図である。この１ビットラッチ回路１７は、メモリ１６から読出された１バイト単位のコンバーゼンス補正データを、システムクロックに同期してラッチするラッチ回路２０と、ラッチ回路２０がラッチした１バイト単位のコンバーゼンス補正データを、システムクロックに同期して、ビットシリアルデータに変換するシフトレジスタ２１とを備えている。
【００３８】
このような構成の１ビットラッチ回路１７では、ラッチ回路２０が、メモリ１６から読出された１バイト単位のコンバーゼンス補正データを、システムクロックに同期してラッチする。そして、ラッチ回路２０がラッチした１バイト単位のコンバーゼンス補正データを、シフトレジスタ２１が、システムクロックに同期してシフトし出力することにより、ビットシリアルデータに変換する。
【００３９】
図４は、１ビットデジタル／アナログ変換器１８の構成例を示すブロック図である。この１ビットデジタル／アナログ変換器１８は、システムクロックが入力され、互いに逆位相である位相ゲート信号ＧＡＴＥ１，ＧＡＴＥ２を出力するフリップフロップ２２と、位相ゲート信号ＧＡＴＥ１及びシステムクロックが入力され、タイミング信号ＣＬＫ１を出力するＮＯＲゲート２３と、位相ゲート信号ＧＡＴＥ２及びシステムクロックが入力され、タイミング信号ＣＬＫ２を出力するＮＯＲゲート２４と、タイミング信号ＣＬＫ１により１ビットラッチ回路１７からのビットシリアルデータをラッチするフリップフロップ２５と、タイミング信号ＣＬＫ２により１ビットラッチ回路１７からのビットシリアルデータをラッチし反転出力するフリップフロップ２６とを備えている。
【００４０】
この１ビットデジタル／アナログ変換器１８は、また、フリップフロップ２５がラッチし加算（ＵＰ）信号として出力した信号を反転入力とし、フリップフロップ２６がラッチし減算（ＤＯＷＮ）信号として出力した信号を非反転入力とするオペアンプを有し、減算（ＤＯＷＮ）信号がＨレベルの間はＨレベルになり、加算（ＵＰ）信号がＨレベルの間はＬレベルになるＵＰ／ＤＯＷＮ信号を出力する加減算回路２７と、加減算回路２７が出力したＵＰ／ＤＯＷＮ信号を反転入力として作動するオペアンプを有し、ＵＰ／ＤＯＷＮ信号がＨレベルの間は電圧レベルが低下し、ＵＰ／ＤＯＷＮ信号がＬレベルの間は電圧レベルが上昇するアナログ信号を出力する積分回路２８とを備えている。
【００４１】
図５は、上述したビットシリアルデータ（ａ）、システムクロック（ｂ）、位相ゲート信号ＧＡＴＥ１（ｃ）、位相ゲート信号ＧＡＴＥ２（ｄ）、タイミング信号ＣＬＫ１（ｅ）、タイミング信号ＣＬＫ２（ｆ）、加算（ＵＰ）信号（ｇ）、減算（ＤＯＷＮ）信号（ｈ）、ＵＰ／ＤＯＷＮ信号（ｉ）及び積分回路２８が出力するアナログ出力信号（ｊ）の関係の例を示したタイミングチャートである。以下に、このタイミングチャートを参照しながら、１ビットデジタル／アナログ変換器１８の動作を説明する。
【００４２】
フリップフロップ２２は、システムクロック（ｂ）を与えられて、システムクロックの２倍周期を有し、互いに逆位相である位相ゲート信号ＧＡＴＥ１（ｃ），ＧＡＴＥ２（ｄ）を出力する。
【００４３】
ＮＯＲゲート２３，２４は、パルス幅がシステムクロックと同じで互いに半周期（＝システムクロックの１周期）ずれているタイミング信号ＣＬＫ１（ｅ），ＣＬＫ２（ｆ）を出力する。
【００４４】
フリップフロップ２５，２６は、タイミング信号ＣＬＫ１（ｅ），ＣＬＫ２（ｆ）により１ビットラッチ回路１７からのシリアルデータ（ａ）の隣合う１ビットをそれぞれラッチする。
【００４５】
ここで、シリアルデータ（ａ）の隣合う１ビットデータの可能な組合わせ（連係パターン）は、「１１」、「００」、「１０」及び「０１」である。
【００４６】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「１１」のとき、加算（ＵＰ）信号（ｇ）は「１」、減算（ＤＯＷＮ）信号（ｈ）は「０」となり、加減算回路２７は、「−１レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は上昇する。
【００４７】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「００」のとき、加算（ＵＰ）信号（ｇ）は「０」、減算（ＤＯＷＮ）信号（ｈ）は「１」となり、加減算回路２７は、「＋１レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は低下する。
【００４８】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「１０」のとき、加算（ＵＰ）信号（ｇ）は「１」、減算（ＤＯＷＮ）信号（ｈ）は「１」となり、加減算回路２７は、「０レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は変化しない。
【００４９】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「０１」のとき、加算（ＵＰ）信号（ｇ）は「０」、減算（ＤＯＷＮ）信号（ｈ）は「０」となり、加減算回路２７は、「０レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は変化しない。
【００５０】
従って、１ビットラッチ回路１７からのシリアルデータ（ａ）の隣合う１ビットデータの組合わせ（連係パターン）により、コンバーゼンス補正点のコンバーゼンス補正量（隣合うコンバーゼンス補正点における補正量の変化は、１ビットにより表現できる）を決めることができる。
【００５１】
以上のように、ＣＲＴ画面上の位置に１対１に対応したコンバーゼンス補正点で必要とされるコンバーゼンス補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、コンバーゼンス補正点それぞれにおいて所望の波形レベルを有するコンバーゼンス補正信号を生成する為に、奇、偶フィールド全てのコンバーゼンス補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００５２】
実施の形態２．
図６は、第１，３，６，７，８発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。このデジタル画像補正装置は、図形歪みを補正する為のデジタル画像補正装置であり、図１に示したブロック図において、ＬＰＦ１３、増幅器１４及びＣＹコイル１５を取り除き、１ビットデジタル／アナログ変換器１８が出力するアナログ出力信号を、直接、図形歪みを補正する為の偏向制御ユニット２９（ＤＥＦＬ）の制御端子に与える構成である。メモリ１６には、ＣＲＴ画面上の各点で必要とされる図形歪み補正量を各点毎に１ビットデータとして記憶している。
【００５３】
このようなデジタル画像補正装置では、ＣＲＴ画面上の位置に１対１に対応した補正点における図形歪み補正データをメモリ１６から読出し、偏向制御ユニット２９に与える。偏向制御ユニット２９は、与えられた補正点毎の図形歪み補正データに基づき、偏向コイルに流れる電流を制御することにより、図７（ａ）に示すような無補正状態のラスタ形状を、図７（ｂ）に示すようにダイナミックに補正する。
【００５４】
その他の構成及び動作については、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様であるので、説明を省略する。
【００５５】
以上のように、ＣＲＴ画面上の位置に１対１に対応した図形歪み補正点で必要とされる図形歪み補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、図形歪み補正点それぞれにおいて所望の波形レベルを有する図形歪み補正信号を生成する為に、奇、偶フィールド全ての図形歪み補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００５６】
実施の形態３．
図８は、第１，４，６，７，８発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。このデジタル画像補正装置は、白バランス及び輝度むらを補正する為のデジタル画像補正装置であり、図１に示したブロック図において、ＬＰＦ１３、増幅器１４及びＣＹコイル１５を取り除き、１ビットデジタル／アナログ変換器１８が出力するアナログ出力信号を、直接、白バランス及び輝度むらを補正する為のビデオ補正ユニット３０（ＶＩＤＥＯ）の制御端子に与える構成である。メモリ１６には、ＣＲＴ画面上の各点で必要とされる白バランス及び輝度むらの補正量を各点毎に１ビットデータとして記憶している。
【００５７】
このようなデジタル画像補正装置では、ＣＲＴ画面上の各点における、赤、緑、青の３原色それぞれの輝度及びコントラストを、ＣＲＴ画面上の位置に１対１に対応した補正点における、赤、緑、青の３原色それぞれの輝度及びコントラストの補正データをメモリ１６から読出し、ビデオ補正ユニット３０に与える。ビデオ補正ユニット３０は、与えられた補正点毎の赤、緑、青の３原色それぞれの輝度及びコントラストの補正データに基づき、ＣＲＴ画面上の各点における、赤、緑、青の３原色それぞれの輝度及びコントラストをダイナミックに補正する。 その他の構成及び動作については、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様であるので、説明を省略する。
【００５８】
以上のように、ＣＲＴ画面上の位置に１対１に対応した白バランス及び輝度むら補正点で必要とされる白バランス及び輝度むら補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、白バランス及び輝度むら補正点それぞれにおいて所望の波形レベルを有する白バランス及び輝度むら補正信号を生成する為に、奇、偶フィールド全ての白バランス及び輝度むら補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００５９】
実施の形態４．
図９は、第１，５，６，７，８発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。このデジタル画像補正装置は、フォーカス（フォーカスコイルに流れる電流）を補正する為のデジタル画像補正装置であり、図１に示したブロック図において、増幅器１４をフォーカスコイル駆動増幅器３１に、ＣＹコイル１５をフォーカスコイル３２に置き換えた構成である。メモリ１６には、ＣＲＴ画面上の各点で必要とされるフォーカス補正量を各点毎に１ビットデータとして記憶している。
【００６０】
このようなデジタル画像補正装置では、ＣＲＴ画面上の位置に１対１に対応した補正点におけるフォーカスの補正データをメモリ１６から読出す。
【００６１】
読出された１バイト単位のフォーカスの補正データは、１ビットラッチ回路１７によりビットシリアルデータに変換された後、１ビットデジタル／アナログ変換器１８により、ＵＰ／ＤＯＷＮデータからアナログデータに変換される。
【００６２】
１ビットデジタル／アナログ変換器１８により変換されたアナログデータは、ＬＰＦ１３によりデータ間が補間されて連続したフォーカス補正信号となり、フォーカスコイル駆動増幅器３１により増幅された後、フォーカスコイル３２に供給される。
【００６３】
これにより、ＣＲＴでは、フォーカスコイル３２から、画面上の各点のフォーカスを補正するフォーカス補正磁界が発生し、ＣＲＴ画面上の各点におけるフォーカス（フォーカスコイルに流れる電流）を補正する。
【００６４】
その他の構成及び動作については、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様であるので、説明を省略する。
【００６５】
以上のように、ＣＲＴ画面上の位置に１対１に対応したフォーカス補正点で必要とされるフォーカス補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、フォーカス補正点それぞれにおいて所望の波形レベルを有するフォーカス補正信号を生成する為に、奇、偶フィールド全てのフォーカス補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００６６】
実施の形態５．
図１０は、第９発明に係るディスプレイ装置の実施の形態の構成を示すブロック図である。このディスプレイ装置は、カラーテレビジョン受像機であり、アンテナ４１により受信されたカラーテレビジョン電波は、チューナ４２により選択増幅されると共に、中間周波信号に変換され、映像中間周波増幅・検波回路４３へ送られる。中間周波信号は、映像中間周波増幅・検波回路４３で増幅され、カラーテレビジョン信号と音声中間周波信号とに分離される。音声中間周波信号は、音声中間周波増幅回路３８で増幅された後、音声検波増幅回路３９により音声信号が検波増幅され、スピーカ４０から出力される。
【００６７】
カラーテレビジョン信号は、映像増幅回路３３で増幅された後、搬送色信号Ｃ及び輝度信号Ｙに分離され、搬送色信号Ｃは色信号再生回路３４へ送られ、輝度信号Ｙは輝度信号増幅回路３５及び同期・偏向回路３６へ送られる。色信号再生回路３４では、搬送色信号Ｃから色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙが再生出力される。色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙは、輝度信号増幅回路３５で増幅された輝度信号Ｙがそれぞれ加算されて、色信号Ｒ，Ｇ，Ｂとなって、ＣＲＴ４４へ入力される。ＣＲＴ４４では、色信号Ｒ，Ｇ，Ｂは、それぞれの強さに応じた電子ビームとなる。
【００６８】
また、同期・偏向回路３６は、水平ブランキングパルスＨ．ＢＬＫと垂直ブランキングパルスＶ．ＢＬＫとをデジタル画像補正装置３７へ与える。その他の構成及び動作は、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様なので、説明を省略する。
【００６９】
以上のように、低部品コストのデジタル画像補正装置３７を使用するので、安価なディスプレイ装置を実現することができる。
【００７０】
【発明の効果】
請求項１の発明に係るデジタル画像補正装置によれば、画像補正点毎に１ビットの補正データを記憶するだけで画像補正を行うことができる。従って、画像補正の精度を低下させることなく、メモリ容量を大幅に削減することができ、メモリの小容量化の為の回路が不要となる為、画像補正を行うデジタル画像補正装置を低コストで提供することができる。
【００７１】
第２発明に係るデジタル画像補正装置によれば、従来、複数ビット幅のメモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量及びアドレスを１／ビット幅と大幅に削減できる。従って、メモリの容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００７２】
請求項２の発明に係るデジタル画像補正装置によれば、補正信号作成回路は、タイミング信号作成回路が、システムクロックから、シフトレジスタが出力したビットシリアルデータの隣合う１ビットデータをそれぞれラッチする為の２つのタイミング信号を作成する。２つのラッチ回路は、タイミング信号作成回路が作成したタイミング信号により、隣合う１ビットデータをそれぞれラッチする。昇降圧信号出力回路は、２つのラッチ回路がそれぞれラッチした隣合う１ビットデータの関係に基づき、補正信号電圧を昇圧、降圧又は保持する為の電圧信号を出力する。積分回路は、昇降圧信号出力回路が出力した電圧信号を積分することにより補正信号電圧を昇圧、降圧又は保持して出力する。
【００７３】
これにより、ビットシリアルデータから、必要とする補正信号電圧を得ることができ、従来、複数ビット幅のメモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅と大幅に削減できる。従って、メモリの容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００７４】
請求項３の発明に係るデジタル画像補正装置によれば、読出回路は、水平走査線数判別回路が判別した水平走査線数と、メモリが記憶している１フレーム当たりの水平走査線数との関係に基づき、判別した水平走査線数の各水平走査線に対応する補正データを、メモリから重複すること又は間引くことにより読出す。
【００７５】
これにより、同期信号の周波数が変更されて、水平走査線数が増加したときでも、増加した水平走査線数に対応する補正データを供給でき、補正の精度を確保することができる。
【００７６】
請求項４の発明に係るディスプレイ装置によれば、請求項１〜８の何れかに記載されたデジタル画像補正装置を備えているので、安価なディスプレイ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図２】１ビットラッチ回路の構成例を示すブロック図である。
【図３】本発明に係るデジタル画像補正装置の、ＣＲＴ画面上の各点におけるコンバーゼンス補正データを説明する為の説明図である。
【図４】１ビットデジタル／アナログ変換器の構成例を示すブロック図である。
【図５】本発明に係るデジタル画像補正装置の各部における信号の関係例を示したタイミングチャートである。
【図６】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図７】図６に示したデジタル画像補正装置の動作を説明する為の説明図である。
【図８】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図９】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図１０】本発明に係るディスプレイ装置の実施の形態の構成を示すブロック図である。
【図１１】従来のデジタル画像補正装置の構成例を示すブロック図である。
【図１２】従来のデジタル画像補正装置の、ＣＲＴ画面上の各点におけるコンバーゼンス補正データを説明する為の説明図である。
【符号の説明】
１，２ 入力端子、３ フェーズロックドループ（ＰＬＬ；読出回路）、
４ 分周カウンタ（読出回路）、５ Ｈアドレスカウンタ（読出回路）、
１３ ローパスフィルタ（ＬＰＦ；補正信号作成回路）、１４ 増幅器（補正磁界発生回路）、１５ コンバーゼンスヨークコイル（補正磁界発生回路）、
１６ メモリ、１７ １ビットラッチ回路（補正信号作成回路）、１８ １ビットデジタル／アナログ変換器（１ビットＤ／Ａ変換器；補正信号作成回路）、１９ 水平走査線数判別回路、２０ ラッチ回路（補正信号作成回路）、２１ シフトレジスタ（補正信号作成回路）、２２ フリップフロップ（タイミング信号作成回路）、２３，２４ ＮＯＲゲート（タイミング信号作成回路）、２５，２６ フリップフロップ（ラッチ回路）、２７ 加減算回路（昇降圧信号出力回路）、２８ 積分回路（補正信号作成回路）、２９ 偏向制御ユニット（補正磁界発生回路）、３０ ビデオ補正ユニット、３１ フォーカスコイル駆動増幅器、３２ フォーカスコイル（補正磁界発生回路）、３６ 同期・偏向回路、３７ デジタル画像補正装置。
【発明の属する技術分野】
本発明は、ＣＲＴを用いたテレビジョン受像機等のディスプレイ装置に係わり、特に、画面上でのコンバーゼンス及び図形歪み等を補正するデジタル画像補正装置及びこのデジタル画像補正装置を備えるディスプレイ装置に関するものである。
【０００２】
【従来の技術】
図１１は、例えば特開平７−２８８８３０号公報に示された従来のデジタル画像補正装置の構成例を示すブロック図である。このデジタル画像補正装置は、水平ブランキングパルスが入力される入力端子１と、垂直ブランキングパルスが入力される入力端子２と、入力端子１，２に接続されたフェーズロックドループ３（ＰＬＬ）及びフィールド判別回路７と、ＰＬＬ３から基準クロックを与えられる分周カウンタ４と、入力端子２に接続され、分周カウンタ４からシステムクロックを与えられるＨアドレスカウンタ５とを備えている。
【０００３】
このデジタル画像補正装置は、また、Ｈアドレスカウンタ５に接続されたメモリ６と、メモリ６に接続されたラッチ回路８と、メモリ６及びラッチ回路８に接続された平均演算回路９と、メモリ６、平均演算回路９及びフィールド判別回路７に接続された切替回路１０とを備えている。
【０００４】
このデジタル画像補正装置は、また、切替回路１０に接続されたラッチ回路１１と、ラッチ回路１１に接続されたデジタル／アナログ変換器１２（Ｄ／Ａ変換器；ＤＡＣ）と、Ｄ／Ａ変換器１２に接続されたローパスフィルタ１３（ＬＰＦ）と、ＬＰＦ１３に接続された増幅器１４（ＡＭＰ）と、増幅器１４に接続されたコンバーゼンスヨークコイル１５（ＣＹコイル）とを備えている。
【０００５】
以下に、このような構成のデジタル画像補正装置の動作を説明する。
【０００６】
予め、図１２（ｂ）に示すような画面上の各点で必要とされるコンバーゼンス補正量をデジタルコンバーゼンス補正データとして、図１２（ａ）に示すように１バイト単位でメモリ６（「００００」「０００１」‥‥；アドレス）に記憶しておく。そして、ＣＲＴにおけるラスタスキャンと同期して、画面上の最初の水平走査線から順次、各点のコンバーゼンス補正データを読出す。読出されたコンバーゼンス補正データは、Ｄ／Ａ変換器１２によりアナログデータに変換された後、ＬＰＦ１３によりデータ間が補間されて連続したコンバーゼンス補正信号となり、増幅器１４により増幅されてＣＹコイル１５を駆動する。
【０００７】
これにより、ＣＲＴでは、ＣＹコイル１５から、画面上の各点のコンバーゼンスを補正するコンバーゼンス補正磁界が発生する。
【０００８】
入力端子１からは、ＣＲＴにおけるラスタスキャンに同期した水平偏向周波数ｆＨの水平ブランキングパルスＨ．ＢＬＫが入力され、入力端子２からは、ＣＲＴにおけるラスタスキャンに同期した垂直偏向周波数ｆＶの垂直ブランキングパルスＶ．ＢＬＫが入力される。
【０００９】
ＰＬＬ３は、水平ブランキングパルスＨ．ＢＬＫが逓倍された基準クロックを生成し、分周カウンタ４は、その基準クロックに同期して水平方向の分周を常に一定に保つシステムクロックをＨアドレスカウンタ５に供給する。
【００１０】
Ｈアドレスカウンタ５は、垂直ブランキングパルスＶ．ＢＬＫを入力されて、水平、垂直の時間的位相に対応した（画面上の位置に対応した）読出アドレスを発生させる。
【００１１】
これにより、画面上のコンバーゼンス補正を必要とする各点（コンバーゼンス補正点）毎に必要とするコンバーゼンス補正量を個別に制御することができ、所望の波形を有するコンバーゼンス補正信号を得ることができる。
【００１２】
フィールド判別回路７は、入力端子１から水平ブランキングパルスＨ．ＢＬＫと、入力端子２から垂直ブランキングパルスＶ．ＢＬＫとが供給される。フィールド判別回路７は、水平ブランキングパルスＨ．ＢＬＫと垂直ブランキングパルスＶ．ＢＬＫとの位相関係から、奇／偶フィールドの判別を行い、この判別結果により切替回路１０を制御する。
【００１３】
切替回路１０は、偶フィールドのときにはＸ側に、奇フィールドのときにはＹ側にそれぞれ閉じる。
【００１４】
一方、メモリ６には、偶フィールドの画面のコンバーゼンス補正点のコンバーゼンス補正データのみ予め記憶されている。メモリ６から読出されたコンバーゼンス補正データは、切替回路１０のＸ側及びラッチ回路８に供給される。
【００１５】
ラッチ回路８では、供給されたコンバーゼンス補正データが１水平周期分遅延される。このラッチ回路８から出力されたコンバーゼンス補正データは、平均演算回路９に供給され、メモリ６から２水平周期分遅れて読出されたコンバーゼンス補正データとの平均値が求められる。
【００１６】
この平均演算回路９に同時に供給されるコンバーゼンス補正データは、以上のことから、偶フィールドの隣合う２つの水平走査線におけるそれぞれのコンバーゼンス補正点でのコンバーゼンス補正データであり、従って、これらの平均のコンバーゼンス補正データが得られる。この平均されたコンバーゼンス補正データは、切替回路１０のＹ側に供給される。
【００１７】
従って、偶フィールドのときには、メモリ６から読出されたコンバーゼンス補正データが、そのまま切替回路１０を通ってラッチ回路１１により順次ラッチされ、奇フィールドのときには、切替回路１０により、平均演算回路９からの平均されたコンバーゼンス補正データが、奇フィールドのコンバーゼンス補正データとして選択され、ラッチ回路１１により順次ラッチされる。
【００１８】
ラッチ回路１１から出力されるコンバーゼンス補正データは、Ｄ／Ａ変換器１２により、アナログのコンバーゼンス補正データに変換され、ＬＰＦ１３によりデータ間が補間されて連続したコンバーゼンス補正信号にされた後、増幅器１４により増幅されてＣＹコイル１５に供給される。
【００１９】
以上のように、従来技術では、奇、偶フィールドの内、偶フィールドのみのコンバーゼンス補正データをメモリ６に記憶しておき、奇フィールドでは、偶フィールドの隣合う２つの水平走査線におけるコンバーゼンス補正点でのコンバーゼンス補正データを平均化してコンバーゼンス補正データを得る構成となっているので、奇、偶フィールド全てのコンバーゼンス補正データを予めメモリ６に記憶しておく場合に比べ、メモリ６を小容量化している。
【００２０】
上述したことは、コンバーゼンス補正以外においても同様であり、図形歪み補正、白バランス及び輝度むら補正並びにフォーカス補正においても、それぞれ、メモリに図形歪み補正データ、白バランス及び輝度むら補正データ並びにフォーカス補正データを記憶させ、それぞれ、コンバーゼンス補正用の磁界発生回路（増幅器１４、ＣＹコイル１５）に代えて、図形歪み補正回路、白バランス及び輝度むら補正回路並びにフォーカス補正回路を設けることにより、それぞれの補正を行うことができる。
【００２１】
【発明が解決しようとする課題】
従来のデジタル画像補正装置は、上述したように、メモリ６を小容量化するための回路が必要である為、回路構成が複雑になり、また、水平走査線数が変更された場合、つまり同期信号の周波数が変更された場合に、補正の精度を確保するために、増加した水平走査線に対応して供給する補正データを記憶させておくメモリ容量に限界がある、等の構成上コスト的に問題があった。
【００２２】
また、補正精度を向上させるにはＤ／Ａ変換器に入力される信号の分解能を上げる必要があるが、この分解能を上げた場合には、より高価なＤ／Ａ変換器が必要になると共に、メモリに記憶されている１補正データ当たりのビット数が増大する為、より高価なメモリが必要になり、デジタル画像補正装置が高価になる問題があった。
【００２３】
本発明は、上述したような事情に鑑みてなされたものであり、メモリ容量を大幅に削減でき、低コストであるデジタル画像補正装置及びディスプレイ装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明に係るデジタル画像補正装置は、ラスタスキャン方式により表示されるＣＲＴの画面上の位置に１対１に対応した画像補正点における画像を補正する為の補正データを、前記画像補正点毎に、１ビットのみで増加又は減少の方向性に関する情報を示すＵＰ／ＤＯＷＮデータとして記憶しているメモリと、前記画面上のラスタスキャンに同期して前記メモリから前記補正データを読出す読出回路と、前記読出し回路が読み出した前記１ビットのみで示される補正データの前記方向性の情報に基づき、（ａ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが増加方向の継続を与える場合には、当該画像補正点における補正信号を単調増加の方向に制御し、（ｂ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが減少方向の継続を与える場合には、当該画像補正点における補正信号を単調減少の方向に制御し、（ｃ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが増加と減少とが交互になることを与える場合には、当該画像補正点における補正信号を現状維持の一定状態に制御する補正信号作成回路と、前記補正信号作成回路が作成した各画像補正点における補正信号に基づき画像を補正する補正回路とを備えることを特徴とする。
【００２５】
【発明の実施の形態】
以下に、本発明を、その実施の形態を示す図面に基づき説明する。
【００２６】
実施の形態１．
図１は、本実施の形態に係るデジタル画像補正装置の構成を示すブロック図である。このデジタル画像補正装置は、水平ブランキングパルスが入力される入力端子１と、垂直ブランキングパルスが入力される入力端子２と、入力端子１，２に接続されたフェーズロックドループ３（ＰＬＬ）及び水平走査線数判別回路１９と、ＰＬＬ３から基準クロックを与えられる分周カウンタ４と、入力端子２に接続され、分周カウンタ４からシステムクロックを与えられるＨアドレスカウンタ５とを備えている。
【００２７】
このデジタル画像補正装置は、また、Ｈアドレスカウンタ５に接続され、ＣＲＴ画面上の各点で必要とされるコンバーゼンス補正量を各点毎に１ビットデータとして記憶しているメモリ１６と、メモリ１６に接続された１ビットラッチ回路１７（１ｂｉｔ−ＬＡＴ）と、１ビットラッチ回路１７に接続された１ビットデジタル／アナログ変換器１８（１ｂｉｔ−ＤＡＣ）と、１ビットデジタル／アナログ変換器１８に接続されたローパスフィルタ１３（ＬＰＦ）と、ＬＰＦ１３に接続された増幅器１４（ＡＭＰ）と、増幅器１４に接続されたコンバーゼンスヨークコイル１５（ＣＹコイル）とを備えている。
【００２８】
以下に、このような構成のデジタル画像補正装置の動作を説明する。
【００２９】
予め、図３（ｂ）に示すようなＣＲＴ画面上の各点で必要とされるコンバーゼンス補正量をデジタルコンバーゼンス補正データとして、図３（ａ）に示すように各点毎に１ビットのＵＰ／ＤＯＷＮデータとしてメモリ１６に記憶しておく（但し、アドレス「００００」「０００１」‥‥毎に１バイト記憶し、アドレス毎の８点をＭＳＢ→ＬＳＢ順に対応させる）。そして、ＣＲＴにおけるラスタスキャンと同期して、ＣＲＴ画面上の最初の水平走査線から順次、各点のコンバーゼンス補正データを１バイト単位で読出す。
【００３０】
読出された１バイト単位のコンバーゼンス補正データは、１ビットラッチ回路１７によりビットシリアルのＵＰ／ＤＯＷＮデータに変換された後、１ビットデジタル／アナログ変換器１８により、ＵＰ／ＤＯＷＮデータからアナログデータに変換される。
【００３１】
１ビットデジタル／アナログ変換器１８により変換されたアナログデータは、ＬＰＦ１３によりデータ間が補間されて連続したコンバーゼンス補正信号となり、増幅器１４により増幅された後、ＣＹコイル１５に供給される。
【００３２】
これにより、ＣＲＴでは、ＣＹコイル１５から、画面上の各点のコンバーゼンスを補正するコンバーゼンス補正磁界が発生する。
【００３３】
このとき、入力端子１からは、ＣＲＴにおけるラスタスキャンに同期した水平偏向周波数ｆＨの水平ブランキングパルスＨ．ＢＬＫが入力され、入力端子２からは、ＣＲＴにおけるラスタスキャンに同期した垂直偏向周波数ｆＶの垂直ブランキングパルスＶ．ＢＬＫが入力される。
【００３４】
ＰＬＬ３は、水平ブランキングパルスＨ．ＢＬＫが逓倍された基準クロックを生成し、分周カウンタ４は、その基準クロックに同期して水平方向の分周を常に一定に保つシステムクロックをＨアドレスカウンタ５に供給する。
【００３５】
Ｈアドレスカウンタ５は、垂直ブランキングパルスＶ．ＢＬＫを入力されて、水平、垂直の時間的位相に対応した（ＣＲＴ画面上の位置に対応した）読出アドレスを発生させる。
【００３６】
水平走査線数判別回路１９は、ＣＲＴ画面に表示すべき映像信号の１フレーム内の水平走査線数を判別し、メモリ１６に供給する読出アドレスの出力を制御する。つまり、同期信号の周波数が変更されることにより１フレーム内の水平走査線数の密度が変化するので、メモリ１６に記憶させてある、例えば１フレーム内の（標準）水平走査線数５２５本に対応するコンバーゼンス補正データに対して、判別した水平走査線数が例えば７５０本であれば、メモリ１６内のコンバーゼンス補正データの内、平均的に分散させた２２５本分については２回繰り返し読出すように制御する。また、判別した水平走査線数が例えば４００本であれば、平均的に分散させた１２５本分については間引いて読出すように制御する。
【００３７】
図２は、１ビットラッチ回路１７の構成例を示すブロック図である。この１ビットラッチ回路１７は、メモリ１６から読出された１バイト単位のコンバーゼンス補正データを、システムクロックに同期してラッチするラッチ回路２０と、ラッチ回路２０がラッチした１バイト単位のコンバーゼンス補正データを、システムクロックに同期して、ビットシリアルデータに変換するシフトレジスタ２１とを備えている。
【００３８】
このような構成の１ビットラッチ回路１７では、ラッチ回路２０が、メモリ１６から読出された１バイト単位のコンバーゼンス補正データを、システムクロックに同期してラッチする。そして、ラッチ回路２０がラッチした１バイト単位のコンバーゼンス補正データを、シフトレジスタ２１が、システムクロックに同期してシフトし出力することにより、ビットシリアルデータに変換する。
【００３９】
図４は、１ビットデジタル／アナログ変換器１８の構成例を示すブロック図である。この１ビットデジタル／アナログ変換器１８は、システムクロックが入力され、互いに逆位相である位相ゲート信号ＧＡＴＥ１，ＧＡＴＥ２を出力するフリップフロップ２２と、位相ゲート信号ＧＡＴＥ１及びシステムクロックが入力され、タイミング信号ＣＬＫ１を出力するＮＯＲゲート２３と、位相ゲート信号ＧＡＴＥ２及びシステムクロックが入力され、タイミング信号ＣＬＫ２を出力するＮＯＲゲート２４と、タイミング信号ＣＬＫ１により１ビットラッチ回路１７からのビットシリアルデータをラッチするフリップフロップ２５と、タイミング信号ＣＬＫ２により１ビットラッチ回路１７からのビットシリアルデータをラッチし反転出力するフリップフロップ２６とを備えている。
【００４０】
この１ビットデジタル／アナログ変換器１８は、また、フリップフロップ２５がラッチし加算（ＵＰ）信号として出力した信号を反転入力とし、フリップフロップ２６がラッチし減算（ＤＯＷＮ）信号として出力した信号を非反転入力とするオペアンプを有し、減算（ＤＯＷＮ）信号がＨレベルの間はＨレベルになり、加算（ＵＰ）信号がＨレベルの間はＬレベルになるＵＰ／ＤＯＷＮ信号を出力する加減算回路２７と、加減算回路２７が出力したＵＰ／ＤＯＷＮ信号を反転入力として作動するオペアンプを有し、ＵＰ／ＤＯＷＮ信号がＨレベルの間は電圧レベルが低下し、ＵＰ／ＤＯＷＮ信号がＬレベルの間は電圧レベルが上昇するアナログ信号を出力する積分回路２８とを備えている。
【００４１】
図５は、上述したビットシリアルデータ（ａ）、システムクロック（ｂ）、位相ゲート信号ＧＡＴＥ１（ｃ）、位相ゲート信号ＧＡＴＥ２（ｄ）、タイミング信号ＣＬＫ１（ｅ）、タイミング信号ＣＬＫ２（ｆ）、加算（ＵＰ）信号（ｇ）、減算（ＤＯＷＮ）信号（ｈ）、ＵＰ／ＤＯＷＮ信号（ｉ）及び積分回路２８が出力するアナログ出力信号（ｊ）の関係の例を示したタイミングチャートである。以下に、このタイミングチャートを参照しながら、１ビットデジタル／アナログ変換器１８の動作を説明する。
【００４２】
フリップフロップ２２は、システムクロック（ｂ）を与えられて、システムクロックの２倍周期を有し、互いに逆位相である位相ゲート信号ＧＡＴＥ１（ｃ），ＧＡＴＥ２（ｄ）を出力する。
【００４３】
ＮＯＲゲート２３，２４は、パルス幅がシステムクロックと同じで互いに半周期（＝システムクロックの１周期）ずれているタイミング信号ＣＬＫ１（ｅ），ＣＬＫ２（ｆ）を出力する。
【００４４】
フリップフロップ２５，２６は、タイミング信号ＣＬＫ１（ｅ），ＣＬＫ２（ｆ）により１ビットラッチ回路１７からのシリアルデータ（ａ）の隣合う１ビットをそれぞれラッチする。
【００４５】
ここで、シリアルデータ（ａ）の隣合う１ビットデータの可能な組合わせ（連係パターン）は、「１１」、「００」、「１０」及び「０１」である。
【００４６】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「１１」のとき、加算（ＵＰ）信号（ｇ）は「１」、減算（ＤＯＷＮ）信号（ｈ）は「０」となり、加減算回路２７は、「−１レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は上昇する。
【００４７】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「００」のとき、加算（ＵＰ）信号（ｇ）は「０」、減算（ＤＯＷＮ）信号（ｈ）は「１」となり、加減算回路２７は、「＋１レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は低下する。
【００４８】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「１０」のとき、加算（ＵＰ）信号（ｇ）は「１」、減算（ＤＯＷＮ）信号（ｈ）は「１」となり、加減算回路２７は、「０レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は変化しない。
【００４９】
フリップフロップ２５，２６がそれぞれラッチした隣合う１ビットデータの組合わせが「０１」のとき、加算（ＵＰ）信号（ｇ）は「０」、減算（ＤＯＷＮ）信号（ｈ）は「０」となり、加減算回路２７は、「０レベル」のＵＰ／ＤＯＷＮ信号を出力する。このとき、積分回路２８が出力するアナログ出力信号（ｊ）は変化しない。
【００５０】
従って、１ビットラッチ回路１７からのシリアルデータ（ａ）の隣合う１ビットデータの組合わせ（連係パターン）により、コンバーゼンス補正点のコンバーゼンス補正量（隣合うコンバーゼンス補正点における補正量の変化は、１ビットにより表現できる）を決めることができる。
【００５１】
以上のように、ＣＲＴ画面上の位置に１対１に対応したコンバーゼンス補正点で必要とされるコンバーゼンス補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、コンバーゼンス補正点それぞれにおいて所望の波形レベルを有するコンバーゼンス補正信号を生成する為に、奇、偶フィールド全てのコンバーゼンス補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００５２】
実施の形態２．
図６は、第１，３，６，７，８発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。このデジタル画像補正装置は、図形歪みを補正する為のデジタル画像補正装置であり、図１に示したブロック図において、ＬＰＦ１３、増幅器１４及びＣＹコイル１５を取り除き、１ビットデジタル／アナログ変換器１８が出力するアナログ出力信号を、直接、図形歪みを補正する為の偏向制御ユニット２９（ＤＥＦＬ）の制御端子に与える構成である。メモリ１６には、ＣＲＴ画面上の各点で必要とされる図形歪み補正量を各点毎に１ビットデータとして記憶している。
【００５３】
このようなデジタル画像補正装置では、ＣＲＴ画面上の位置に１対１に対応した補正点における図形歪み補正データをメモリ１６から読出し、偏向制御ユニット２９に与える。偏向制御ユニット２９は、与えられた補正点毎の図形歪み補正データに基づき、偏向コイルに流れる電流を制御することにより、図７（ａ）に示すような無補正状態のラスタ形状を、図７（ｂ）に示すようにダイナミックに補正する。
【００５４】
その他の構成及び動作については、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様であるので、説明を省略する。
【００５５】
以上のように、ＣＲＴ画面上の位置に１対１に対応した図形歪み補正点で必要とされる図形歪み補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、図形歪み補正点それぞれにおいて所望の波形レベルを有する図形歪み補正信号を生成する為に、奇、偶フィールド全ての図形歪み補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００５６】
実施の形態３．
図８は、第１，４，６，７，８発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。このデジタル画像補正装置は、白バランス及び輝度むらを補正する為のデジタル画像補正装置であり、図１に示したブロック図において、ＬＰＦ１３、増幅器１４及びＣＹコイル１５を取り除き、１ビットデジタル／アナログ変換器１８が出力するアナログ出力信号を、直接、白バランス及び輝度むらを補正する為のビデオ補正ユニット３０（ＶＩＤＥＯ）の制御端子に与える構成である。メモリ１６には、ＣＲＴ画面上の各点で必要とされる白バランス及び輝度むらの補正量を各点毎に１ビットデータとして記憶している。
【００５７】
このようなデジタル画像補正装置では、ＣＲＴ画面上の各点における、赤、緑、青の３原色それぞれの輝度及びコントラストを、ＣＲＴ画面上の位置に１対１に対応した補正点における、赤、緑、青の３原色それぞれの輝度及びコントラストの補正データをメモリ１６から読出し、ビデオ補正ユニット３０に与える。ビデオ補正ユニット３０は、与えられた補正点毎の赤、緑、青の３原色それぞれの輝度及びコントラストの補正データに基づき、ＣＲＴ画面上の各点における、赤、緑、青の３原色それぞれの輝度及びコントラストをダイナミックに補正する。 その他の構成及び動作については、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様であるので、説明を省略する。
【００５８】
以上のように、ＣＲＴ画面上の位置に１対１に対応した白バランス及び輝度むら補正点で必要とされる白バランス及び輝度むら補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、白バランス及び輝度むら補正点それぞれにおいて所望の波形レベルを有する白バランス及び輝度むら補正信号を生成する為に、奇、偶フィールド全ての白バランス及び輝度むら補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００５９】
実施の形態４．
図９は、第１，５，６，７，８発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。このデジタル画像補正装置は、フォーカス（フォーカスコイルに流れる電流）を補正する為のデジタル画像補正装置であり、図１に示したブロック図において、増幅器１４をフォーカスコイル駆動増幅器３１に、ＣＹコイル１５をフォーカスコイル３２に置き換えた構成である。メモリ１６には、ＣＲＴ画面上の各点で必要とされるフォーカス補正量を各点毎に１ビットデータとして記憶している。
【００６０】
このようなデジタル画像補正装置では、ＣＲＴ画面上の位置に１対１に対応した補正点におけるフォーカスの補正データをメモリ１６から読出す。
【００６１】
読出された１バイト単位のフォーカスの補正データは、１ビットラッチ回路１７によりビットシリアルデータに変換された後、１ビットデジタル／アナログ変換器１８により、ＵＰ／ＤＯＷＮデータからアナログデータに変換される。
【００６２】
１ビットデジタル／アナログ変換器１８により変換されたアナログデータは、ＬＰＦ１３によりデータ間が補間されて連続したフォーカス補正信号となり、フォーカスコイル駆動増幅器３１により増幅された後、フォーカスコイル３２に供給される。
【００６３】
これにより、ＣＲＴでは、フォーカスコイル３２から、画面上の各点のフォーカスを補正するフォーカス補正磁界が発生し、ＣＲＴ画面上の各点におけるフォーカス（フォーカスコイルに流れる電流）を補正する。
【００６４】
その他の構成及び動作については、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様であるので、説明を省略する。
【００６５】
以上のように、ＣＲＴ画面上の位置に１対１に対応したフォーカス補正点で必要とされるフォーカス補正データを、１ビットのＵＰ／ＤＯＷＮデータとして、メモリ１６に記憶させたので、フォーカス補正点それぞれにおいて所望の波形レベルを有するフォーカス補正信号を生成する為に、奇、偶フィールド全てのフォーカス補正データをメモリ１６に記憶させる場合においても、例えば従来、８ビット幅メモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅＝１／８と大幅に削減できる。従って、メモリ容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００６６】
実施の形態５．
図１０は、第９発明に係るディスプレイ装置の実施の形態の構成を示すブロック図である。このディスプレイ装置は、カラーテレビジョン受像機であり、アンテナ４１により受信されたカラーテレビジョン電波は、チューナ４２により選択増幅されると共に、中間周波信号に変換され、映像中間周波増幅・検波回路４３へ送られる。中間周波信号は、映像中間周波増幅・検波回路４３で増幅され、カラーテレビジョン信号と音声中間周波信号とに分離される。音声中間周波信号は、音声中間周波増幅回路３８で増幅された後、音声検波増幅回路３９により音声信号が検波増幅され、スピーカ４０から出力される。
【００６７】
カラーテレビジョン信号は、映像増幅回路３３で増幅された後、搬送色信号Ｃ及び輝度信号Ｙに分離され、搬送色信号Ｃは色信号再生回路３４へ送られ、輝度信号Ｙは輝度信号増幅回路３５及び同期・偏向回路３６へ送られる。色信号再生回路３４では、搬送色信号Ｃから色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙが再生出力される。色差信号Ｒ−Ｙ，Ｇ−Ｙ，Ｂ−Ｙは、輝度信号増幅回路３５で増幅された輝度信号Ｙがそれぞれ加算されて、色信号Ｒ，Ｇ，Ｂとなって、ＣＲＴ４４へ入力される。ＣＲＴ４４では、色信号Ｒ，Ｇ，Ｂは、それぞれの強さに応じた電子ビームとなる。
【００６８】
また、同期・偏向回路３６は、水平ブランキングパルスＨ．ＢＬＫと垂直ブランキングパルスＶ．ＢＬＫとをデジタル画像補正装置３７へ与える。その他の構成及び動作は、実施の形態１で説明したデジタル画像補正装置の構成及び動作と同様なので、説明を省略する。
【００６９】
以上のように、低部品コストのデジタル画像補正装置３７を使用するので、安価なディスプレイ装置を実現することができる。
【００７０】
【発明の効果】
請求項１の発明に係るデジタル画像補正装置によれば、画像補正点毎に１ビットの補正データを記憶するだけで画像補正を行うことができる。従って、画像補正の精度を低下させることなく、メモリ容量を大幅に削減することができ、メモリの小容量化の為の回路が不要となる為、画像補正を行うデジタル画像補正装置を低コストで提供することができる。
【００７１】
第２発明に係るデジタル画像補正装置によれば、従来、複数ビット幅のメモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量及びアドレスを１／ビット幅と大幅に削減できる。従って、メモリの容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００７２】
請求項２の発明に係るデジタル画像補正装置によれば、補正信号作成回路は、タイミング信号作成回路が、システムクロックから、シフトレジスタが出力したビットシリアルデータの隣合う１ビットデータをそれぞれラッチする為の２つのタイミング信号を作成する。２つのラッチ回路は、タイミング信号作成回路が作成したタイミング信号により、隣合う１ビットデータをそれぞれラッチする。昇降圧信号出力回路は、２つのラッチ回路がそれぞれラッチした隣合う１ビットデータの関係に基づき、補正信号電圧を昇圧、降圧又は保持する為の電圧信号を出力する。積分回路は、昇降圧信号出力回路が出力した電圧信号を積分することにより補正信号電圧を昇圧、降圧又は保持して出力する。
【００７３】
これにより、ビットシリアルデータから、必要とする補正信号電圧を得ることができ、従来、複数ビット幅のメモリ及びデジタル／アナログ変換器を使用していた場合に比べて、メモリの容量を１／ビット幅と大幅に削減できる。従って、メモリの容量を小さくする為の電子回路が不要であり、低部品コストのデジタル画像補正装置を実現することができる。
【００７４】
請求項３の発明に係るデジタル画像補正装置によれば、読出回路は、水平走査線数判別回路が判別した水平走査線数と、メモリが記憶している１フレーム当たりの水平走査線数との関係に基づき、判別した水平走査線数の各水平走査線に対応する補正データを、メモリから重複すること又は間引くことにより読出す。
【００７５】
これにより、同期信号の周波数が変更されて、水平走査線数が増加したときでも、増加した水平走査線数に対応する補正データを供給でき、補正の精度を確保することができる。
【００７６】
請求項４の発明に係るディスプレイ装置によれば、請求項１〜８の何れかに記載されたデジタル画像補正装置を備えているので、安価なディスプレイ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図２】１ビットラッチ回路の構成例を示すブロック図である。
【図３】本発明に係るデジタル画像補正装置の、ＣＲＴ画面上の各点におけるコンバーゼンス補正データを説明する為の説明図である。
【図４】１ビットデジタル／アナログ変換器の構成例を示すブロック図である。
【図５】本発明に係るデジタル画像補正装置の各部における信号の関係例を示したタイミングチャートである。
【図６】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図７】図６に示したデジタル画像補正装置の動作を説明する為の説明図である。
【図８】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図９】本発明に係るデジタル画像補正装置の実施の形態の構成を示すブロック図である。
【図１０】本発明に係るディスプレイ装置の実施の形態の構成を示すブロック図である。
【図１１】従来のデジタル画像補正装置の構成例を示すブロック図である。
【図１２】従来のデジタル画像補正装置の、ＣＲＴ画面上の各点におけるコンバーゼンス補正データを説明する為の説明図である。
【符号の説明】
１，２ 入力端子、３ フェーズロックドループ（ＰＬＬ；読出回路）、
４ 分周カウンタ（読出回路）、５ Ｈアドレスカウンタ（読出回路）、
１３ ローパスフィルタ（ＬＰＦ；補正信号作成回路）、１４ 増幅器（補正磁界発生回路）、１５ コンバーゼンスヨークコイル（補正磁界発生回路）、
１６ メモリ、１７ １ビットラッチ回路（補正信号作成回路）、１８ １ビットデジタル／アナログ変換器（１ビットＤ／Ａ変換器；補正信号作成回路）、１９ 水平走査線数判別回路、２０ ラッチ回路（補正信号作成回路）、２１ シフトレジスタ（補正信号作成回路）、２２ フリップフロップ（タイミング信号作成回路）、２３，２４ ＮＯＲゲート（タイミング信号作成回路）、２５，２６ フリップフロップ（ラッチ回路）、２７ 加減算回路（昇降圧信号出力回路）、２８ 積分回路（補正信号作成回路）、２９ 偏向制御ユニット（補正磁界発生回路）、３０ ビデオ補正ユニット、３１ フォーカスコイル駆動増幅器、３２ フォーカスコイル（補正磁界発生回路）、３６ 同期・偏向回路、３７ デジタル画像補正装置。
Claims (4)
- ラスタスキャン方式により表示されるＣＲＴの画面上の位置に１対１に対応した画像補正点における画像を補正する為の補正データを、前記画像補正点毎に、１ビットのみで増加又は減少の方向性に関する情報を示すＵＰ／ＤＯＷＮデータとして記憶しているメモリと、
前記画面上のラスタスキャンに同期して前記メモリから前記補正データを読出す読出回路と、
前記読出し回路が読み出した前記１ビットのみで示される補正データの前記方向性の情報に基づき、（ａ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが増加方向の継続を与える場合には、当該画像補正点における補正信号を単調増加の方向に制御し、（ｂ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが減少方向の継続を与える場合には、当該画像補正点における補正信号を単調減少の方向に制御し、（ｃ）互いに隣り合う１ビットＵＰ／ＤＯＷＮデータの組合せが増加と減少とが交互になることを与える場合には、当該画像補正点における補正信号を現状維持の一定状態に制御する補正信号作成回路と、
前記補正信号作成回路が作成した各画像補正点における補正信号に基づき画像を補正する補正回路とを備えることを特徴とする、
デジタル画像補正装置。 - ラスタスキャン方式により表示されるＣＲＴの画面上の位置に１対１に対応した画像補正点における画像を補正する為の補正データを、前記画像補正点毎に、１ビットのＵＰ／ＤＯＷＮデータとして記憶しているメモリと、
前記画面上のラスタスキャンに同期して該メモリから当該補正データを読出す読出回路と、
前記読出し回路が読み出した前記補正データに基づき、当該画像補正点における補正信号を作成する補正信号作成回路と、
該補正信号作成回路が作成した補正信号に基づき画像を補正する補正回路とを備えており、
前記メモリは、１ビットデータを所定ビット数のパラレルデータとして記憶し、
前記補正信号作成回路は、
前記メモリが出力したパラレルデータを一時的に記憶するラッチ回路と、
前記ラッチ回路の出力データをビットシリアルデータとして出力するシフトレジスタを備えており、
更に、前記補正信号作成回路は、
前記読出回路の読出しに使用されるシステムクロックが入力され、前記シフトレジスタが出力した前記ビットシリアルデータの隣合う１ビットデータをそれぞれラッチする為の２つのタイミング信号を作成するタイミング信号作成回路と、
該タイミング信号作成回路が作成したタイミング信号により、前記隣合う１ビットデータをそれぞれラッチする２つのラッチ回路と、
該２つのラッチ回路がそれぞれラッチした前記隣合う１ビットデータの関係に基づき、補正信号電圧を昇圧、降圧又は保持する為の電圧信号を出力する昇降圧信号出力回路と、
該昇降圧信号出力回路が出力した電圧信号を積分することにより補正信号電圧を昇圧、降圧又は保持して出力する積分回路とを備えることを特徴とする、
デジタル画像補正装置。 - 請求項２に記載のデジタル画像補正装置であって、
前記読出回路は、水平走査線数を判別する水平走査線数判別回路を備え、該水平走査線数判別回路が判別した水平走査線数と、メモリが記憶している１フレーム当たりの水平走査線数との関係に基づき、前記判別した水平走査線数の各水平走査線に対応する補正データを、前記メモリから重複すること又は間引くことにより読出すことを特徴とする、
デジタル画像補正装置。 - 請求項１乃至３の何れかに記載されたデジタル画像補正装置を備えることを特徴とする、
ディスプレイ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18867397A JP3634575B2 (ja) | 1997-07-14 | 1997-07-14 | デジタル画像補正装置及びディスプレイ装置 |
| TW086115998A TW358316B (en) | 1997-07-14 | 1997-10-28 | Digital image correction device and the display device |
| US08/971,979 US6148112A (en) | 1997-07-14 | 1997-11-17 | Digital image correction device and display device |
| KR1019980001496A KR100270722B1 (ko) | 1997-07-14 | 1998-01-20 | 디지탈화상 보정장치 및 디스플레이장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18867397A JP3634575B2 (ja) | 1997-07-14 | 1997-07-14 | デジタル画像補正装置及びディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1132345A JPH1132345A (ja) | 1999-02-02 |
| JP3634575B2 true JP3634575B2 (ja) | 2005-03-30 |
Family
ID=16227855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18867397A Expired - Fee Related JP3634575B2 (ja) | 1997-07-14 | 1997-07-14 | デジタル画像補正装置及びディスプレイ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6148112A (ja) |
| JP (1) | JP3634575B2 (ja) |
| KR (1) | KR100270722B1 (ja) |
| TW (1) | TW358316B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69737610T2 (de) * | 1997-10-09 | 2008-01-03 | Nec Display Solutions, Ltd. | Digitale konvergenzkorrektur und -anzeigevorrichtung |
| US6753856B1 (en) * | 1998-05-12 | 2004-06-22 | Apple Computer, Inc. | System and method for dynamic correction of display characteristics |
| JP3833843B2 (ja) * | 1999-04-06 | 2006-10-18 | Ｎｅｃディスプレイソリューションズ株式会社 | 画像補正方法及び画像補正装置並びに陰極線管ディスプレイ装置 |
| JP3843769B2 (ja) * | 2001-06-25 | 2006-11-08 | 株式会社日立製作所 | 投射型テレビジョン画像表示装置 |
| KR100490407B1 (ko) * | 2002-07-12 | 2005-05-17 | 삼성전자주식회사 | Ｃｒｔ 포커스 보정 장치 및 방법 |
| JP2008176274A (ja) * | 2006-12-20 | 2008-07-31 | Eastman Kodak Co | 表示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246928A (ja) * | 1987-04-02 | 1988-10-13 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| JP2861333B2 (ja) * | 1990-08-29 | 1999-02-24 | 松下電器産業株式会社 | 画像補正装置 |
| JPH06141351A (ja) * | 1992-10-26 | 1994-05-20 | Matsushita Electric Ind Co Ltd | 信号発生装置 |
| JPH07288830A (ja) * | 1994-04-20 | 1995-10-31 | Hitachi Ltd | ディジタルコンバーゼンス補正装置及びディスプレイ装置 |
| JPH089405A (ja) * | 1994-06-22 | 1996-01-12 | Toshiba Corp | ディジタルコンバーゼンス装置 |
| KR0166882B1 (ko) * | 1995-01-10 | 1999-03-20 | 구자홍 | 디지탈 콘버젼스 보정장치 |
| JPH0984035A (ja) * | 1995-09-08 | 1997-03-28 | Toshiba Corp | ディジタルコンバーゼンス装置 |
-
1997
- 1997-07-14 JP JP18867397A patent/JP3634575B2/ja not_active Expired - Fee Related
- 1997-10-28 TW TW086115998A patent/TW358316B/zh active
- 1997-11-17 US US08/971,979 patent/US6148112A/en not_active Expired - Fee Related
-
1998
- 1998-01-20 KR KR1019980001496A patent/KR100270722B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW358316B (en) | 1999-05-11 |
| KR100270722B1 (ko) | 2000-11-01 |
| KR19990013301A (ko) | 1999-02-25 |
| JPH1132345A (ja) | 1999-02-02 |
| US6148112A (en) | 2000-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6466272B1 (en) | Display apparatus | |
| JP3659065B2 (ja) | 画像表示装置 | |
| JPH04293384A (ja) | 画像表示装置 | |
| JPH09107557A (ja) | コンピュータビデオ信号からテレビジョンカラー副搬送波周波数信号を導出する装置及び方法 | |
| JP3634575B2 (ja) | デジタル画像補正装置及びディスプレイ装置 | |
| US5420645A (en) | Display device using scan velocity modulation | |
| JPH07199855A (ja) | ドットマトリクス型表示装置 | |
| US6927800B2 (en) | Video signal processing circuit and method for converting number of scan lines and image display device using the same | |
| JP3137709B2 (ja) | デジタル回路配置 | |
| JPH08317295A (ja) | デジタル画像記録装置およびデジタル画像再生装置 | |
| KR19990044779A (ko) | 음극선관을 위한 디지탈 편향처리장치 및 그의 편향처리방법 | |
| KR100233900B1 (ko) | 화상표시시스템 | |
| JP3106707B2 (ja) | ワイド画面対応撮像装置 | |
| JP3344173B2 (ja) | マルチパネル表示装置 | |
| JPH1146309A (ja) | Ｃｒｔフォーカスの補正方法、ｃｒｔフォーカス補正回路及びディスプレイ装置 | |
| JP3180624B2 (ja) | テレビジョンカメラ装置 | |
| JP3322074B2 (ja) | 投写型画像表示装置 | |
| JP2003348442A (ja) | テレビジョンカメラ装置 | |
| JPH11252577A (ja) | コンバーゼンス補正装置 | |
| JPH1155598A (ja) | 輝度補正装置 | |
| EP1073271A1 (en) | Image display and horizontal speed modulator | |
| KR100265325B1 (ko) | 컨버전스 데이터간의 차분을 이용한 디지털 컨버전스 장치 | |
| KR20030065177A (ko) | 디스플레이 장치의 샤프니스 보정장치 | |
| JP3106759B2 (ja) | 撮像装置 | |
| JPH0583749A (ja) | ユニフオミテイ補正装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040525 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040709 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040901 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |