JPS63246928A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＤ／Ａ変換装置に関するものである。

［従来の技術］ 例えば、デジタルオーディオの分野において、サンプリ
ングされた音響信号をＰ　Ｄ　Ｍ　（Ｐｕｌｓｅ　Ｄｅ
ｎｓＨｙ　Ｍｏｄｕｌａｔｉｏｎ）技術によって、すな
わち例えばノイズシェーバ−を用いて１ビツトのシリア
ルなデータパルスに変換し、これをアナログ的に加算し
て音響信号として再生するものがある。

［発明が解決しようとする問題点］ 上記のものでは、約４４ＫＨｚのサンプリングデータを
約１１ＭＨｚと極めて高周波数のデータパルスに変換す
るため、データパルスの立上りおよび立下り部分がパル
ス全体に対して占める割合が大きくなってしまう。その
ため第５図Ａのようにデータパルスの立上りおよび立下
り時間に差があると、複数パルスが連結した場合に、立
上り部分のデータパルスＰ１とそれ以外のデータパルス
Ｐ２とでパルスの面積差が大きくなってしまう。

またデータパルスの立下り時間が長いと、第５図Ｂのよ
うにデータパルスＰ３とＰ４とが重なってしまうことも
あった。

そのため上記のデータパルスをアナログ出力に変換する
と、誤差が生じ、Ｄ／Ａ変換特性の直線性が損われ、音
質の低下を招来するものであった。

本発明は、データパルスを総て同じ波形で同じ面積のパ
ルスに変換することによってＤ／Ａ変換特性を向上する
ことを目的とするものである。

ｃ問題点を解決するための手段］ 本発明は、ビットシリアルに供給されるデータパルスを
複数系統の所定幅のパルスに変換した後、各パルスをア
ナログ的に加算してアナログ信号に変換するようにした
ものである。

［実施例コ 第１図において、１はノイズシェーバ−および１ビツト
量子化回路等からなるデータ変換回路で、例えば４４Ｋ
Ｈｚで１６ビツトのサンプリングデータを１１ＭＨｚの
１ビツトのデータパルスに変換するものである。２〜４
はゲート回路、５〜７はフリップフロップ回路で、これ
らによって分配回路を構成している。８，９はアンプ、
１０゜１１は同じ抵抗値の抵抗、１２は低域通過フィル
タで、これらによって変換回路を構成している。

つぎに動作について説明する。データ変換回路１は端子
Ｐからのクロックパルス（第２図ｂ）を受けて、入力デ
ータを１ビツトのシリアルなデータパルスに変換し、そ
の出力からは例えば第２図ａのように、幅ｔのデータパ
ルスが複数連続しであるいは単独で発生する。このデー
タパルスと上記クロックパルスとによってゲート回路２
からは第２図Ｃのように、１データパルスごとに１パル
スが発生する。このパルスによってフリップフロップ回
路５がトリガされ、その出力からは第２図ｄ、ｅのよう
に交互に出力が発生する。この出力とデータパルスとに
よってゲート回路３，４からはそれぞれ第２図ｆ１ｇの
ようにパルスが発生する。このパルスがフリップフロッ
プ回路６，７のＤ入力となり、これがクロックパルスに
よってラッチされる。これによってフリップフロップ回
路６．７の出力からはそれぞれ第２図り、ｉのようニ交
互に一部幅ｔのパルスが発生する。この２系統のパルス
は抵抗１０．１１によってｍ２図ｊのように合成され、
積分回路１２によってアナログ的に加算されてアナログ
信号に変換される。

このように第２図ａのデータパルスが発生するごとにフ
リップフロップ回路６，７から交互に出力が発生し、デ
ータパルスが２系統のパルスに変換されるものである。

そしてこの２系統のパルスはパルス幅および最少パルス
間隔がともに時間ｔとなっており、隣接するパルスが重
なることがないため総てのパルスが同じ波形で同じ面積
になっている。したがって従来のように、パルスの連結
によってパルス面積の差が生じることがなくなり、Ｄ／
Ａ変換特性が向上するものである。

なお第２図Ｃおよびｄのパルスのアンド出力と第２図Ｃ
およびｅのアンド出力を２系統のパルスとして出力し、
これらをアナログ信号に変換するようにしてもよい。但
し、この場合には、先の例と比べるとパルス幅が半分に
なっており、立上りおよび立下りにおける歪みの占める
割合が大きくなってしまうので、この点に関しては先の
例の方が好ましい。

つぎにデータパルスを４系統のパルスに変換する例につ
いて説明する。第３図において、１３は４ビツトのリン
グカウンタ、１４〜１７はフリ・ツブフロップ回路、１
８〜２１はパルス幅を決定するためのシフトレジスタ、
２２〜２５はゲート回路で、これらによって変換回路を
構成している。

２６はラッチ回路、２７〜３０はアンプである。

なお第１図と同一番号は同一のものを示す。

以」二の構成において、データ変換回路１に第４図ａの
データが供給されると、端子Ｐからの第４図すのクロッ
クパルスによってゲート回路２から第４図Ｃのパルスが
発生する。このパルスを受けるごとに、リングカウンタ
１３の出力からは第４図ｄ−ｇのように順次選択出力が
発生する。まず第４図ｄの選択出力によってフリップフ
ロップ回路１４がトリガされると、その出力が第３図り
のように“１”になり、これがクロックパルスによって
シフトレジスタ１８に読み込まれる。クロックパルスが
２パルス到来すると、シフトレジスタ１８の出力が“１
″になり、ゲート回路２２の出力によってフリップフロ
ップ回路１４がリセットされる。したがってフリップフ
ロップ回路１４からは第４図りのように、クロックパル
スの２周期（時間２ｔ）をパルス幅とするパルスが発生
する。

他のフリップフロップ回路１５〜１７からも全く同様に
して第４図ｉ−にのように、上記と同じパルス幅のパル
スが発生する。

このように、リングカウンタ１３からの４系統の選択出
力はそれぞれ一定幅のパルスに変換される。そして１ク
ロックパルス分遅れてラッチ回路２６にラッチされ、そ
の出力からは第４図１−　。

のように一定幅のパルスが発生する。各パルスはアンプ
２７〜３０およびそれぞれ抵抗値の等しい抵抗を介して
低域通過フィルタ１２に供給され、アナログ的に加算さ
れてアナログ信号に変換される。

上記の例では、最終的に得られるパルス幅およびパルス
間の最小間隔がデータパルスの２倍となっているため、
パルスの立上りおよび立下りの時間差による影響がさら
に小さくなり、Ｄ／Ａ変換誤差を極めて小さくすること
ができる。

なお第３図の例では、フリップフロップ回路１４〜１７
からの各系統のパルスをラッチ回路２６によって一旦ラ
ッチした後に、出力するようにしたが、これは、各系統
のシフトレジスタ、ゲート回路およびフリップフロップ
回路等の遅れ時間のばらつきによって各パルスに微妙に
生じる発生タイミングの誤差をなくすためである。この
点を考慮しなければラッチ回路２６は必ずしも必要とし
ない。

また上記の例では、リングカウンタによってデータパル
スの到来ごとに一定の順序で４系統のパルスに振り分け
たが、リングカウンタ１３に代えて、４ビツトのランダ
ムパルス発生回路を用い、ゲート回路２からパルスが供
給されるごとに４ビツトの出力端子からランダムにパル
スを発生させるようにしてもよい。これによれば、各系
統においてアナログ信号に変換されるまでに使われる素
子のばらつきによって生じる雑音を白色化することがで
き、音質の低下を抑えることができる。

［発明の効果］ 本発明によれば、ビットシリアルに供給されるデータパ
ルスを複数系統の所定幅のパルスに振り分けた後に各パ
ルスをアナログ的に加算してアナログ信号に変換するよ
うにしたので、アナログ変換されるパルスの波形および
面積が全て等しくなり、パルスの立上りおよび立下りの
時間差にょる誤差がなくなり、Ｄ／Ａ変換特性が向上す
るものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示した論理回路図、第２図
は第１図の動作説明のためのタイムチャート、第３図は
他の実施例を示した論理回路図、第４図は第３図の動作
説明のためのタイムチャート、第５図はデータパルス波
形を示した波形図である。 ２〜４・・・ゲート回路 ５〜７・・・フリップフロップ回路 ８．９・・・アンプ １０．１１・・・抵抗 １２・・・低域通過フィルタ １３・・・リングカウンタ １４〜１７・・・フリップフロップ回路１８〜２０・・
・シフトレジスタ ２２〜２５・・・ゲート回路 ２７〜３０・・・ラッチ回路 以　　上 第１図 １−）−ｍ− 第２図 Ｊ 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 一定周期でビットシリアルに供給されるデータパルスを
   複数系統の出力端子に振り分けて所定幅のパルスとして
   出力する分配回路と、この分配回路からの各パルスをア
   ナログ的に加算してアナログ出力に変換する変換回路と
   からなるＤ／Ａ変換装置。