JPH0540586Y2 - - Google Patents
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- Publication number
- JPH0540586Y2 JPH0540586Y2 JP1488386U JP1488386U JPH0540586Y2 JP H0540586 Y2 JPH0540586 Y2 JP H0540586Y2 JP 1488386 U JP1488386 U JP 1488386U JP 1488386 U JP1488386 U JP 1488386U JP H0540586 Y2 JPH0540586 Y2 JP H0540586Y2
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- delay circuit
- output terminal
- terminal
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Networks Using Active Elements (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、遅延回路、特に単発電気信号波形を
長時間遅延させる遅延回路に関する。
長時間遅延させる遅延回路に関する。
一般に、遅延回路は、入力端子から入つた電気
信号を希望するある一定の時間遅延させて出力端
子から出力させるものであるが、電気の伝わる速
さが極めて高速な為、大きな遅延時間遅れを有す
る遅延回路を作ることが困難であつた。
信号を希望するある一定の時間遅延させて出力端
子から出力させるものであるが、電気の伝わる速
さが極めて高速な為、大きな遅延時間遅れを有す
る遅延回路を作ることが困難であつた。
従来の技術としては、オーム社発行の電気通信
学会編電気通信ハンドブツクの685頁に示されて
いるように遅延線路を使う方法がある。
学会編電気通信ハンドブツクの685頁に示されて
いるように遅延線路を使う方法がある。
従来の遅延回路は直列に接続されたＮ個の単位
時間遅延回路で構成される。第３図は従来の遅延
回路の一実施例を示すブロツク図である。第３図
に示す遅延回路は、直列に接続されたＮ個の単位
時間遅延回路３１，３２，……3Nで構成される。
時間遅延回路で構成される。第３図は従来の遅延
回路の一実施例を示すブロツク図である。第３図
に示す遅延回路は、直列に接続されたＮ個の単位
時間遅延回路３１，３２，……3Nで構成される。
上述した従来の遅延回路は、単位時間遅延回路
の個数を必要とする遅延時間に比例して使用する
ので長時間信号を遅延させる為には、部品点数が
膨大となる欠点があつた。
の個数を必要とする遅延時間に比例して使用する
ので長時間信号を遅延させる為には、部品点数が
膨大となる欠点があつた。
本考案の遅延回路は、マイナス入力端子を遅延
すべき信号の入力端子とした差動増幅器と、入力
端子を前記差動増幅器の出力端子と接続した単位
時間遅延回路と、入力端子を前記単位時間遅延回
路の出力端子と接続したバツフアアンプと、入力
端子を前記バツフアアンプの出力端子と接続し、
入力信号数をカウントした後単位遅延時間だけオ
ン信号を出力するアナログスイツチ制御部と、入
力端子を前記バツフアアンプの出力端子と接続
し、制御端子を前記アナログスイツチ制御部の出
力端子と接続したアナログスイツチと、一方の接
点を前記単位時間遅延回路の出力端子と接続し、
他方の接点を前記差動増幅器のプラス入力端子と
接続したスイツチとを含んで構成される。
すべき信号の入力端子とした差動増幅器と、入力
端子を前記差動増幅器の出力端子と接続した単位
時間遅延回路と、入力端子を前記単位時間遅延回
路の出力端子と接続したバツフアアンプと、入力
端子を前記バツフアアンプの出力端子と接続し、
入力信号数をカウントした後単位遅延時間だけオ
ン信号を出力するアナログスイツチ制御部と、入
力端子を前記バツフアアンプの出力端子と接続
し、制御端子を前記アナログスイツチ制御部の出
力端子と接続したアナログスイツチと、一方の接
点を前記単位時間遅延回路の出力端子と接続し、
他方の接点を前記差動増幅器のプラス入力端子と
接続したスイツチとを含んで構成される。
次に、本考案の実施例について、図面を参照し
て説明する。
て説明する。
第１図は、本考案の一実施例を示すブロツク図
である。
である。
第１図に示す遅延回路は、マイナス入力端子を
遅延すべき信号の入力端子とした差動増幅器２と
入力端子を前記差動増幅器２の出力端子と接続し
た単位時間遅延回路３と、入力端子を前記単位時
間遅延回路３の出力端子と接続したバツフアアン
プ４と、入力端子を前記バツフアアンプ４の出力
端子と接続したアナログスイツチ制御部５と、入
力端子を前記バツフアアンプ４の出力端子と接続
し、制御端子を前記アナログスイツチ制御部５の
出力端子と接続したアナログスイツチ６と、一方
の接点を前記単位時間遅延回路３の出力端子と接
続し、他方の接点を前記差動増幅器２のプラス入
力端子を接続したスイツチ１を含んで構成され
る。
遅延すべき信号の入力端子とした差動増幅器２と
入力端子を前記差動増幅器２の出力端子と接続し
た単位時間遅延回路３と、入力端子を前記単位時
間遅延回路３の出力端子と接続したバツフアアン
プ４と、入力端子を前記バツフアアンプ４の出力
端子と接続したアナログスイツチ制御部５と、入
力端子を前記バツフアアンプ４の出力端子と接続
し、制御端子を前記アナログスイツチ制御部５の
出力端子と接続したアナログスイツチ６と、一方
の接点を前記単位時間遅延回路３の出力端子と接
続し、他方の接点を前記差動増幅器２のプラス入
力端子を接続したスイツチ１を含んで構成され
る。
次に動作を説明する。
単発電気信号波形は、差動増幅器２から単位時
間遅延回路３を通つて単位時間遅延後、スイツチ
１を通つて再び差動増幅器２へ戻される。この
時、単位時間遅延回路３の回路定数は、単位遅延
時間T1が単発電気信号波形の生じている時間T0
以上となるように選ぶ。（T1＞T0） このようにとることにより、スイツチ１より差
動増幅器２のプラス入力端子へ信号が到着した時
には、差動増幅器２のマイナス入力端子に入つた
単発電気信号波形は消滅している。
間遅延回路３を通つて単位時間遅延後、スイツチ
１を通つて再び差動増幅器２へ戻される。この
時、単位時間遅延回路３の回路定数は、単位遅延
時間T1が単発電気信号波形の生じている時間T0
以上となるように選ぶ。（T1＞T0） このようにとることにより、スイツチ１より差
動増幅器２のプラス入力端子へ信号が到着した時
には、差動増幅器２のマイナス入力端子に入つた
単発電気信号波形は消滅している。
従つて差動増幅器２の利得を１倍とすれば、差
動増幅器２の出力へは、差動増幅器２のプラスの
入力端子へ入つた信号がそのまま出力される。
動増幅器２の出力へは、差動増幅器２のプラスの
入力端子へ入つた信号がそのまま出力される。
以後この信号は、上記同一径路を単時間T1に
１回の割で回わり始める。もし単位時間遅延回路
３に損失がある場合は、差動増幅器２の利得を１
倍より大きくとりループ利得が全体で１倍となる
ようにとる。ループ利得が１未満の時には、単一
波形は回わる回数に比例して減衰してゆくが、所
要遅延時間T2（T2＝NT1）のＮの値が十分大きく
ない場合それほど問題とはならない。ループ利得
が１倍未満の時は減衰した単発波形を、単位時間
遅延回路３に接続されたバツフアアンプ４で所要
レベルの大きさに増幅する。
１回の割で回わり始める。もし単位時間遅延回路
３に損失がある場合は、差動増幅器２の利得を１
倍より大きくとりループ利得が全体で１倍となる
ようにとる。ループ利得が１未満の時には、単一
波形は回わる回数に比例して減衰してゆくが、所
要遅延時間T2（T2＝NT1）のＮの値が十分大きく
ない場合それほど問題とはならない。ループ利得
が１倍未満の時は減衰した単発波形を、単位時間
遅延回路３に接続されたバツフアアンプ４で所要
レベルの大きさに増幅する。
バツフアアンプ４の出力端子からはいくつも単
発波形が出力されるので、アナログスイツチ６を
後につけて必要なタイミングの単発波形のみを出
力端子へ出力させる。そのタイミングの制御の
為、バツフアアンプ４の出力をアナログスイツチ
制御部５へ入力し、単発波形数をカウントし必要
遅延時間T2＝NT1のＮをカウント後、次のカウ
ント数Ｎ＋１の間の時間だけアナログスイツチ６
をオンさせる制御信号を出力させる。
発波形が出力されるので、アナログスイツチ６を
後につけて必要なタイミングの単発波形のみを出
力端子へ出力させる。そのタイミングの制御の
為、バツフアアンプ４の出力をアナログスイツチ
制御部５へ入力し、単発波形数をカウントし必要
遅延時間T2＝NT1のＮをカウント後、次のカウ
ント数Ｎ＋１の間の時間だけアナログスイツチ６
をオンさせる制御信号を出力させる。
この間の信号の時間関係を第２図ａ〜ｄのタイ
ミングチヤートを使つて説明する。第２図ａは、
差動増幅器のマイナス入力端子に入つた入力信号
を示す。第２図ｂはバツフアアンプ４の出力信号
である。第２図ｃはアナログスイツチ制御部の出
力信号である。第２図ｄはアナログスイツチの出
力信号である。この様に、本考案によりＡの波形
が所要遅延時間T2遅れてｄの波形として得られ
る。なおループ内の信号を強制的にゼロとする場
合には、スイツチ１を単位遅延時間以上オフさせ
る。
ミングチヤートを使つて説明する。第２図ａは、
差動増幅器のマイナス入力端子に入つた入力信号
を示す。第２図ｂはバツフアアンプ４の出力信号
である。第２図ｃはアナログスイツチ制御部の出
力信号である。第２図ｄはアナログスイツチの出
力信号である。この様に、本考案によりＡの波形
が所要遅延時間T2遅れてｄの波形として得られ
る。なおループ内の信号を強制的にゼロとする場
合には、スイツチ１を単位遅延時間以上オフさせ
る。
本考案の遅延回路は１つの単位遅延回路をＮ回
利用することにより、Ｎ倍の遅延時間を得ること
が出来るので、単発電気信号波形を非常に少い部
品点数で長い遅延時間をもつ遅延回路を簡単に実
現できるという効果がある。
利用することにより、Ｎ倍の遅延時間を得ること
が出来るので、単発電気信号波形を非常に少い部
品点数で長い遅延時間をもつ遅延回路を簡単に実
現できるという効果がある。
第１図は本考案の一実施例を示すブロツク図、
第２図ａ〜ｄは、第１図に示す入出力信号のタイ
ムチヤート、第３図は従来の一例を示すブロツク
図である。 １……スイツチ、２……差動増幅器、３，３
１，３２，３Ｎ……単位時間遅延回路、４……バ
アツフアアンプ、５……アナログスイツチ制御
部、６……アナログスイツチ。
第２図ａ〜ｄは、第１図に示す入出力信号のタイ
ムチヤート、第３図は従来の一例を示すブロツク
図である。 １……スイツチ、２……差動増幅器、３，３
１，３２，３Ｎ……単位時間遅延回路、４……バ
アツフアアンプ、５……アナログスイツチ制御
部、６……アナログスイツチ。
Claims (1)
- マイナス入力端子を遅延すべき信号の入力端子
とした差動増幅器と、入力端子を前記差動増幅器
の出力端子と接続した単位時間遅延回路と、入力
端子を前記単位時間遅延回路の出力端子と接続し
たバツフアアンプと、入力端子を前記バツフアア
ンプの出力端子と接続し、入力信号数をカウント
した後単位遅延時延時間だけオン信号を出力する
アナログスイツチ制御部と、入力端子を前記バツ
フアアンプの出力端子と接続し、制御端子を前記
アナログスイツチ制御部の出力端子と接続したア
ナログスイツチと、一方の接点を前記単位時間遅
延回路の出力端子と接続し、他方の接点を前記差
動増幅器のプラス入力端子と接続したスイツチと
を含むことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488386U JPH0540586Y2 (ja) | 1986-02-03 | 1986-02-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1488386U JPH0540586Y2 (ja) | 1986-02-03 | 1986-02-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62127122U JPS62127122U (ja) | 1987-08-12 |
| JPH0540586Y2 true JPH0540586Y2 (ja) | 1993-10-14 |
Family
ID=30805289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1488386U Expired - Lifetime JPH0540586Y2 (ja) | 1986-02-03 | 1986-02-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540586Y2 (ja) |
-
1986
- 1986-02-03 JP JP1488386U patent/JPH0540586Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62127122U (ja) | 1987-08-12 |
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