JP2001028544A - 多チャンネルｐｗｍデジタル・アナログコンバータ - Google Patents
多チャンネルｐｗｍデジタル・アナログコンバータInfo
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- JP2001028544A JP2001028544A JP19756599A JP19756599A JP2001028544A JP 2001028544 A JP2001028544 A JP 2001028544A JP 19756599 A JP19756599 A JP 19756599A JP 19756599 A JP19756599 A JP 19756599A JP 2001028544 A JP2001028544 A JP 2001028544A
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Abstract
(57)【要約】
【課題】高性能で安価な多チャンネルのＰＷＭデジタル
・アナログコンバータを実現する。 【解決手段】基準クロックによりカウントアップするカ
ウンタと、このカウンタのカウント値が所定の値になる
のを検出する検出回路と、入力のデジタルデータ値と前
記カウンタの所定のカウンタ値の一致を検出するコンパ
レータと、前記検出回路とコンパレータの各出力の状態
に応じてHiレベルとLowレベルに反転し、入力のデジタ
ルデータ値に対応したＰＷＭ信号を出力する手段と、前
記ＰＷＭ信号を平均化するローパスフィルタを備えたデ
ジタル・アナログコンバータを複数個持ち、多チャンネ
ルの入力デジタルデータ値を個別にデジタル・アナログ
変換するように構成した多チャンネルＰＷＭデジタル・
アナログコンバータであって、前記各コンパレータに入
力するデジタルデータ値にチャンネル間で互いに異なる
オフセット値を加えると共に前記各検出回路の所定の値
を前記オフセット値とし、各チャンネルのＰＷＭ信号の
立ち上がりが前記オフセット値に対応して互いにずれる
ように構成する。
・アナログコンバータを実現する。 【解決手段】基準クロックによりカウントアップするカ
ウンタと、このカウンタのカウント値が所定の値になる
のを検出する検出回路と、入力のデジタルデータ値と前
記カウンタの所定のカウンタ値の一致を検出するコンパ
レータと、前記検出回路とコンパレータの各出力の状態
に応じてHiレベルとLowレベルに反転し、入力のデジタ
ルデータ値に対応したＰＷＭ信号を出力する手段と、前
記ＰＷＭ信号を平均化するローパスフィルタを備えたデ
ジタル・アナログコンバータを複数個持ち、多チャンネ
ルの入力デジタルデータ値を個別にデジタル・アナログ
変換するように構成した多チャンネルＰＷＭデジタル・
アナログコンバータであって、前記各コンパレータに入
力するデジタルデータ値にチャンネル間で互いに異なる
オフセット値を加えると共に前記各検出回路の所定の値
を前記オフセット値とし、各チャンネルのＰＷＭ信号の
立ち上がりが前記オフセット値に対応して互いにずれる
ように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス幅変調型デ
ジタル・アナログコンバータにおける信号処理に関する
ものである。
ジタル・アナログコンバータにおける信号処理に関する
ものである。
【０００２】
【従来の技術】従来より、パルス幅変調（以下ＰＷＭと
いう）方式により、入力されるデジタル値をその周期に
対するデューティ比率に変調し、これをローパスフィル
タ（ＬＰＦという）を介して平均化することにより、デ
ジタル値に対応したアナログ信号を得るＰＷＭデジタル
・アナログコンバータはよく知られている。
いう）方式により、入力されるデジタル値をその周期に
対するデューティ比率に変調し、これをローパスフィル
タ（ＬＰＦという）を介して平均化することにより、デ
ジタル値に対応したアナログ信号を得るＰＷＭデジタル
・アナログコンバータはよく知られている。
【０００３】この種のＰＷＭデジタル・アナログコンバ
ータは、比較的容易に高分解能とすることができ、一例
として図３のような構成が考えられる。なお、ここでは
４チャンネルの例を示す。
ータは、比較的容易に高分解能とすることができ、一例
として図３のような構成が考えられる。なお、ここでは
４チャンネルの例を示す。
【０００４】このコンバータは、Ｇ端子にラッチ信号が
入力されるごとにデータバスのデジタルデータ値を保持
するラッチ回路１０と、クロックClockによりカウント
アップするカウンタ２０と、カウンタ値の零を検出する
とHigh（以下Hiと略す）レベル信号を出力する零検出回
路３０と、２入力の値を比較し一致したときHiレベル信
号を出力するイコールコンパレータ４０と、零検出回路
３０の出力をＪ端子に受けると共にイコールコンパレー
タ４０の出力をＫ端子に受けClockをクロック端子に受
けるＪＫフリップフロップ５０と、ＪＫフリップフロッ
プの出力信号をバッファリングするバッファ６０からな
るデジタル回路と、このデジタル回路の出力をアナログ
化するためのＬＰＦ７０を有したアナログ回路を組み合
わせたものである。
入力されるごとにデータバスのデジタルデータ値を保持
するラッチ回路１０と、クロックClockによりカウント
アップするカウンタ２０と、カウンタ値の零を検出する
とHigh（以下Hiと略す）レベル信号を出力する零検出回
路３０と、２入力の値を比較し一致したときHiレベル信
号を出力するイコールコンパレータ４０と、零検出回路
３０の出力をＪ端子に受けると共にイコールコンパレー
タ４０の出力をＫ端子に受けClockをクロック端子に受
けるＪＫフリップフロップ５０と、ＪＫフリップフロッ
プの出力信号をバッファリングするバッファ６０からな
るデジタル回路と、このデジタル回路の出力をアナログ
化するためのＬＰＦ７０を有したアナログ回路を組み合
わせたものである。
【０００５】ＪＫフリップフロップ５０の出力は、図４
に示すように、カウンタ値が零のときLowレベルからHi
レベルに立ち上がり、カウンタ値がラッチ回路１０のデ
ータ値と一致したときHiレベルからLowレベルに立ち下
がる。
に示すように、カウンタ値が零のときLowレベルからHi
レベルに立ち上がり、カウンタ値がラッチ回路１０のデ
ータ値と一致したときHiレベルからLowレベルに立ち下
がる。
【０００６】また、立ち上がるタイミングは常にカウン
タ値が零のときであり、したがってカウンタが１周する
時間が１周期となる。ＪＫフリップフロップ出力のHiレ
ベルの領域はカウンタ値が零からデータ値までであるの
で、周期に対するHiレベルの領域の時間は全振幅に対す
るデータ値に相当する。
タ値が零のときであり、したがってカウンタが１周する
時間が１周期となる。ＪＫフリップフロップ出力のHiレ
ベルの領域はカウンタ値が零からデータ値までであるの
で、周期に対するHiレベルの領域の時間は全振幅に対す
るデータ値に相当する。
【０００７】以上のようにして入力のデジタルデータ値
に対応したＰＷＭ信号がＪＫフリップフロップ５０より
出力される。このＰＷM信号はバッファを介し、次にＬ
ＰＦ７０で平均化される。平均化されたアナログ信号は
デジタルデータ値に対応した信号である。このようにし
て、デジタルデータ値に対応したアナログ信号を得るこ
とができる。
に対応したＰＷＭ信号がＪＫフリップフロップ５０より
出力される。このＰＷM信号はバッファを介し、次にＬ
ＰＦ７０で平均化される。平均化されたアナログ信号は
デジタルデータ値に対応した信号である。このようにし
て、デジタルデータ値に対応したアナログ信号を得るこ
とができる。
【０００８】
【発明が解決しようとする課題】ところで、多チャンネ
ルのデジタル・アナログコンバータを実現するには、ま
ず図３に示す回路を複数個組み合わせて実現することが
考えられる。しかし、カウンタ２０は回路規模が大きい
ため、このような回路はできるだけ共有にするのが望ま
しい。デジタル回路においてはそのようなことが容易に
実現できる。
ルのデジタル・アナログコンバータを実現するには、ま
ず図３に示す回路を複数個組み合わせて実現することが
考えられる。しかし、カウンタ２０は回路規模が大きい
ため、このような回路はできるだけ共有にするのが望ま
しい。デジタル回路においてはそのようなことが容易に
実現できる。
【０００９】例えば、図５に示すような構成が考えられ
る。このような構成によれば、複数のチャンネルを処理
させても、８ビットのカウンタ２０と零検出回路３０は
共有とすることができるため、回路を節約することがで
きる。
る。このような構成によれば、複数のチャンネルを処理
させても、８ビットのカウンタ２０と零検出回路３０は
共有とすることができるため、回路を節約することがで
きる。
【００１０】ただし、ＰＷＭ出力信号が立ち上がるタイ
ミングは、すべて零検出回路３０に依存するため、図６
に示すように同時である。デジタル回路の出力が同時に
変化すると、同時スイッチングノイズとして電源も含め
て他の信号に影響を及ぼす。このようにノイズの重畳し
た信号では出力のエッジのタイミングも変動してしま
い、デジタル・アナログコンバータとしての性能が落ち
るという課題があった。
ミングは、すべて零検出回路３０に依存するため、図６
に示すように同時である。デジタル回路の出力が同時に
変化すると、同時スイッチングノイズとして電源も含め
て他の信号に影響を及ぼす。このようにノイズの重畳し
た信号では出力のエッジのタイミングも変動してしま
い、デジタル・アナログコンバータとしての性能が落ち
るという課題があった。
【００１１】本発明は、上記の課題を解決するもので、
高性能で安価な多チャンネルのＰＷＭデジタル・アナロ
グコンバータを実現するものである。
高性能で安価な多チャンネルのＰＷＭデジタル・アナロ
グコンバータを実現するものである。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明では、基準クロックによりカウントアッ
プするカウンタと、このカウンタのカウント値が所定の
値になるのを検出する検出回路と、入力のデジタルデー
タ値と前記カウンタのカウンタ値の一致を検出するイコ
ールコンパレータと、前記検出回路とコンパレータの各
出力の状態に応じてHiレベルとLowレベルに反転し、入
力のデジタルデータ値に対応したＰＷＭ信号を出力する
手段と、前記ＰＷＭ信号を平均化するローパスフィルタ
を備えたデジタル・アナログコンバータを複数個持ち、
多チャンネルの入力デジタルデータ値を個別にデジタル
・アナログ変換するように構成した多チャンネルＰＷＭ
デジタル・アナログコンバータであって、前記各イコー
ルコンパレータに入力するデジタルデータ値にチャンネ
ル間で互いに異なるオフセット値を加えると共に前記各
検出回路の所定の値を前記オフセット値とし、各チャン
ネルのＰＷＭ信号の立ち上がりが前記オフセット値に対
応して互いにずれるように構成したことを特徴とする。
るために本発明では、基準クロックによりカウントアッ
プするカウンタと、このカウンタのカウント値が所定の
値になるのを検出する検出回路と、入力のデジタルデー
タ値と前記カウンタのカウンタ値の一致を検出するイコ
ールコンパレータと、前記検出回路とコンパレータの各
出力の状態に応じてHiレベルとLowレベルに反転し、入
力のデジタルデータ値に対応したＰＷＭ信号を出力する
手段と、前記ＰＷＭ信号を平均化するローパスフィルタ
を備えたデジタル・アナログコンバータを複数個持ち、
多チャンネルの入力デジタルデータ値を個別にデジタル
・アナログ変換するように構成した多チャンネルＰＷＭ
デジタル・アナログコンバータであって、前記各イコー
ルコンパレータに入力するデジタルデータ値にチャンネ
ル間で互いに異なるオフセット値を加えると共に前記各
検出回路の所定の値を前記オフセット値とし、各チャン
ネルのＰＷＭ信号の立ち上がりが前記オフセット値に対
応して互いにずれるように構成したことを特徴とする。
【００１３】このような構成により、各チャンネルのＰ
ＷＭ信号の立ち上がりのタイミングがずれ、同時スイッ
チングノイズの発生を防止することができる。また、チ
ャンネル数に関係なくカウンタは１個ですみ、低コスト
でＰＷＭデジタル・アナログコンバータを実現できる。
ＷＭ信号の立ち上がりのタイミングがずれ、同時スイッ
チングノイズの発生を防止することができる。また、チ
ャンネル数に関係なくカウンタは１個ですみ、低コスト
でＰＷＭデジタル・アナログコンバータを実現できる。
【００１４】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係る多チャンネルＰＷＭデジ
タル・アナログコンバータの一実施例を示す構成図であ
る。なお、実施例では、４チャンネルのコンバータを例
に示してある。
説明する。図１は本発明に係る多チャンネルＰＷＭデジ
タル・アナログコンバータの一実施例を示す構成図であ
る。なお、実施例では、４チャンネルのコンバータを例
に示してある。
【００１５】本発明では、零検出を行っている第１チャ
ンネル（ＣＨ１と表わす）を基準とし、ＣＨ２以降は加
算器８０2〜８０4を設けて各データバスの値にＣＨ１に
対する位相差分をオフセット値として加算しこれをラッ
チ回路１０2〜１０4にそれぞれラッチするように構成し
ている。
ンネル（ＣＨ１と表わす）を基準とし、ＣＨ２以降は加
算器８０2〜８０4を設けて各データバスの値にＣＨ１に
対する位相差分をオフセット値として加算しこれをラッ
チ回路１０2〜１０4にそれぞれラッチするように構成し
ている。
【００１６】各チャンネル毎のオフセット値は、図２に
示すようにすべてのチャンネル間でαずつずらしたよう
な互いに異なる値とし、ＰＷＭ出力波形の位相がすべて
重ならないようにしている。
示すようにすべてのチャンネル間でαずつずらしたよう
な互いに異なる値とし、ＰＷＭ出力波形の位相がすべて
重ならないようにしている。
【００１７】また、ＣＨ２以降では、ＣＨ１の零検出回
路３０に代えてオフセット検出回路９０1〜９０4を用い
る。このオフセット検出回路は、カウンタ２０のカウン
タ値がオフセット値になるとHiレベル信号を出力する。
このオフセット値は加算器で加算したオフセット値と同
等である。すなわち、ＣＨ２がα、ＣＨ３が２α、ＣＨ
４が３αである。
路３０に代えてオフセット検出回路９０1〜９０4を用い
る。このオフセット検出回路は、カウンタ２０のカウン
タ値がオフセット値になるとHiレベル信号を出力する。
このオフセット値は加算器で加算したオフセット値と同
等である。すなわち、ＣＨ２がα、ＣＨ３が２α、ＣＨ
４が３αである。
【００１８】このように構成することにより、PWM出力
波形は図２に示すようにそれぞれαずつずれたタイミン
グで立ち上がり、同時スイッチングのノイズ削減が可能
となる。また、必要となるカウンタ２０はチャンネル数
に関係なく１つであり、低コストを実現できる。
波形は図２に示すようにそれぞれαずつずれたタイミン
グで立ち上がり、同時スイッチングのノイズ削減が可能
となる。また、必要となるカウンタ２０はチャンネル数
に関係なく１つであり、低コストを実現できる。
【００１９】なお、データバスのデジタルデータ値にオ
フセット値を加算するために加算器を用いているが、こ
れに代えて、マイクロプロセッサを援用しソフトウェア
により演算でオフセット値を加算しこれをラッチ回路に
入力するようにしてもよい。
フセット値を加算するために加算器を用いているが、こ
れに代えて、マイクロプロセッサを援用しソフトウェア
により演算でオフセット値を加算しこれをラッチ回路に
入力するようにしてもよい。
【００２０】また、オフセット値はαずつずらした値と
しているが、必ずしもαずつ異ならせる必要はなく、
α，β，γ，．．．（α≠β≠γ，．．．）のオフセッ
ト値でもよい。
しているが、必ずしもαずつ異ならせる必要はなく、
α，β，γ，．．．（α≠β≠γ，．．．）のオフセッ
ト値でもよい。
【００２１】また、チャンネル順にオフセット値の大き
さが増加するように設定する必要もない。チャンネル順
に減少あるいは順不動であってもよい。ただし、各チャ
ンネルごとに加算するオフセット値とオフセット検出回
路で検出するオフセット値とは等しくなっている必要が
ある。
さが増加するように設定する必要もない。チャンネル順
に減少あるいは順不動であってもよい。ただし、各チャ
ンネルごとに加算するオフセット値とオフセット検出回
路で検出するオフセット値とは等しくなっている必要が
ある。
【００２２】また、零検出はＣＨ１に限らず、他のチャ
ンネルであってもよい。あるいはまた、すべてのチャン
ネルに対してオフセット値を加算して変換するように構
成してもよい。
ンネルであってもよい。あるいはまた、すべてのチャン
ネルに対してオフセット値を加算して変換するように構
成してもよい。
【００２３】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
【００２４】
【発明の効果】以上説明したように本発明によれば、簡
単な構成でＰＷＭ出力波形の位相をずらして信号処理す
ることにより、低コストで高性能な多チャンネルのＰＷ
Ｍデジタル・アナログコンバータを容易に実現すること
ができる。
単な構成でＰＷＭ出力波形の位相をずらして信号処理す
ることにより、低コストで高性能な多チャンネルのＰＷ
Ｍデジタル・アナログコンバータを容易に実現すること
ができる。
【図１】本発明に係る多チャンネルＰＷＭデジタル・ア
ナログコンバータの一実施例を示す構成図である。
ナログコンバータの一実施例を示す構成図である。
【図２】各チャンネルのＰＷＭ出力波形の関係を示す図
である。
である。
【図３】ＰＷＭデジタル・アナログコンバータの構成図
である。
である。
【図４】図３のＰＷＭデジタル・アナログコンバータの
出力波形図である。
出力波形図である。
【図５】図３のＰＷＭデジタル・アナログコンバータを
用いて多チャンネルＰＷＭデジタル・アナログコンバー
タを構成した場合の構成図である。
用いて多チャンネルＰＷＭデジタル・アナログコンバー
タを構成した場合の構成図である。
【図６】図５のＰＷＭデジタル・アナログコンバータの
各チャンネルの出力波形の関係を示す図である。
各チャンネルの出力波形の関係を示す図である。
１０1〜１０4 ラッチ回路 ２０ カウンタ ３０ 零検出回路 ４０1〜４０4 イコールコンパレータ ５０1〜５０4 ＪＫフリップフロップ ６０1〜６０4 バッファ ７０1〜７０4 ＬＰＦ ８０2〜８０4 加算器 ９０1〜９０4 オフセット検出回路
Claims (4)
- 【請求項１】基準クロックによりカウントアップするカ
ウンタと、 このカウンタのカウント値が所定の値になるのを検出す
る検出回路と、 入力のデジタルデータ値と前記カウンタのカウンタ値の
一致を検出するイコールコンパレータと、 前記検出回路とイコールコンパレータの各出力の状態に
応じてHiレベルとLowレベルに反転し、入力のデジタル
データ値に対応したＰＷＭ信号を出力する手段と、 前記ＰＷＭ信号を平均化するローパスフィルタを備えた
デジタル・アナログコンバータを複数個持ち、多チャン
ネルの入力デジタルデータ値を個別にデジタル・アナロ
グ変換するように構成した多チャンネルＰＷＭデジタル
・アナログコンバータであって、 前記各イコールコンパレータに入力するデジタルデータ
値にチャンネル間で互いに異なるオフセット値を加える
と共に前記各検出回路の所定の値を前記オフセット値と
し、各チャンネルのＰＷＭ信号の立ち上がりが前記オフ
セット値に対応して互いにずれるように構成したことを
特徴とする多チャンネルＰＷＭデジタル・アナログコン
バータ。 - 【請求項２】いずれかのチャンネルは前記オフセット値
が零であることを特徴とする請求項１記載の多チャンネ
ルＰＷＭデジタル・アナログコンバータ。 - 【請求項３】前記オフセット値はチャンネルの順に大き
くまたは小さくなるように設定されたことを特徴とする
請求項１記載の多チャンネルＰＷＭデジタル・アナログ
コンバータ。 - 【請求項４】各チャンネルのＰＷＭ信号の位相差が一定
間隔となるように前記オフセット値を設定したことを特
徴とする請求項１記載の多チャンネルＰＷＭデジタル・
アナログコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756599A JP3620352B2 (ja) | 1999-07-12 | 1999-07-12 | 多チャンネルｐｗｍデジタル・アナログコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756599A JP3620352B2 (ja) | 1999-07-12 | 1999-07-12 | 多チャンネルｐｗｍデジタル・アナログコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001028544A true JP2001028544A (ja) | 2001-01-30 |
| JP3620352B2 JP3620352B2 (ja) | 2005-02-16 |
Family
ID=16376627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19756599A Expired - Fee Related JP3620352B2 (ja) | 1999-07-12 | 1999-07-12 | 多チャンネルｐｗｍデジタル・アナログコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3620352B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006528475A (ja) * | 2003-05-12 | 2006-12-14 | ディー２オーディオ コーポレイション | スタガ出力を伴う多重チャネルパルス幅変調音響を提供するシステム及び装置 |
| JP2007514391A (ja) * | 2003-12-11 | 2007-05-31 | コンティ テミック マイクロエレクトロニック ゲゼルシャフト ミット ベシュレンクテル ハフツング | 多数の負荷素子のパルス幅変調される制御方法 |
| CN100423452C (zh) * | 2003-08-27 | 2008-10-01 | 浙江中控技术股份有限公司 | D/a转换电路以及实现d/a转换的方法 |
| KR101043347B1 (ko) * | 2010-07-05 | 2011-06-21 | 제이엠씨엔지니어링 주식회사 | 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 |
| JP2014078798A (ja) * | 2012-10-09 | 2014-05-01 | Denso Corp | Ｐｗｍ制御装置 |
| JP2021063257A (ja) * | 2019-10-11 | 2021-04-22 | 日鉄ステンレス株式会社 | フェライト系ステンレス鋼材、及び、鋼板の製造方法 |
-
1999
- 1999-07-12 JP JP19756599A patent/JP3620352B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4735987B2 (ja) * | 2003-12-11 | 2011-07-27 | コンティ テミック マイクロエレクトロニック ゲゼルシャフト ミット ベシュレンクテル ハフツング | 多数の負荷素子のパルス幅変調される制御方法 |
| KR101043347B1 (ko) * | 2010-07-05 | 2011-06-21 | 제이엠씨엔지니어링 주식회사 | 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 |
| WO2012005482A2 (ko) * | 2010-07-05 | 2012-01-12 | 제이엠씨엔지니어링 주식회사 | 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 |
| WO2012005482A3 (ko) * | 2010-07-05 | 2012-05-03 | 제이엠씨엔지니어링 주식회사 | 4채널 펄스 폭 변조 신호 생성 장치 및 이를 포함하는 전자 시스템 |
| JP2014078798A (ja) * | 2012-10-09 | 2014-05-01 | Denso Corp | Ｐｗｍ制御装置 |
| JP2021063257A (ja) * | 2019-10-11 | 2021-04-22 | 日鉄ステンレス株式会社 | フェライト系ステンレス鋼材、及び、鋼板の製造方法 |
| JP7394577B2 (ja) | 2019-10-11 | 2023-12-08 | 日鉄ステンレス株式会社 | フェライト系ステンレス鋼スラブ、及び、鋼板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3620352B2 (ja) | 2005-02-16 |
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