JP2002319928A - 中心位相判定回路とその中心位相判定方法 - Google Patents
中心位相判定回路とその中心位相判定方法Info
- Publication number
- JP2002319928A JP2002319928A JP2001122403A JP2001122403A JP2002319928A JP 2002319928 A JP2002319928 A JP 2002319928A JP 2001122403 A JP2001122403 A JP 2001122403A JP 2001122403 A JP2001122403 A JP 2001122403A JP 2002319928 A JP2002319928 A JP 2002319928A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- output
- data signal
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 データ信号に波形の乱れが生じた場合にその
乱れを補正し正常な通信を実現するための、データ信号
の中心位相を判定する中心位相判定回路を提供する。 【解決手段】 ｎを２以上の整数とし、ｎ位相シリアル
データ入力されるデータ信号の中心位相を判定する中心
位相判定回路において、データ信号をシリアルパラレル
変換し、複数の出力ポートのそれぞれを用いて、データ
信号のｎ倍の周期にシリアルパラレル変換したパラレル
データを出力するシリアルパラレル変換回路と、出力ポ
ートのそれぞれから出力されるパラレルデータの位相を
比較し、位相不一致を検出する位相比較回路と、位相比
較回路による、出力ポートのそれぞれにおける位相不一
致の検出回数をカウントするカウンタと、カウントされ
た位相不一致の発生回数に基づいて、中心位相を判定す
る回路を備えることを特徴とする。
乱れを補正し正常な通信を実現するための、データ信号
の中心位相を判定する中心位相判定回路を提供する。 【解決手段】 ｎを２以上の整数とし、ｎ位相シリアル
データ入力されるデータ信号の中心位相を判定する中心
位相判定回路において、データ信号をシリアルパラレル
変換し、複数の出力ポートのそれぞれを用いて、データ
信号のｎ倍の周期にシリアルパラレル変換したパラレル
データを出力するシリアルパラレル変換回路と、出力ポ
ートのそれぞれから出力されるパラレルデータの位相を
比較し、位相不一致を検出する位相比較回路と、位相比
較回路による、出力ポートのそれぞれにおける位相不一
致の検出回数をカウントするカウンタと、カウントされ
た位相不一致の発生回数に基づいて、中心位相を判定す
る回路を備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、データ信号の波形
の乱れの検出と補正に関し、特に、適正な中心位相を判
定しデータ信号を処理する中心位相判定回路とその中心
位相判定方法に関する。
の乱れの検出と補正に関し、特に、適正な中心位相を判
定しデータ信号を処理する中心位相判定回路とその中心
位相判定方法に関する。
【０００２】
【従来の技術】従来より、ｎ位相シリアルデータ入力さ
れるデータ信号を、シリアルパラレル変換し、複数の
（例えばｎ本の）パラレルデータに変換する技術があ
る。
れるデータ信号を、シリアルパラレル変換し、複数の
（例えばｎ本の）パラレルデータに変換する技術があ
る。
【０００３】図４は、３位相による従来の回路の一例を
示すものであって、ＩＮ＿Ｄａｔａよりデータ信号の入
力を受け、ＩＮ＿ＣＬＫよりデータ信号のクロックの入
力を受ける。そして、図５の例に示されるように、１／
３分周回路８３が、入力されたクロックを基に、元のデ
ータ信号の３倍の周期による、元のデータ信号の周期に
対応させた３種類のクロックを生成して出力する。この
３種類のクロックのそれぞれに対応して、第２フリップ
フロップ８２が、クロックされた時点において（第１フ
リップフロップ８１を介して）入力されるデータ信号を
順次、元のデータ信号の３倍の周期によるパラレルデー
タに変換する。
示すものであって、ＩＮ＿Ｄａｔａよりデータ信号の入
力を受け、ＩＮ＿ＣＬＫよりデータ信号のクロックの入
力を受ける。そして、図５の例に示されるように、１／
３分周回路８３が、入力されたクロックを基に、元のデ
ータ信号の３倍の周期による、元のデータ信号の周期に
対応させた３種類のクロックを生成して出力する。この
３種類のクロックのそれぞれに対応して、第２フリップ
フロップ８２が、クロックされた時点において（第１フ
リップフロップ８１を介して）入力されるデータ信号を
順次、元のデータ信号の３倍の周期によるパラレルデー
タに変換する。
【０００４】
【発明が解決しようとする課題】しかし、従来の技術で
は、以下に述べるような問題点があった。
は、以下に述べるような問題点があった。
【０００５】従来の技術では、図６の例に示されるよう
に、クロックに対してデータにジッタ成分（波形の乱
れ）が発生している状態では、不確定領域の位相が発生
しデータ信号の誤認識や誤処理の危険が発生する。
に、クロックに対してデータにジッタ成分（波形の乱
れ）が発生している状態では、不確定領域の位相が発生
しデータ信号の誤認識や誤処理の危険が発生する。
【０００６】図６では、図４の例の従来の回路におい
て、入力されるデータ信号に波形の乱れが生じたため、
クロックの周期と一致せずにデータ信号の不正確な読み
取りが行われてしまっている。
て、入力されるデータ信号に波形の乱れが生じたため、
クロックの周期と一致せずにデータ信号の不正確な読み
取りが行われてしまっている。
【０００７】本発明の目的は、上記従来技術の欠点を解
決し、データ信号を読み取るべき適正な位相（以下、中
心位相と呼ぶ）を検出することにより、クロックに対し
てデータにジッタ成分が発生している状態でも、データ
信号の正しい処理を実現する位相補正回路、中心位相判
定回路とその中心位相判定方法を提供することである。
決し、データ信号を読み取るべき適正な位相（以下、中
心位相と呼ぶ）を検出することにより、クロックに対し
てデータにジッタ成分が発生している状態でも、データ
信号の正しい処理を実現する位相補正回路、中心位相判
定回路とその中心位相判定方法を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明の中心位相判定回路は、ｎ（ｎは２以上の整数）
位相シリアルデータ入力されるデータ信号の中心位相を
判定する中心位相判定回路において、前記データ信号を
ｎ倍の周期にシリアルパラレル変換したパラレルデータ
を複数の出力ポートを介して出力するシリアルパラレル
変換回路と、前記出力ポートのそれぞれから出力される
パラレルデータの位相を比較し、位相不一致を検出する
位相比較回路と、前記位相比較回路による、前記出力ポ
ートのそれぞれにおける位相不一致の検出回数をカウン
トするカウンタと、前記カウントされた位相不一致の発
生回数に基づいて、前記中心位相を判定する回路を備え
ることを特徴とする。
本発明の中心位相判定回路は、ｎ（ｎは２以上の整数）
位相シリアルデータ入力されるデータ信号の中心位相を
判定する中心位相判定回路において、前記データ信号を
ｎ倍の周期にシリアルパラレル変換したパラレルデータ
を複数の出力ポートを介して出力するシリアルパラレル
変換回路と、前記出力ポートのそれぞれから出力される
パラレルデータの位相を比較し、位相不一致を検出する
位相比較回路と、前記位相比較回路による、前記出力ポ
ートのそれぞれにおける位相不一致の検出回数をカウン
トするカウンタと、前記カウントされた位相不一致の発
生回数に基づいて、前記中心位相を判定する回路を備え
ることを特徴とする。
【０００９】請求項２の本発明の中心位相判定回路は、
前記シリアルパラレル変換回路は、前記データ信号のｎ
倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれか
ら、前記データ信号の各周期のビットをシリアルパラレ
ル変換したパラレルデータを出力し、前記位相比較回路
は、前記出力ポートの内で、前記データ信号の第ｉ番目
（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出
力する前記パラレルデータの位相を、それぞれ前記デー
タ信号の第ｉ＋１番目の周期が割り当てられた出力ポー
トが出力する前記パラレルデータの位相と比較し、位相
不一致を検出することを特徴とする。
前記シリアルパラレル変換回路は、前記データ信号のｎ
倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれか
ら、前記データ信号の各周期のビットをシリアルパラレ
ル変換したパラレルデータを出力し、前記位相比較回路
は、前記出力ポートの内で、前記データ信号の第ｉ番目
（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出
力する前記パラレルデータの位相を、それぞれ前記デー
タ信号の第ｉ＋１番目の周期が割り当てられた出力ポー
トが出力する前記パラレルデータの位相と比較し、位相
不一致を検出することを特徴とする。
【００１０】請求項３の本発明の中心位相判定回路は、
前記カウンタによりカウントされた位相不一致の発生回
数が、最大値を成す前記出力ポートを判定する最大判定
回路と、前記位相不一致の発生回数が最大値を成す出力
ポートの組み合わせと、出力されるパラレルデータの位
相を前記中心位相と判定する出力ポートとの、予め設定
された対応関係に基づいて、前記中心位相を判定する回
路を備えることを特徴とする。
前記カウンタによりカウントされた位相不一致の発生回
数が、最大値を成す前記出力ポートを判定する最大判定
回路と、前記位相不一致の発生回数が最大値を成す出力
ポートの組み合わせと、出力されるパラレルデータの位
相を前記中心位相と判定する出力ポートとの、予め設定
された対応関係に基づいて、前記中心位相を判定する回
路を備えることを特徴とする。
【００１１】請求項４の本発明の位相補正回路は、ｎ
（ｎは２以上の整数）位相シリアルデータ入力されるデ
ータ信号の位相の乱れを補正する位相補正回路におい
て、前記データ信号をｎ倍の周期にシリアルパラレル変
換したパラレルデータを複数の出力ポートを介して出力
するシリアルパラレル変換回路と、前記出力ポートのそ
れぞれから出力されるパラレルデータの位相を比較し、
位相不一致を検出する位相比較回路と、前記位相比較回
路による、前記出力ポートのそれぞれにおける位相不一
致の検出回数をカウントするカウンタと、前記カウント
された位相不一致の発生回数に基づいて前記中心位相を
判定し、前記シリアルパラレル変換された前記データ信
号を、判定された前記中心位相に基づく正確な周期のシ
リアルデータに変換して出力する回路を備えることを特
徴とする。
（ｎは２以上の整数）位相シリアルデータ入力されるデ
ータ信号の位相の乱れを補正する位相補正回路におい
て、前記データ信号をｎ倍の周期にシリアルパラレル変
換したパラレルデータを複数の出力ポートを介して出力
するシリアルパラレル変換回路と、前記出力ポートのそ
れぞれから出力されるパラレルデータの位相を比較し、
位相不一致を検出する位相比較回路と、前記位相比較回
路による、前記出力ポートのそれぞれにおける位相不一
致の検出回数をカウントするカウンタと、前記カウント
された位相不一致の発生回数に基づいて前記中心位相を
判定し、前記シリアルパラレル変換された前記データ信
号を、判定された前記中心位相に基づく正確な周期のシ
リアルデータに変換して出力する回路を備えることを特
徴とする。
【００１２】請求項５の本発明の位相補正回路は、前記
シリアルパラレル変換回路は、前記データ信号のｎ倍の
周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、
前記データ信号の各周期のビットをシリアルパラレル変
換したパラレルデータを出力し、前記位相比較回路は、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ
＝１〜ｎ）の周期が割り当てられた出力ポートが出力す
る前記パラレルデータの位相を、それぞれ前記データ信
号の第ｉ＋１番目の周期が割り当てられた出力ポートが
出力する前記パラレルデータの位相と比較し、位相不一
致を検出することを特徴とする。
シリアルパラレル変換回路は、前記データ信号のｎ倍の
周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、
前記データ信号の各周期のビットをシリアルパラレル変
換したパラレルデータを出力し、前記位相比較回路は、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ
＝１〜ｎ）の周期が割り当てられた出力ポートが出力す
る前記パラレルデータの位相を、それぞれ前記データ信
号の第ｉ＋１番目の周期が割り当てられた出力ポートが
出力する前記パラレルデータの位相と比較し、位相不一
致を検出することを特徴とする。
【００１３】請求項６の本発明の位相補正回路は、前記
カウンタによりカウントされた位相不一致の発生回数
が、最大値を成す前記出力ポートを判定する最大判定回
路と、前記位相不一致の発生回数が最大値を成す出力ポ
ートの組み合わせと、出力されるパラレルデータの位相
を前記中心位相と判定する出力ポートとの、予め設定さ
れた対応関係に基づいて、前記中心位相を判定する回路
を備えることを特徴とする。
カウンタによりカウントされた位相不一致の発生回数
が、最大値を成す前記出力ポートを判定する最大判定回
路と、前記位相不一致の発生回数が最大値を成す出力ポ
ートの組み合わせと、出力されるパラレルデータの位相
を前記中心位相と判定する出力ポートとの、予め設定さ
れた対応関係に基づいて、前記中心位相を判定する回路
を備えることを特徴とする。
【００１４】請求項７の本発明の中心位相判定方法は、
ｎ（ｎは２以上の整数）位相シリアルデータ入力される
データ信号の中心位相を判定する中心位相判定方法にお
いて、前記データ信号をｎ倍の周期にシリアルパラレル
変換したパラレルデータを複数の出力ポートを介して出
力するシリアルパラレル変換ステップと、前記出力ポー
トのそれぞれから出力されるパラレルデータの位相を比
較し、位相不一致を検出する位相比較ステップと、前記
出力ポートのそれぞれにおける位相不一致の検出回数を
カウントするカウンタと、前記カウントされた位相不一
致の発生回数に基づいて、前記中心位相を判定するステ
ップを備えることを特徴とする。
ｎ（ｎは２以上の整数）位相シリアルデータ入力される
データ信号の中心位相を判定する中心位相判定方法にお
いて、前記データ信号をｎ倍の周期にシリアルパラレル
変換したパラレルデータを複数の出力ポートを介して出
力するシリアルパラレル変換ステップと、前記出力ポー
トのそれぞれから出力されるパラレルデータの位相を比
較し、位相不一致を検出する位相比較ステップと、前記
出力ポートのそれぞれにおける位相不一致の検出回数を
カウントするカウンタと、前記カウントされた位相不一
致の発生回数に基づいて、前記中心位相を判定するステ
ップを備えることを特徴とする。
【００１５】請求項８の本発明の中心位相判定方法は、
前記シリアルパラレル変換ステップにおいて、前記デー
タ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートの
それぞれから、前記データ信号の各周期のビットをシリ
アルパラレル変換したパラレルデータを出力し、前記位
相比較ステップにおいて、前記出力ポートの内で、前記
データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当て
られた出力ポートが出力する前記パラレルデータの位相
を、それぞれ前記データ信号の第ｉ＋１番目の周期が割
り当てられた出力ポートが出力する前記パラレルデータ
の位相と比較し、位相不一致を検出することを特徴とす
る。
前記シリアルパラレル変換ステップにおいて、前記デー
タ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートの
それぞれから、前記データ信号の各周期のビットをシリ
アルパラレル変換したパラレルデータを出力し、前記位
相比較ステップにおいて、前記出力ポートの内で、前記
データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当て
られた出力ポートが出力する前記パラレルデータの位相
を、それぞれ前記データ信号の第ｉ＋１番目の周期が割
り当てられた出力ポートが出力する前記パラレルデータ
の位相と比較し、位相不一致を検出することを特徴とす
る。
【００１６】請求項９の本発明の中心位相判定方法は、
前記カウンタによりカウントされた位相不一致の発生回
数が、最大値を成す前記出力ポートを判定する最大判定
ステップと、前記位相不一致の発生回数が最大値を成す
出力ポートの組み合わせと、出力されるパラレルデータ
の位相を前記中心位相と判定する出力ポートとの、予め
設定された対応関係に基づいて、前記中心位相を判定す
るステップを備えることを特徴とする。
前記カウンタによりカウントされた位相不一致の発生回
数が、最大値を成す前記出力ポートを判定する最大判定
ステップと、前記位相不一致の発生回数が最大値を成す
出力ポートの組み合わせと、出力されるパラレルデータ
の位相を前記中心位相と判定する出力ポートとの、予め
設定された対応関係に基づいて、前記中心位相を判定す
るステップを備えることを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１８】図１は、本発明の第１の実施の形態による
位相補正回路１００の構成を示すブロック図である。
位相補正回路１００の構成を示すブロック図である。
【００１９】本実施の形態による位相補正回路１００
は、ｎ位相シリアルデータ入力を受け付けて、その受け
付けたデータ信号の中心位相を判定する。そして、デー
タ信号に波形の乱れが生じている場合には、判定された
中心位相に基づいてこれを適正に補正し、補正されたデ
ータ信号を出力する。ここで、“ｎ”は、２以上の整数
の定数であり、特にその値を限定する必要はない。
は、ｎ位相シリアルデータ入力を受け付けて、その受け
付けたデータ信号の中心位相を判定する。そして、デー
タ信号に波形の乱れが生じている場合には、判定された
中心位相に基づいてこれを適正に補正し、補正されたデ
ータ信号を出力する。ここで、“ｎ”は、２以上の整数
の定数であり、特にその値を限定する必要はない。
【００２０】図１を参照すると、本実施の形態の位相補
正回路１００は、シリアルパラレル変換回路１０、分周
回路２０、位相比較回路３０、カウンタ回路４０、最大
判定回路５０、セレクタ回路６０を備えている。また、
ｎ位相シリアルデータのデータ信号の入力端子（ＩＮ＿
Ｄａｔａ）と、データ信号のクロックの入力端子（ＩＮ
＿ＣＬＫ）と、中心位相の判定の指示を受け付けるため
の位相判定検出時間制御端子（ＩＮ＿ＬＤ）を備えて、
このそれぞれの端子を介して外部からのデータやクロッ
クや指示を受け付ける。
正回路１００は、シリアルパラレル変換回路１０、分周
回路２０、位相比較回路３０、カウンタ回路４０、最大
判定回路５０、セレクタ回路６０を備えている。また、
ｎ位相シリアルデータのデータ信号の入力端子（ＩＮ＿
Ｄａｔａ）と、データ信号のクロックの入力端子（ＩＮ
＿ＣＬＫ）と、中心位相の判定の指示を受け付けるため
の位相判定検出時間制御端子（ＩＮ＿ＬＤ）を備えて、
このそれぞれの端子を介して外部からのデータやクロッ
クや指示を受け付ける。
【００２１】１：（ｎ＋１）シリアルパラレル（Ｓ／
Ｐ）変換回路１０は、ｎ位相シリアルデータ入力（ＩＮ
＿Ｄａｔａ）を、シリアルパラレル変換する。ここで
は、“ｎ＋１”本の出力ポートのそれぞれから、データ
信号のｎ倍の周期により、データ信号の各周期のビット
をシリアルパラレル変換したパラレルデータを出力す
る。
Ｐ）変換回路１０は、ｎ位相シリアルデータ入力（ＩＮ
＿Ｄａｔａ）を、シリアルパラレル変換する。ここで
は、“ｎ＋１”本の出力ポートのそれぞれから、データ
信号のｎ倍の周期により、データ信号の各周期のビット
をシリアルパラレル変換したパラレルデータを出力す
る。
【００２２】ここでは、パラレルデータの周期がデータ
信号の周期のｎ倍であり、出力ポートの数が“ｎ＋１”
本であって、つまり図３の例に示されるように、データ
信号の最先の周期のビットを出力する出力ポートと、最
終の周期のビットを出力する出力ポートとにおいては、
出力するパラレルデータは一周期（データ信号の周期の
ｎ倍）違うのみで同一である。
信号の周期のｎ倍であり、出力ポートの数が“ｎ＋１”
本であって、つまり図３の例に示されるように、データ
信号の最先の周期のビットを出力する出力ポートと、最
終の周期のビットを出力する出力ポートとにおいては、
出力するパラレルデータは一周期（データ信号の周期の
ｎ倍）違うのみで同一である。
【００２３】１／ｎ分周回路２０は、クロック入力（Ｉ
Ｎ＿ＣＬＫ）を基に、その１／ｎの周波数による、元の
データ信号の周期に対応させたｎ種類のクロックを生成
して出力する。
Ｎ＿ＣＬＫ）を基に、その１／ｎの周波数による、元の
データ信号の周期に対応させたｎ種類のクロックを生成
して出力する。
【００２４】位相比較回路３０は、ｎ個の比較器３１を
備えて、シリアルパラレル変換回路１０により変換され
た、ｎ＋１種類の各パラレルデータの位相を、基のデー
タ信号の位相が隣り合うもの毎のｎ組にまとめてそれぞ
れを比較し、それぞれの組における位相の不一致を検出
する。
備えて、シリアルパラレル変換回路１０により変換され
た、ｎ＋１種類の各パラレルデータの位相を、基のデー
タ信号の位相が隣り合うもの毎のｎ組にまとめてそれぞ
れを比較し、それぞれの組における位相の不一致を検出
する。
【００２５】カウンタ回路４０は、ｎ個のカウンタを備
えて、ｎ組みのパラレルデータの組み合わせのそれぞれ
に対応して、位相比較回路３０により検出された不一致
の数をカウントする。
えて、ｎ組みのパラレルデータの組み合わせのそれぞれ
に対応して、位相比較回路３０により検出された不一致
の数をカウントする。
【００２６】最大判定回路５０は、カウンタ回路４０に
よりカウントされた不一致の数の中で、最も多くの不一
致がカウントされたものを判定する。
よりカウントされた不一致の数の中で、最も多くの不一
致がカウントされたものを判定する。
【００２７】n to 1セレクタ回路６０は、最大判定回路
５０の判定結果を基に中心位相を判定する。このセレク
タ回路６０による中心位相の判定方法は、例えば、位相
不一致の発生回数が最大値を成す出力ポートの組み合わ
せと、出力されるパラレルデータの位相を前記中心位相
と判定する出力ポートとの対応関係を、予め設定してお
き、この対応関係に基づいて判定する等の方法が可能で
ある。この場合の対応関係の設定では、位相不一致の発
生回数が最大値を成す出力ポートの組み合わせにおける
各出力ポートの位相から、位相が最も大きく離れる出力
ポートを、その位相を前記中心位相と判定する出力ポー
トとして予め設定しておく等の方法が可能である。
５０の判定結果を基に中心位相を判定する。このセレク
タ回路６０による中心位相の判定方法は、例えば、位相
不一致の発生回数が最大値を成す出力ポートの組み合わ
せと、出力されるパラレルデータの位相を前記中心位相
と判定する出力ポートとの対応関係を、予め設定してお
き、この対応関係に基づいて判定する等の方法が可能で
ある。この場合の対応関係の設定では、位相不一致の発
生回数が最大値を成す出力ポートの組み合わせにおける
各出力ポートの位相から、位相が最も大きく離れる出力
ポートを、その位相を前記中心位相と判定する出力ポー
トとして予め設定しておく等の方法が可能である。
【００２８】そして、n to 1セレクタ回路６０は、前記
シリアルパラレル変換された前記データ信号を、この判
定された前記中心位相に基づく正確な周期のシリアルデ
ータに変換して、出力端子（ＯＵＴ＿Ｄａ）から出力す
る。
シリアルパラレル変換された前記データ信号を、この判
定された前記中心位相に基づく正確な周期のシリアルデ
ータに変換して、出力端子（ＯＵＴ＿Ｄａ）から出力す
る。
【００２９】また、セレクタ回路６０は、上述された中
心位相の判定処理を、位相判定検出時間制御端子（ＩＮ
＿ＬＤ）からの指示に応じて実行する。
心位相の判定処理を、位相判定検出時間制御端子（ＩＮ
＿ＬＤ）からの指示に応じて実行する。
【００３０】図２は、本発明の位相補正回路の３位相中
心位相を判定する実施例の構成を示すブロック図であ
り、図３は、本実施例による位相補正回路の動作を説明
するためのタイミングチャートである。また、動作は、
全てクロック入力の立ち上がりを基準とする。
心位相を判定する実施例の構成を示すブロック図であ
り、図３は、本実施例による位相補正回路の動作を説明
するためのタイミングチャートである。また、動作は、
全てクロック入力の立ち上がりを基準とする。
【００３１】図２、図３を参照すると、本実施例におい
ては、３位相による中心位相の判定を行うために、１：
４シリアルパラレル変換回路１０ａ、１／３分周回路２
０ａ、Ａ〜Ｃの３個の比較器３１ａ（xor A、xor B、xo
r C）を備える位相比較回路３０ａ、Ａ〜Ｃの３個のカ
ウンタ４１ａ（cnt A、cnt B、cnt C）を備えるカウン
タ回路４０ａ、最大判定回路５０ａ、３：１セレクタ回
路６０ａを備えている。
ては、３位相による中心位相の判定を行うために、１：
４シリアルパラレル変換回路１０ａ、１／３分周回路２
０ａ、Ａ〜Ｃの３個の比較器３１ａ（xor A、xor B、xo
r C）を備える位相比較回路３０ａ、Ａ〜Ｃの３個のカ
ウンタ４１ａ（cnt A、cnt B、cnt C）を備えるカウン
タ回路４０ａ、最大判定回路５０ａ、３：１セレクタ回
路６０ａを備えている。
【００３２】また、１：４シリアルパラレル変換回路１
０ａは、パラレル出力を実行するＡ〜Ｄの４個の出力ポ
ート１２（sp A、sp B、sp C、sp D）と、各出力ポート
へのデータの転送を中継するＡ〜Ｄの４個のレジスタ１
１（Reg A、Reg B、Reg C、Reg D）を備えている。
０ａは、パラレル出力を実行するＡ〜Ｄの４個の出力ポ
ート１２（sp A、sp B、sp C、sp D）と、各出力ポート
へのデータの転送を中継するＡ〜Ｄの４個のレジスタ１
１（Reg A、Reg B、Reg C、Reg D）を備えている。
【００３３】まず、３位相シリアルデータ入力（ＩＮ＿
Ｄａｔａ）を、１／３分周回路２０ａの出力クロック
（ＯＣＬＫ）を基準に、１：４シリアルパラレル変換回
路１０ａが４位相のパラレルデータを出力し、その出力
された４位相のパラレルデータを、位相比較回路３０ａ
が位相の隣り合うもの毎に位相比較を行う。
Ｄａｔａ）を、１／３分周回路２０ａの出力クロック
（ＯＣＬＫ）を基準に、１：４シリアルパラレル変換回
路１０ａが４位相のパラレルデータを出力し、その出力
された４位相のパラレルデータを、位相比較回路３０ａ
が位相の隣り合うもの毎に位相比較を行う。
【００３４】ここで、位相判定検出時間制御端子（ＩＮ
＿ＬＤ）が“Ｌｏ”の場合には、各位相比較器３１ａに
おいて不一致が検出された回数を、対応する各カウンタ
回路４１ａがそれぞれにカウントする。
＿ＬＤ）が“Ｌｏ”の場合には、各位相比較器３１ａに
おいて不一致が検出された回数を、対応する各カウンタ
回路４１ａがそれぞれにカウントする。
【００３５】そして、位相判定検出時間制御端子（ＩＮ
＿ＬＤ）が“Ｈｉ”となり、中心位相の判定を指示され
た場合には、各カウンタ４１ａをストップし、最大判定
回路５０ａ（ＤＥＣ）が、この各カウンタ４１ａの内で
最大の値を成すものを判定する。そして、この最大判定
回路５０ａの判定に基づいて、３：１セレクタ回路６０
ａ（ＳＥＬ）は、中心位相を判定する。
＿ＬＤ）が“Ｈｉ”となり、中心位相の判定を指示され
た場合には、各カウンタ４１ａをストップし、最大判定
回路５０ａ（ＤＥＣ）が、この各カウンタ４１ａの内で
最大の値を成すものを判定する。そして、この最大判定
回路５０ａの判定に基づいて、３：１セレクタ回路６０
ａ（ＳＥＬ）は、中心位相を判定する。
【００３６】図３の例においては、cnt Aのカウンタ４
１ａが最も多い“１００００”回の位相の不一致を検出
している。ここで、cnt Aのカウンタ４１ａは、sp Aとs
p Bの各出力ポート３１ａから出力されるパラレルデー
タの不一致の回数を数えたのであり、このため、このsp
Aとsp Bの位相から最も離れるsp Cの出力ポート３１ａ
から出力されるパラレルデータの位相を、中心位相とし
て判定するのである。
１ａが最も多い“１００００”回の位相の不一致を検出
している。ここで、cnt Aのカウンタ４１ａは、sp Aとs
p Bの各出力ポート３１ａから出力されるパラレルデー
タの不一致の回数を数えたのであり、このため、このsp
Aとsp Bの位相から最も離れるsp Cの出力ポート３１ａ
から出力されるパラレルデータの位相を、中心位相とし
て判定するのである。
【００３７】この判定処理は、例えば、cnt Aのカウン
タ４１ａが最大の場合に、（そのspAとsp Bから最も離
れる）sp Cの位相を中心位相として判定する旨を、予め
設定しておくことにより、３：１セレクタ回路６０ａ
は、その設定を参照して中心位相を判定することができ
る。またこの場合には、同様にして、cnt Bが最大の場
合にはsp Aの位相を中心位相として判定し、cnt Cが最
大の場合にはsp Bの位相を中心位相として判定する旨を
設定しておく。
タ４１ａが最大の場合に、（そのspAとsp Bから最も離
れる）sp Cの位相を中心位相として判定する旨を、予め
設定しておくことにより、３：１セレクタ回路６０ａ
は、その設定を参照して中心位相を判定することができ
る。またこの場合には、同様にして、cnt Bが最大の場
合にはsp Aの位相を中心位相として判定し、cnt Cが最
大の場合にはsp Bの位相を中心位相として判定する旨を
設定しておく。
【００３８】以上説明したように本実施の形態によれ
ば、クロックに対してデータ信号にジッタ成分が発生し
た場合にも、データ信号を常に中心位相で検出すること
により、データの誤った転送の発生を解消することがで
きる。
ば、クロックに対してデータ信号にジッタ成分が発生し
た場合にも、データ信号を常に中心位相で検出すること
により、データの誤った転送の発生を解消することがで
きる。
【００３９】また、図１に示される本発明の第１の実施
の形態においては、入力されたデータ信号の中心位相を
判定して、判定された中心位相に基づいて位相の乱れを
補正した適正なデータ信号を出力する位相補正回路１０
０を示しているが、同様にして本発明の回路を、判定さ
れた中心位相の出力を行う中心位相判定回路とする実施
の形態も可能である。
の形態においては、入力されたデータ信号の中心位相を
判定して、判定された中心位相に基づいて位相の乱れを
補正した適正なデータ信号を出力する位相補正回路１０
０を示しているが、同様にして本発明の回路を、判定さ
れた中心位相の出力を行う中心位相判定回路とする実施
の形態も可能である。
【００４０】中心位相判定回路とする実施の形態におい
ては、図１のセレクタ回路６０の代わりに、最大判定回
路５０の判定に基づいて中心位相を（図１のセレクタ回
路６０と同様に）判定して、出力する回路を備える。そ
して、本実施の形態の中心位相判定回路から出力される
中心位相は、他のデータ信号の補正を行う回路や、デー
タ信号の読み取りを行う回路等に対して入力し、これら
の回路における処理に用いることができる。
ては、図１のセレクタ回路６０の代わりに、最大判定回
路５０の判定に基づいて中心位相を（図１のセレクタ回
路６０と同様に）判定して、出力する回路を備える。そ
して、本実施の形態の中心位相判定回路から出力される
中心位相は、他のデータ信号の補正を行う回路や、デー
タ信号の読み取りを行う回路等に対して入力し、これら
の回路における処理に用いることができる。
【００４１】また、図２の実施例においては、３位相に
よる中心位相の判定を行うものであったが、同様の構成
により、任意のｎ（ｎ≧２）によるｎ位相の中心位相を
判定する回路を作成することができる。例えば、４位相
を使用した場合に、同様にして、４位相の中心位相判定
回路や４位相の位相補正回路を作成することができる。
よる中心位相の判定を行うものであったが、同様の構成
により、任意のｎ（ｎ≧２）によるｎ位相の中心位相を
判定する回路を作成することができる。例えば、４位相
を使用した場合に、同様にして、４位相の中心位相判定
回路や４位相の位相補正回路を作成することができる。
【００４２】以上好ましい実施の形態及び実施例をあげ
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。
【００４３】
【発明の効果】以上説明したように本発明によれば、ク
ロックに対してデータ信号にジッタ成分が発生した場合
にも、データ信号を常に中心位相で検出することによ
り、データの誤った転送の発生を解消することができ
る。
ロックに対してデータ信号にジッタ成分が発生した場合
にも、データ信号を常に中心位相で検出することによ
り、データの誤った転送の発生を解消することができ
る。
【図１】 本発明の第１の実施の形態による位相補正回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】 本発明の位相補正回路の３位相中心位相を判
定する実施例の構成を示すブロック図である。
定する実施例の構成を示すブロック図である。
【図３】 図２の実施例による位相補正回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図４】 従来の回路の構成を示す図である。
【図５】 図４の従来の回路の正常時の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
【図６】 図４の従来の回路の、データ信号に波形の乱
れが生じた場合の動作を示すタイミングチャート図であ
る。
れが生じた場合の動作を示すタイミングチャート図であ
る。
１００ 位相補正回路 １０ シリアルパラレル変換回路 ２０ 分周回路 ３０ 位相比較回路 ３１ 比較器 ４０ カウンタ回路 ４１ カウンタ ５０ 最大判定回路 ６０ セレクタ回路 １０ａ １：４シリアルパラレル変換回路 ２０ａ １／３分周回路 ３０ａ 位相比較回路 ３１ａ 比較器 ４０ａ カウンタ回路 ４１ａ カウンタ ５０ａ 最大判定回路 ６０ａ ３：１セレクタ回路 ７０ 内部論理処理回路 ８１、８２ フリップフロップ ８３ １／３分周回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増子 英克 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 Ｆターム(参考） 5K047 AA03 GG07 GG08 LL05 MM11 MM28 MM55 MM56 MM60
Claims (9)
- 【請求項１】 ｎ（ｎは２以上の整数）位相シリアルデ
ータ入力されるデータ信号の中心位相を判定する中心位
相判定回路において、 前記データ信号をｎ倍の周期にシリアルパラレル変換し
たパラレルデータを複数の出力ポートを介して出力する
シリアルパラレル変換回路と、 前記出力ポートのそれぞれから出力されるパラレルデー
タの位相を比較し、位相不一致を検出する位相比較回路
と、 前記位相比較回路による、前記出力ポートのそれぞれに
おける位相不一致の検出回数をカウントするカウンタ
と、 前記カウントされた位相不一致の発生回数に基づいて、
前記中心位相を判定する回路を備えることを特徴とする
中心位相判定回路。 - 【請求項２】 前記シリアルパラレル変換回路は、 前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力
ポートのそれぞれから、前記データ信号の各周期のビッ
トをシリアルパラレル変換したパラレルデータを出力
し、 前記位相比較回路は、 前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ
＝１〜ｎ）の周期が割り当てられた出力ポートが出力す
る前記パラレルデータの位相を、それぞれ前記データ信
号の第ｉ＋１番目の周期が割り当てられた出力ポートが
出力する前記パラレルデータの位相と比較し、位相不一
致を検出することを特徴とする請求項１に記載の中心位
相判定回路。 - 【請求項３】前記カウンタによりカウントされた位相不
一致の発生回数が、最大値を成す前記出力ポートを判定
する最大判定回路と、 前記位相不一致の発生回数が最大値を成す出力ポートの
組み合わせと、出力されるパラレルデータの位相を前記
中心位相と判定する出力ポートとの、予め設定された対
応関係に基づいて、前記中心位相を判定する回路を備え
ることを特徴とする請求項１又は請求項２に記載の中心
位相判定回路。 - 【請求項４】 ｎ（ｎは２以上の整数）位相シリアルデ
ータ入力されるデータ信号の位相の乱れを補正する位相
補正回路において、 前記データ信号をｎ倍の周期にシリアルパラレル変換し
たパラレルデータを複数の出力ポートを介して出力する
シリアルパラレル変換回路と、 前記出力ポートのそれぞれから出力されるパラレルデー
タの位相を比較し、位相不一致を検出する位相比較回路
と、 前記位相比較回路による、前記出力ポートのそれぞれに
おける位相不一致の検出回数をカウントするカウンタ
と、 前記カウントされた位相不一致の発生回数に基づいて前
記中心位相を判定し、前記シリアルパラレル変換された
前記データ信号を、判定された前記中心位相に基づく正
確な周期のシリアルデータに変換して出力する回路を備
えることを特徴とする位相補正回路。 - 【請求項５】 前記シリアルパラレル変換回路は、 前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力
ポートのそれぞれから、前記データ信号の各周期のビッ
トをシリアルパラレル変換したパラレルデータを出力
し、 前記位相比較回路は、 前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ
＝１〜ｎ）の周期が割り当てられた出力ポートが出力す
る前記パラレルデータの位相を、それぞれ前記データ信
号の第ｉ＋１番目の周期が割り当てられた出力ポートが
出力する前記パラレルデータの位相と比較し、位相不一
致を検出することを特徴とする請求項４に記載の位相補
正回路。 - 【請求項６】前記カウンタによりカウントされた位相不
一致の発生回数が、最大値を成す前記出力ポートを判定
する最大判定回路と、 前記位相不一致の発生回数が最大値を成す出力ポートの
組み合わせと、出力されるパラレルデータの位相を前記
中心位相と判定する出力ポートとの、予め設定された対
応関係に基づいて、前記中心位相を判定する回路を備え
ることを特徴とする請求項４又は請求項５に記載の位相
補正回路。 - 【請求項７】 ｎ（ｎは２以上の整数）位相シリアルデ
ータ入力されるデータ信号の中心位相を判定する中心位
相判定方法において、 前記データ信号をｎ倍の周期にシリアルパラレル変換し
たパラレルデータを複数の出力ポートを介して出力する
シリアルパラレル変換ステップと、 前記出力ポートのそれぞれから出力されるパラレルデー
タの位相を比較し、位相不一致を検出する位相比較ステ
ップと、 前記出力ポートのそれぞれにおける位相不一致の検出回
数をカウントするカウンタと、 前記カウントされた位相不一致の発生回数に基づいて、
前記中心位相を判定するステップを備えることを特徴と
する中心位相判定方法。 - 【請求項８】 前記シリアルパラレル変換ステップにお
いて、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個
の出力ポートのそれぞれから、前記データ信号の各周期
のビットをシリアルパラレル変換したパラレルデータを
出力し、 前記位相比較ステップにおいて、前記出力ポートの内
で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が
割り当てられた出力ポートが出力する前記パラレルデー
タの位相を、それぞれ前記データ信号の第ｉ＋１番目の
周期が割り当てられた出力ポートが出力する前記パラレ
ルデータの位相と比較し、位相不一致を検出することを
特徴とする請求項７に記載の中心位相判定方法。 - 【請求項９】前記カウンタによりカウントされた位相不
一致の発生回数が、最大値を成す前記出力ポートを判定
する最大判定ステップと、 前記位相不一致の発生回数が最大値を成す出力ポートの
組み合わせと、出力されるパラレルデータの位相を前記
中心位相と判定する出力ポートとの、予め設定された対
応関係に基づいて、前記中心位相を判定するステップを
備えることを特徴とする請求項７又は請求項８に記載の
中心位相判定方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122403A JP3597142B2 (ja) | 2001-04-20 | 2001-04-20 | 中心位相判定回路とその中心位相判定方法 |
| US10/120,481 US6597296B2 (en) | 2001-04-20 | 2002-04-12 | Center phase verifying circuit and center phase verifying method |
| CN02116155.0A CN1383286A (zh) | 2001-04-20 | 2002-04-19 | 中心相位判定电路及其中心相位判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122403A JP3597142B2 (ja) | 2001-04-20 | 2001-04-20 | 中心位相判定回路とその中心位相判定方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004175765A Division JP3742092B2 (ja) | 2004-06-14 | 2004-06-14 | 中心位相判定回路とその中心位相判定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319928A true JP2002319928A (ja) | 2002-10-31 |
| JP3597142B2 JP3597142B2 (ja) | 2004-12-02 |
Family
ID=18972116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001122403A Expired - Lifetime JP3597142B2 (ja) | 2001-04-20 | 2001-04-20 | 中心位相判定回路とその中心位相判定方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6597296B2 (ja) |
| JP (1) | JP3597142B2 (ja) |
| CN (1) | CN1383286A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3988636B2 (ja) * | 2002-02-15 | 2007-10-10 | 株式会社デンソー | マイクロコンピュータ及び車両用ｅｃｕ |
| JP4510491B2 (ja) * | 2004-03-26 | 2010-07-21 | リーダー電子株式会社 | ラッチおよびこれを使用した位相同期化回路 |
| US20060188046A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Prediction of an optimal sampling point for clock resynchronization in a source synchronous data channel |
| US20060187729A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Source synchronous communication channel interface receive logic |
| JP4741003B2 (ja) * | 2006-07-28 | 2011-08-03 | パナソニック株式会社 | 位相比較器，位相比較装置，およびクロックデータリカバリシステム |
| US7515075B1 (en) * | 2007-09-17 | 2009-04-07 | Qimonda Ag | Data conversion |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4189622A (en) * | 1975-10-17 | 1980-02-19 | Ncr Corporation | Data communication system and bit-timing circuit |
| US4119796A (en) * | 1976-11-01 | 1978-10-10 | Versitron, Inc. | Automatic data synchronizer |
| JPH0440125A (ja) * | 1990-06-06 | 1992-02-10 | Advantest Corp | パターン同期回路 |
| WO2001084702A2 (en) * | 2000-04-28 | 2001-11-08 | Broadcom Corporation | High-speed serial data transceiver systems and related methods |
-
2001
- 2001-04-20 JP JP2001122403A patent/JP3597142B2/ja not_active Expired - Lifetime
-
2002
- 2002-04-12 US US10/120,481 patent/US6597296B2/en not_active Expired - Lifetime
- 2002-04-19 CN CN02116155.0A patent/CN1383286A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6597296B2 (en) | 2003-07-22 |
| US20020154043A1 (en) | 2002-10-24 |
| JP3597142B2 (ja) | 2004-12-02 |
| CN1383286A (zh) | 2002-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10308729A (ja) | 同期回路制御装置 | |
| US9952281B2 (en) | Clock jitter and power supply noise analysis | |
| JPH0250643A (ja) | 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 | |
| JP3597142B2 (ja) | 中心位相判定回路とその中心位相判定方法 | |
| JP3966852B2 (ja) | シリアル通信装置 | |
| JP3742092B2 (ja) | 中心位相判定回路とその中心位相判定方法 | |
| JP2626551B2 (ja) | 誤り許容パターンマッチング回路 | |
| JP2725486B2 (ja) | ポインタ処理回路 | |
| JP2001230824A (ja) | データ受信方式 | |
| JP2001028544A (ja) | 多チャンネルｐｗｍデジタル・アナログコンバータ | |
| JPH04326219A (ja) | ポインタ処理回路 | |
| JP3125651B2 (ja) | レート発生器 | |
| JP3316882B2 (ja) | パターンの一致／不一致検出回路 | |
| JP2745993B2 (ja) | 信号伝送方式 | |
| KR100204062B1 (ko) | 저속 데이타 프레임 위상 정렬기 | |
| JPH0316054B2 (ja) | ||
| JP2819955B2 (ja) | 装置内誤り監視回路 | |
| JPS62146036A (ja) | クロツク非同期検出回路 | |
| JPH0220941A (ja) | データ識別回路 | |
| US6260153B1 (en) | Automatic compensation circuit for no margin input data | |
| JPH0685629A (ja) | 一致検出回路 | |
| JP2000188591A (ja) | 受信データ誤り検出回路 | |
| JP2002344435A (ja) | ビットパターン同期装置 | |
| JP2003174433A (ja) | バイフェーズデータエラー検出回路 | |
| JPH09284107A (ja) | パルス幅変調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040614 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040823 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040907 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3597142 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |