JP3597142B2 - 中心位相判定回路とその中心位相判定方法 - Google Patents
中心位相判定回路とその中心位相判定方法 Download PDFInfo
- Publication number
- JP3597142B2 JP3597142B2 JP2001122403A JP2001122403A JP3597142B2 JP 3597142 B2 JP3597142 B2 JP 3597142B2 JP 2001122403 A JP2001122403 A JP 2001122403A JP 2001122403 A JP2001122403 A JP 2001122403A JP 3597142 B2 JP3597142 B2 JP 3597142B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output
- data signal
- serial
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、データ信号の波形の乱れの検出と補正に関し、特に、適正な中心位相を判定しデータ信号を処理する中心位相判定回路とその中心位相判定方法に関する。
【０００２】
【従来の技術】
従来より、ｎ位相シリアルデータ入力されるデータ信号を、シリアルパラレル変換し、複数の（例えばｎ本の）パラレルデータに変換する技術がある。
【０００３】
図４は、３位相による従来の回路の一例を示すものであって、ＩＮ＿Ｄａｔａよりデータ信号の入力を受け、ＩＮ＿ＣＬＫよりデータ信号のクロックの入力を受ける。そして、図５の例に示されるように、１／３分周回路８３が、入力されたクロックを基に、元のデータ信号の３倍の周期による、元のデータ信号の周期に対応させた３種類のクロックを生成して出力する。この３種類のクロックのそれぞれに対応して、第２フリップフロップ８２が、クロックされた時点において（第１フリップフロップ８１を介して）入力されるデータ信号を順次、元のデータ信号の３倍の周期によるパラレルデータに変換する。
【０００４】
【発明が解決しようとする課題】
しかし、従来の技術では、以下に述べるような問題点があった。
【０００５】
従来の技術では、図６の例に示されるように、クロックに対してデータにジッタ成分（波形の乱れ）が発生している状態では、不確定領域の位相が発生しデータ信号の誤認識や誤処理の危険が発生する。
【０００６】
図６では、図４の例の従来の回路において、入力されるデータ信号に波形の乱れが生じたため、クロックの周期と一致せずにデータ信号の不正確な読み取りが行われてしまっている。
【０００７】
本発明の目的は、上記従来技術の欠点を解決し、データ信号を読み取るべき適正な位相（以下、中心位相と呼ぶ）を検出することにより、クロックに対してデータにジッタ成分が発生している状態でも、データ信号の正しい処理を実現する位相補正回路、中心位相判定回路とその中心位相判定方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明の中心位相判定回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換回路と、前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定する回路を備え、前記シリアルパラレル変換回路は、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、前記位相比較回路は、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする。
【０００９】
請求項２の本発明の位相補正回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換回路と、前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウントされた位相不一致の発生回数に基づいて前記中心位相を判定し、前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路とを備え、さらに、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定する回路を備え、前記シリアルパラレル変換回路は、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、前記位相比較回路は、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする。
【００１０】
請求項３の本発明の中心位相判定方法は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換ステップと、前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較ステップと、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするステップと、前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定ステップと、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定するステップを備え、前記シリアルパラレル変換ステップにおいて、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、前記位相比較ステップにおいて、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の第１の実施の形態による位相補正回路１００の構成を示すブロック図である。
【００１９】
本実施の形態による位相補正回路１００は、ｎ位相シリアルデータ入力を受け付けて、その受け付けたデータ信号の中心位相を判定する。そして、データ信号に波形の乱れが生じている場合には、判定された中心位相に基づいてこれを適正に補正し、補正されたデータ信号を出力する。ここで、“ｎ”は、２以上の整数の定数であり、特にその値を限定する必要はない。
【００２０】
図１を参照すると、本実施の形態の位相補正回路１００は、シリアルパラレル変換回路１０、分周回路２０、位相比較回路３０、カウンタ回路４０、最大判定回路５０、セレクタ回路６０を備えている。また、ｎ位相シリアルデータのデータ信号の入力端子（ＩＮ＿Ｄａｔａ）と、データ信号のクロックの入力端子（ＩＮ＿ＣＬＫ）と、中心位相の判定の指示を受け付けるための位相判定検出時間制御端子（ＩＮ＿ＬＤ）を備えて、このそれぞれの端子を介して外部からのデータやクロックや指示を受け付ける。
【００２１】
１：（ｎ＋１）シリアルパラレル（Ｓ／Ｐ）変換回路１０は、ｎ位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、シリアルパラレル変換する。ここでは、“ｎ＋１”本の出力ポートのそれぞれから、データ信号のｎ倍の周期により、データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力する。
【００２２】
ここでは、パラレルデータの周期がデータ信号の周期のｎ倍であり、出力ポートの数が“ｎ＋１”本であって、つまり図３の例に示されるように、データ信号の最先の周期のビットを出力する出力ポートと、最終の周期のビットを出力する出力ポートとにおいては、出力するパラレルデータは一周期（データ信号の周期のｎ倍）違うのみで同一である。
【００２３】
１／ｎ分周回路２０は、クロック入力（ＩＮ＿ＣＬＫ）を基に、その１／ｎの周波数による、元のデータ信号の周期に対応させたｎ種類のクロックを生成して出力する。
【００２４】
位相比較回路３０は、ｎ個の比較器３１を備えて、シリアルパラレル変換回路１０により変換された、ｎ＋１種類の各パラレルデータの位相を、基のデータ信号の位相が隣り合うもの毎のｎ組にまとめてそれぞれを比較し、それぞれの組における位相の不一致を検出する。
【００２５】
カウンタ回路４０は、ｎ個のカウンタを備えて、ｎ組みのパラレルデータの組み合わせのそれぞれに対応して、位相比較回路３０により検出された不一致の数をカウントする。
【００２６】
最大判定回路５０は、カウンタ回路４０によりカウントされた不一致の数の中で、最も多くの不一致がカウントされたものを判定する。
【００２７】
ｎ ｔｏ １セレクタ回路６０は、最大判定回路５０の判定結果を基に中心位相を判定する。このセレクタ回路６０による中心位相の判定方法は、例えば、位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの対応関係を、予め設定しておき、この対応関係に基づいて判定する等の方法が可能である。この場合の対応関係の設定では、位相不一致の発生回数が最大値を成す出力ポートの組み合わせにおける各出力ポートの位相から、位相が最も大きく離れる出力ポートを、その位相を前記中心位相と判定する出力ポートとして予め設定しておく等の方法が可能である。
【００２８】
そして、ｎ ｔｏ １セレクタ回路６０は、前記シリアルパラレル変換された前記データ信号を、この判定された前記中心位相に基づく正確な周期のシリアルデータに変換して、出力端子（ＯＵＴ＿Ｄａ）から出力する。
【００２９】
また、セレクタ回路６０は、上述された中心位相の判定処理を、位相判定検出時間制御端子（ＩＮ＿ＬＤ）からの指示に応じて実行する。
【００３０】
図２は、本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図であり、図３は、本実施例による位相補正回路の動作を説明するためのタイミングチャートである。また、動作は、全てクロック入力の立ち上がりを基準とする。
【００３１】
図２、図３を参照すると、本実施例においては、３位相による中心位相の判定を行うために、１：４シリアルパラレル変換回路１０ａ、１／３分周回路２０ａ、Ａ〜Ｃの３個の比較器３１ａ（ｘｏｒ Ａ、ｘｏｒ Ｂ、ｘｏｒ Ｃ）を備える位相比較回路３０ａ、Ａ〜Ｃの３個のカウンタ４１ａ（ｃｎｔ Ａ、ｃｎｔ Ｂ、ｃｎｔ Ｃ）を備えるカウンタ回路４０ａ、最大判定回路５０ａ、３：１セレクタ回路６０ａを備えている。
【００３２】
また、１：４シリアルパラレル変換回路１０ａは、パラレル出力を実行するＡ〜Ｄの４個の出力ポート１２（ｓｐ Ａ、ｓｐ Ｂ、ｓｐ Ｃ、ｓｐ Ｄ）と、各出力ポートへのデータの転送を中継するＡ〜Ｄの４個のレジスタ１１（Ｒｅｇ Ａ、Ｒｅｇ Ｂ、Ｒｅｇ Ｃ、Ｒｅｇ Ｄ）を備えている。
【００３３】
まず、３位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、１／３分周回路２０ａの出力クロック（ＯＣＬＫ）を基準に、１：４シリアルパラレル変換回路１０ａが４位相のパラレルデータを出力し、その出力された４位相のパラレルデータを、位相比較回路３０ａが位相の隣り合うもの毎に位相比較を行う。
【００３４】
ここで、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｌｏ”の場合には、各位相比較器３１ａにおいて不一致が検出された回数を、対応する各カウンタ回路４１ａがそれぞれにカウントする。
【００３５】
そして、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｈｉ”となり、中心位相の判定を指示された場合には、各カウンタ４１ａをストップし、最大判定回路５０ａ（ＤＥＣ）が、この各カウンタ４１ａの内で最大の値を成すものを判定する。そして、この最大判定回路５０ａの判定に基づいて、３：１セレクタ回路６０ａ（ＳＥＬ）は、中心位相を判定する。
【００３６】
図３の例においては、ｃｎｔ Ａのカウンタ４１ａが最も多い“１００００”回の位相の不一致を検出している。ここで、ｃｎｔ Ａのカウンタ４１ａは、ｓｐ Ａとｓｐ Ｂの各出力ポート３１ａから出力されるパラレルデータの不一致の回数を数えたのであり、このため、このｓｐ Ａとｓｐ Ｂの位相から最も離れるｓｐ Ｃの出力ポート３１ａから出力されるパラレルデータの位相を、中心位相として判定するのである。
【００３７】
この判定処理は、例えば、ｃｎｔ Ａのカウンタ４１ａが最大の場合に、（そのｓｐ Ａとｓｐ Ｂから最も離れる）ｓｐ Ｃの位相を中心位相として判定する旨を、予め設定しておくことにより、３：１セレクタ回路６０ａは、その設定を参照して中心位相を判定することができる。またこの場合には、同様にして、ｃｎｔ Ｂが最大の場合にはｓｐ Ａの位相を中心位相として判定し、ｃｎｔ Ｃが最大の場合にはｓｐ Ｂの位相を中心位相として判定する旨を設定しておく。
【００３８】
以上説明したように本実施の形態によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。
【００３９】
また、図１に示される本発明の第１の実施の形態においては、入力されたデータ信号の中心位相を判定して、判定された中心位相に基づいて位相の乱れを補正した適正なデータ信号を出力する位相補正回路１００を示しているが、同様にして本発明の回路を、判定された中心位相の出力を行う中心位相判定回路とする実施の形態も可能である。
【００４０】
中心位相判定回路とする実施の形態においては、図１のセレクタ回路６０の代わりに、最大判定回路５０の判定に基づいて中心位相を（図１のセレクタ回路６０と同様に）判定して、出力する回路を備える。そして、本実施の形態の中心位相判定回路から出力される中心位相は、他のデータ信号の補正を行う回路や、データ信号の読み取りを行う回路等に対して入力し、これらの回路における処理に用いることができる。
【００４１】
また、図２の実施例においては、３位相による中心位相の判定を行うものであったが、同様の構成により、任意のｎ（ｎ≧２）によるｎ位相の中心位相を判定する回路を作成することができる。例えば、４位相を使用した場合に、同様にして、４位相の中心位相判定回路や４位相の位相補正回路を作成することができる。
【００４２】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【００４３】
【発明の効果】
以上説明したように本発明によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による位相補正回路の構成を示すブロック図である。
【図２】本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図である。
【図３】図２の実施例による位相補正回路の動作を説明するためのタイミングチャートである。
【図４】従来の回路の構成を示す図である。
【図５】図４の従来の回路の正常時の動作を示すタイミングチャート図である。
【図６】図４の従来の回路の、データ信号に波形の乱れが生じた場合の動作を示すタイミングチャート図である。
【符号の説明】
１００ 位相補正回路
１０ シリアルパラレル変換回路
２０ 分周回路
３０ 位相比較回路
３１ 比較器
４０ カウンタ回路
４１ カウンタ
５０ 最大判定回路
６０ セレクタ回路
１０ａ １：４シリアルパラレル変換回路
２０ａ １／３分周回路
３０ａ 位相比較回路
３１ａ 比較器
４０ａ カウンタ回路
４１ａ カウンタ
５０ａ 最大判定回路
６０ａ ３：１セレクタ回路
７０ 内部論理処理回路
８１、８２ フリップフロップ
８３ １／３分周回路
【発明の属する技術分野】
本発明は、データ信号の波形の乱れの検出と補正に関し、特に、適正な中心位相を判定しデータ信号を処理する中心位相判定回路とその中心位相判定方法に関する。
【０００２】
【従来の技術】
従来より、ｎ位相シリアルデータ入力されるデータ信号を、シリアルパラレル変換し、複数の（例えばｎ本の）パラレルデータに変換する技術がある。
【０００３】
図４は、３位相による従来の回路の一例を示すものであって、ＩＮ＿Ｄａｔａよりデータ信号の入力を受け、ＩＮ＿ＣＬＫよりデータ信号のクロックの入力を受ける。そして、図５の例に示されるように、１／３分周回路８３が、入力されたクロックを基に、元のデータ信号の３倍の周期による、元のデータ信号の周期に対応させた３種類のクロックを生成して出力する。この３種類のクロックのそれぞれに対応して、第２フリップフロップ８２が、クロックされた時点において（第１フリップフロップ８１を介して）入力されるデータ信号を順次、元のデータ信号の３倍の周期によるパラレルデータに変換する。
【０００４】
【発明が解決しようとする課題】
しかし、従来の技術では、以下に述べるような問題点があった。
【０００５】
従来の技術では、図６の例に示されるように、クロックに対してデータにジッタ成分（波形の乱れ）が発生している状態では、不確定領域の位相が発生しデータ信号の誤認識や誤処理の危険が発生する。
【０００６】
図６では、図４の例の従来の回路において、入力されるデータ信号に波形の乱れが生じたため、クロックの周期と一致せずにデータ信号の不正確な読み取りが行われてしまっている。
【０００７】
本発明の目的は、上記従来技術の欠点を解決し、データ信号を読み取るべき適正な位相（以下、中心位相と呼ぶ）を検出することにより、クロックに対してデータにジッタ成分が発生している状態でも、データ信号の正しい処理を実現する位相補正回路、中心位相判定回路とその中心位相判定方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明の中心位相判定回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換回路と、前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定する回路を備え、前記シリアルパラレル変換回路は、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、前記位相比較回路は、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする。
【０００９】
請求項２の本発明の位相補正回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換回路と、前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウントされた位相不一致の発生回数に基づいて前記中心位相を判定し、前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路とを備え、さらに、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定する回路を備え、前記シリアルパラレル変換回路は、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、前記位相比較回路は、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする。
【００１０】
請求項３の本発明の中心位相判定方法は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換ステップと、前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較ステップと、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするステップと、前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定ステップと、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定するステップを備え、前記シリアルパラレル変換ステップにおいて、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、前記位相比較ステップにおいて、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の第１の実施の形態による位相補正回路１００の構成を示すブロック図である。
【００１９】
本実施の形態による位相補正回路１００は、ｎ位相シリアルデータ入力を受け付けて、その受け付けたデータ信号の中心位相を判定する。そして、データ信号に波形の乱れが生じている場合には、判定された中心位相に基づいてこれを適正に補正し、補正されたデータ信号を出力する。ここで、“ｎ”は、２以上の整数の定数であり、特にその値を限定する必要はない。
【００２０】
図１を参照すると、本実施の形態の位相補正回路１００は、シリアルパラレル変換回路１０、分周回路２０、位相比較回路３０、カウンタ回路４０、最大判定回路５０、セレクタ回路６０を備えている。また、ｎ位相シリアルデータのデータ信号の入力端子（ＩＮ＿Ｄａｔａ）と、データ信号のクロックの入力端子（ＩＮ＿ＣＬＫ）と、中心位相の判定の指示を受け付けるための位相判定検出時間制御端子（ＩＮ＿ＬＤ）を備えて、このそれぞれの端子を介して外部からのデータやクロックや指示を受け付ける。
【００２１】
１：（ｎ＋１）シリアルパラレル（Ｓ／Ｐ）変換回路１０は、ｎ位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、シリアルパラレル変換する。ここでは、“ｎ＋１”本の出力ポートのそれぞれから、データ信号のｎ倍の周期により、データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力する。
【００２２】
ここでは、パラレルデータの周期がデータ信号の周期のｎ倍であり、出力ポートの数が“ｎ＋１”本であって、つまり図３の例に示されるように、データ信号の最先の周期のビットを出力する出力ポートと、最終の周期のビットを出力する出力ポートとにおいては、出力するパラレルデータは一周期（データ信号の周期のｎ倍）違うのみで同一である。
【００２３】
１／ｎ分周回路２０は、クロック入力（ＩＮ＿ＣＬＫ）を基に、その１／ｎの周波数による、元のデータ信号の周期に対応させたｎ種類のクロックを生成して出力する。
【００２４】
位相比較回路３０は、ｎ個の比較器３１を備えて、シリアルパラレル変換回路１０により変換された、ｎ＋１種類の各パラレルデータの位相を、基のデータ信号の位相が隣り合うもの毎のｎ組にまとめてそれぞれを比較し、それぞれの組における位相の不一致を検出する。
【００２５】
カウンタ回路４０は、ｎ個のカウンタを備えて、ｎ組みのパラレルデータの組み合わせのそれぞれに対応して、位相比較回路３０により検出された不一致の数をカウントする。
【００２６】
最大判定回路５０は、カウンタ回路４０によりカウントされた不一致の数の中で、最も多くの不一致がカウントされたものを判定する。
【００２７】
ｎ ｔｏ １セレクタ回路６０は、最大判定回路５０の判定結果を基に中心位相を判定する。このセレクタ回路６０による中心位相の判定方法は、例えば、位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの対応関係を、予め設定しておき、この対応関係に基づいて判定する等の方法が可能である。この場合の対応関係の設定では、位相不一致の発生回数が最大値を成す出力ポートの組み合わせにおける各出力ポートの位相から、位相が最も大きく離れる出力ポートを、その位相を前記中心位相と判定する出力ポートとして予め設定しておく等の方法が可能である。
【００２８】
そして、ｎ ｔｏ １セレクタ回路６０は、前記シリアルパラレル変換された前記データ信号を、この判定された前記中心位相に基づく正確な周期のシリアルデータに変換して、出力端子（ＯＵＴ＿Ｄａ）から出力する。
【００２９】
また、セレクタ回路６０は、上述された中心位相の判定処理を、位相判定検出時間制御端子（ＩＮ＿ＬＤ）からの指示に応じて実行する。
【００３０】
図２は、本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図であり、図３は、本実施例による位相補正回路の動作を説明するためのタイミングチャートである。また、動作は、全てクロック入力の立ち上がりを基準とする。
【００３１】
図２、図３を参照すると、本実施例においては、３位相による中心位相の判定を行うために、１：４シリアルパラレル変換回路１０ａ、１／３分周回路２０ａ、Ａ〜Ｃの３個の比較器３１ａ（ｘｏｒ Ａ、ｘｏｒ Ｂ、ｘｏｒ Ｃ）を備える位相比較回路３０ａ、Ａ〜Ｃの３個のカウンタ４１ａ（ｃｎｔ Ａ、ｃｎｔ Ｂ、ｃｎｔ Ｃ）を備えるカウンタ回路４０ａ、最大判定回路５０ａ、３：１セレクタ回路６０ａを備えている。
【００３２】
また、１：４シリアルパラレル変換回路１０ａは、パラレル出力を実行するＡ〜Ｄの４個の出力ポート１２（ｓｐ Ａ、ｓｐ Ｂ、ｓｐ Ｃ、ｓｐ Ｄ）と、各出力ポートへのデータの転送を中継するＡ〜Ｄの４個のレジスタ１１（Ｒｅｇ Ａ、Ｒｅｇ Ｂ、Ｒｅｇ Ｃ、Ｒｅｇ Ｄ）を備えている。
【００３３】
まず、３位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、１／３分周回路２０ａの出力クロック（ＯＣＬＫ）を基準に、１：４シリアルパラレル変換回路１０ａが４位相のパラレルデータを出力し、その出力された４位相のパラレルデータを、位相比較回路３０ａが位相の隣り合うもの毎に位相比較を行う。
【００３４】
ここで、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｌｏ”の場合には、各位相比較器３１ａにおいて不一致が検出された回数を、対応する各カウンタ回路４１ａがそれぞれにカウントする。
【００３５】
そして、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｈｉ”となり、中心位相の判定を指示された場合には、各カウンタ４１ａをストップし、最大判定回路５０ａ（ＤＥＣ）が、この各カウンタ４１ａの内で最大の値を成すものを判定する。そして、この最大判定回路５０ａの判定に基づいて、３：１セレクタ回路６０ａ（ＳＥＬ）は、中心位相を判定する。
【００３６】
図３の例においては、ｃｎｔ Ａのカウンタ４１ａが最も多い“１００００”回の位相の不一致を検出している。ここで、ｃｎｔ Ａのカウンタ４１ａは、ｓｐ Ａとｓｐ Ｂの各出力ポート３１ａから出力されるパラレルデータの不一致の回数を数えたのであり、このため、このｓｐ Ａとｓｐ Ｂの位相から最も離れるｓｐ Ｃの出力ポート３１ａから出力されるパラレルデータの位相を、中心位相として判定するのである。
【００３７】
この判定処理は、例えば、ｃｎｔ Ａのカウンタ４１ａが最大の場合に、（そのｓｐ Ａとｓｐ Ｂから最も離れる）ｓｐ Ｃの位相を中心位相として判定する旨を、予め設定しておくことにより、３：１セレクタ回路６０ａは、その設定を参照して中心位相を判定することができる。またこの場合には、同様にして、ｃｎｔ Ｂが最大の場合にはｓｐ Ａの位相を中心位相として判定し、ｃｎｔ Ｃが最大の場合にはｓｐ Ｂの位相を中心位相として判定する旨を設定しておく。
【００３８】
以上説明したように本実施の形態によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。
【００３９】
また、図１に示される本発明の第１の実施の形態においては、入力されたデータ信号の中心位相を判定して、判定された中心位相に基づいて位相の乱れを補正した適正なデータ信号を出力する位相補正回路１００を示しているが、同様にして本発明の回路を、判定された中心位相の出力を行う中心位相判定回路とする実施の形態も可能である。
【００４０】
中心位相判定回路とする実施の形態においては、図１のセレクタ回路６０の代わりに、最大判定回路５０の判定に基づいて中心位相を（図１のセレクタ回路６０と同様に）判定して、出力する回路を備える。そして、本実施の形態の中心位相判定回路から出力される中心位相は、他のデータ信号の補正を行う回路や、データ信号の読み取りを行う回路等に対して入力し、これらの回路における処理に用いることができる。
【００４１】
また、図２の実施例においては、３位相による中心位相の判定を行うものであったが、同様の構成により、任意のｎ（ｎ≧２）によるｎ位相の中心位相を判定する回路を作成することができる。例えば、４位相を使用した場合に、同様にして、４位相の中心位相判定回路や４位相の位相補正回路を作成することができる。
【００４２】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【００４３】
【発明の効果】
以上説明したように本発明によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による位相補正回路の構成を示すブロック図である。
【図２】本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図である。
【図３】図２の実施例による位相補正回路の動作を説明するためのタイミングチャートである。
【図４】従来の回路の構成を示す図である。
【図５】図４の従来の回路の正常時の動作を示すタイミングチャート図である。
【図６】図４の従来の回路の、データ信号に波形の乱れが生じた場合の動作を示すタイミングチャート図である。
【符号の説明】
１００ 位相補正回路
１０ シリアルパラレル変換回路
２０ 分周回路
３０ 位相比較回路
３１ 比較器
４０ カウンタ回路
４１ カウンタ
５０ 最大判定回路
６０ セレクタ回路
１０ａ １：４シリアルパラレル変換回路
２０ａ １／３分周回路
３０ａ 位相比較回路
３１ａ 比較器
４０ａ カウンタ回路
４１ａ カウンタ
５０ａ 最大判定回路
６０ａ ３：１セレクタ回路
７０ 内部論理処理回路
８１、８２ フリップフロップ
８３ １／３分周回路
Claims (3)
- ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、
前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換回路と、
前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定する回路を備え、
前記シリアルパラレル変換回路は、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、
前記位相比較回路は、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする中心位相判定回路。 - ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、
前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換回路と、
前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウントされた位相不一致の発生回数に基づいて前記中心位相を判定し、前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路とを備え、
さらに、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定する回路を備え、
前記シリアルパラレル変換回路は、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、
前記位相比較回路は、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする位相補正回路。 - ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、
前記データ信号をｎ倍の周期にシリアルパラレル変換したパラレルデータを複数の出力ポートを介して出力するシリアルパラレル変換ステップと、
前記出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、前記出力ポートのそれぞれにおける位相不一致を検出する位相比較ステップと、
前記出力ポートのそれぞれにおける位相不一致の検出回数をカウントするステップと、
前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートを判定する最大判定ステップと、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの、予め設定された対応関係に基づいて、前記中心位相を判定するステップを備え、
前記シリアルパラレル変換ステップにおいて、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力し、
前記位相比較ステップにおいて、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較し、位相不一致を検出することを特徴とする中心位相判定方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122403A JP3597142B2 (ja) | 2001-04-20 | 2001-04-20 | 中心位相判定回路とその中心位相判定方法 |
| US10/120,481 US6597296B2 (en) | 2001-04-20 | 2002-04-12 | Center phase verifying circuit and center phase verifying method |
| CN02116155.0A CN1383286A (zh) | 2001-04-20 | 2002-04-19 | 中心相位判定电路及其中心相位判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122403A JP3597142B2 (ja) | 2001-04-20 | 2001-04-20 | 中心位相判定回路とその中心位相判定方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004175765A Division JP3742092B2 (ja) | 2004-06-14 | 2004-06-14 | 中心位相判定回路とその中心位相判定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319928A JP2002319928A (ja) | 2002-10-31 |
| JP3597142B2 true JP3597142B2 (ja) | 2004-12-02 |
Family
ID=18972116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001122403A Expired - Lifetime JP3597142B2 (ja) | 2001-04-20 | 2001-04-20 | 中心位相判定回路とその中心位相判定方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6597296B2 (ja) |
| JP (1) | JP3597142B2 (ja) |
| CN (1) | CN1383286A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3988636B2 (ja) * | 2002-02-15 | 2007-10-10 | 株式会社デンソー | マイクロコンピュータ及び車両用ｅｃｕ |
| JP4510491B2 (ja) * | 2004-03-26 | 2010-07-21 | リーダー電子株式会社 | ラッチおよびこれを使用した位相同期化回路 |
| US20060188046A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Prediction of an optimal sampling point for clock resynchronization in a source synchronous data channel |
| US20060187729A1 (en) * | 2005-02-24 | 2006-08-24 | Broadcom Corporation | Source synchronous communication channel interface receive logic |
| US8149974B2 (en) * | 2006-07-28 | 2012-04-03 | Panasonic Corporation | Phase comparator, phase comparison device, and clock data recovery system |
| US7515075B1 (en) * | 2007-09-17 | 2009-04-07 | Qimonda Ag | Data conversion |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4189622A (en) * | 1975-10-17 | 1980-02-19 | Ncr Corporation | Data communication system and bit-timing circuit |
| US4119796A (en) * | 1976-11-01 | 1978-10-10 | Versitron, Inc. | Automatic data synchronizer |
| JPH0440125A (ja) * | 1990-06-06 | 1992-02-10 | Advantest Corp | パターン同期回路 |
| AU2001257348A1 (en) * | 2000-04-28 | 2001-11-12 | Broadcom Corporation | Methods and systems for adaptive receiver equalization |
-
2001
- 2001-04-20 JP JP2001122403A patent/JP3597142B2/ja not_active Expired - Lifetime
-
2002
- 2002-04-12 US US10/120,481 patent/US6597296B2/en not_active Expired - Lifetime
- 2002-04-19 CN CN02116155.0A patent/CN1383286A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002319928A (ja) | 2002-10-31 |
| US6597296B2 (en) | 2003-07-22 |
| CN1383286A (zh) | 2002-12-04 |
| US20020154043A1 (en) | 2002-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4077454B2 (ja) | 位相比較回路及びクロックリカバリ回路 | |
| US6745353B2 (en) | Method and apparatus for sliding window link physical error detection | |
| JP4122017B2 (ja) | 周波数ロック検出器 | |
| US10615956B2 (en) | Clock and data recovery device and phase detection method | |
| JP3597142B2 (ja) | 中心位相判定回路とその中心位相判定方法 | |
| US8817933B2 (en) | Method and apparatus for clock data recovery from Manchester coded serial data stream | |
| JP3742092B2 (ja) | 中心位相判定回路とその中心位相判定方法 | |
| JP3966852B2 (ja) | シリアル通信装置 | |
| US8519765B2 (en) | Method and apparatus for signal phase calibration | |
| JP3705273B2 (ja) | クロック抽出回路およびクロック抽出方法 | |
| JP2018042032A (ja) | 受信装置 | |
| JP2002026885A (ja) | 同期パターン位置検出回路 | |
| JP3316882B2 (ja) | パターンの一致／不一致検出回路 | |
| JP3125651B2 (ja) | レート発生器 | |
| JPS62146036A (ja) | クロツク非同期検出回路 | |
| JP2003174433A (ja) | バイフェーズデータエラー検出回路 | |
| JP2745993B2 (ja) | 信号伝送方式 | |
| JP2811671B2 (ja) | 同期信号検出装置 | |
| JP2819955B2 (ja) | 装置内誤り監視回路 | |
| JPH0220941A (ja) | データ識別回路 | |
| KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
| JP2000332836A (ja) | マンチェスタ符号受信装置 | |
| JP2000188591A (ja) | 受信データ誤り検出回路 | |
| JPH05160738A (ja) | Ｃｍｉ復号方式 | |
| JP2002344435A (ja) | ビットパターン同期装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040113 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040413 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040614 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040823 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040907 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3597142 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080917 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090917 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100917 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110917 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120917 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |