JPH0220941A

JPH0220941A - データ識別回路

Info

Publication number: JPH0220941A
Application number: JP17060788A
Authority: JP
Inventors: Masayuki Taguchi; 雅之田口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-08
Filing date: 1988-07-08
Publication date: 1990-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ伝送の受信機で使用される自己タイミン
グ形のデータ識別回路に関し、特にバイポーラ信号を受
信してデジタル信号処理により等化、自動利得調整（Ａ
ＧＣ）を行なったあとで用いるためのデータ識別回路に
関する。

〔従来の技術〕

従来この種のデータ識別回路では、受信信号の“１”レ
ベルか“０”レベルかを判定する場合、その中間値であ
るたとえば“帆５゛′というレベルを判定基準として比
較を行なっている。バイポーラ信号ではレベルが３値す
なわち１．Ｏ，−１があり、実際にはＡＤ変換された信
号が等化器において符号付２進数で処理されるため、ま
ず絶対値変換も行なってから上記の判定を行なう。第７
図は従来のデータ識別回路による受信機の構成例を示す
ものである。入力１１でバイポーラ信号が受信されると
、ＡＤ変換器１によりたとえば８ビツトのデジタル信号
に変換される。等化器２は伝送路の周波数２位相特性を
補償すると同時にＡＧＣ回路４の出力信号により自動的
に利得を調整する働きをもつ。データ識別回路３はコン
パレータ９と識別回路１０で構成される。コンパレータ
９は等止器２の出力信号を基準レベル発生回路１３の出
力と比較して“１゛′か“０”の信号を出力する。これ
をタイミング抽出回路５で決定される識別タイミングに
より識別回路１０がラッチして再生データとして出力す
るものである０判定基準レベルは、この場合“０．５”
というレベルに固定されている。これは等止器がほぼ理
想的に動作し、出力信号として＋１．Ｏ，−１がきちん
と保たれているという前提条件があるためである。

〔発明が解決しようとする課題〕

しかしながら等止器を理想的なものとして作り上げるた
めには、演算処理のビット数が８ビツトという有限長で
は不十分であり、これを解決するためには、演算ビット
数を増やすとともにＡＤ変換そのものの精度を上げて量
子化誤差の削減をはかる必要がある。ＡＤ変換器を最も
高速で動作する並列形で構成する場合、入力の比較器の
数はビット数をｎとしなとき２’個必要となる。

まな等止器を構成するデジタルフィルタにおいても演算
ビット数が増えると乗算回路の規模が大きくなるととも
に処理時間が長くなるという問題が発生する。

特に伝送速度が速くなるほど、演算周期と処理時間の関
係が相反する形で回路の実現を困難のものとし、また消
費電力の増大を伴うので、ＬＳＩ化の際に回路分割を要
し、システム全体としてのコストアップになりかねない
。

上述した等止器の理想動作近似にともなう問題点に対し
、本発明ではデータ識別回路に簡単なハードウェアも付
加することにより判定動作に余裕をもどせ、等止器等の
設計を容易にさせるという独創的内容を有する。

〔課題を解決するための手段〕

本発明によるデータ識別回路は、バイポーラ入力信号の
中で論理“１”を表わす信号レベルを検知しその平均値
を発生する第１の基準レベル発生回路と、論理“０”を
表わす信号レベルを検知しその平均値を発生する第２の
基準レベル発生回路ト、前記第１の基準レベル発生回路
の出力と第２の基準レベル発生回路の出力によりその中
間レベルを発生する第３の基準レベル発生回路と、前記
第３の基準レベル発生回路の出力により入力信号のデー
タ識別を行うデータ識別回路とを有している。

〔実施例〕

以下、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例を用いたデータ受信機を示す
ブロック図である。ＡＤ変換器１は入力端子１１を介し
てバイポーラ信号が受信されると、この信号をデジタル
信号に変換する０等化器２は伝送路の周波数１位相特性
を補償すると同時にＡＧＣ回路４の出力信号により自動
的に利得を調整する働きをする。データ識別回路３はコ
ンパレータ９と識別回路１０で構成され、コンパレータ
９は等止器２の出力信号を基準レベル発生回路１３の出
力と比較して“１”か“０”の信号を出力する。これを
タイミング抽出回路５で決定される識別タイミングによ
り識別回路１０がラッチして再生データとして出力端子
１２に出力する。

基準レベル発生回路１３は基準レベル発生回路６と基準
レベル発生回路７がそれぞれ等止器４の出力に接続され
、等止器の出力信号における論理１およびＯのレベルの
平均値を検知して出力し、基準レベル発生回路８はそれ
ぞれの平均値の中間値をコンパレータ９に出力する。第
２図に基準レベル発生回路６．７の構成を示す。入力信
号はまず絶対値変換回路２０により符号付２進数表示か
ら符号なし２進数に変換される。比較器２３では基準レ
ベル発生回路８から出力される１周期前の判定基準レベ
ルと絶対値変換された入力信号とを比較してその結果を
パルスとしてＮ回カウンタ２４及び加算器２１に出力す
る。この様子が第４図の動作タイミング図に示されてい
る。信号１０１は絶対値変換回路の出力信号で、判定基
準レベル信号１１０と比較される。

基準レベル発生回路６では論理１を検知するため比較器
２３の出力は信号１０２のようになり、また基準レベル
発生回路７では論理Ｏを検知するため比較器２３の出力
は信号１０６のように出力される。これ以降の動作につ
いてはそれぞれ全く同じである。加算器２１では比較器
２３の出力パルスがある場合のみ信号１０１の値を加算
していく。その結果信号１０３，１０７が得られる。

８回カウンタ２４は比較器２３の出力パルスを計数し、
Ｎ回になったら、１／Ｎ回路を動作させるとともに加算
器２１の累積加算結果をクリアする信号１０４．１０８
を出力する。１／Ｎ回路２２では加算器２１の出力信号
１０３，１０７の値をＮで除算し、出力信号１０５，１
０９を得る。

なおＮの値として２のべき乗を選べば、Ｎの除算はｌｏ
ｇ２Ｎビットのシフト演算となり、１／Ｎ回路としての
特別な回路は必要ない。第３図に示す基準レベル発生回
路３によってこれら２つの信号の加算を加算器３１で行
い１／２回路３２を通して判定基準レベル信号１１０を
得る。第４図の例では更新前が０．５であったのに対し
、更新後は（０，８７２５＋帆１０７５）÷２　＝０．
４９という値になる。更新のタイミングは基準レベル発
生回路１の方の８回カウンタ２４の出力信号１０４で行
なうものとする。

このようにして得られた判定基準レベル信号１１０によ
り入力信号のデータ識別を行う様子をアイパターンと関
連付けて第５図に示す。波形１２０はＡＤ変換器前の入
力信号を示す。第１図に示した等化層が理想動作したと
すればその出力波形は１２２に示すように、レベル＋１
．Ｏ，−１がはっきり区別されることになるが、実際に
はＡＤ変換による量子化誤差１等化器に用いるデジタル
フィルタでの演算誤差（有限ビット長による丸め誤差等
）、ＡＧＣが限られた切替ステップ数にて対応すること
による利得の過不足等が原因となって、波形１２１に示
すようにある一定の幅をもった３つのレベルが出現する
。これを拡大視すると１２３のパターン■や１２４のパ
ターン■のようになる。パターン■では論理“１”の平
均値が０．８３．論理“０″の平均値が０．０７であり
、その中間値として得られる判定基準レベル信号は０．
４５となって理想的な中間値帆５より低くなるが、アイ
のちょうど中間で判定が行なわれることになる。

パターン■ではこれとは逆に判定基準レベル信号は０，
６となり、こちらもアイのちょうど中間に設定される。

従来の判定レベルを０．５に固定する方式であると、パ
ターン■のようなアイパターンでは論理゛０”側での判
定余裕が少なくなってしまうが、本発明の方式であれば
、常にアイの中間に設定されるため判定誤り率を小さく
することができる。

第６図は本発明の第二の実施例を示す回路図であり、本
発明の一実施例において、第２図に示した基準レベル発
生回路６．７に相当する。絶対値変換回路２０．比較器
２３は第２図で説明したものと全く同じである。この回
路では平均値を発生させるために１番目のレジスタ３０
，２番目のレジスタ３１，３番目のレジスタ３２．Ｐ−
１番目のレジスタ３３．Ｐ番目のレジスタ３４というＰ
個のレジスタ及びシフト制御回路３６並びにＰ入力加算
器３５を用いる。Ｐ個のレジスタ群は一種のシフトレジ
スタとして動作する。比較器２３の出力パルスによりシ
フト制御回路３６が起動され、Ｐ番目から順に１番目ま
でレジスタに対しラッチパルスを送出する。レジスタＸ
（１≦Ｘ≦Ｐ）はこのラッチパルスによりレジスタｘ−
１からデータを受は取りラッチするとともにＰ入力加算
器３５へ出力する。Ｐ入力加算器３５では比較器２３の
出力パルスが発生するごとにＰ個のレジスタ群から出力
されるデータが加算され、１／Ｐ回路３７によりＰで除
算されて平均値として出力される。本回路の特徴は一実
施例では伝送信号周期のＮ回に１回のみ判定基準レベル
信号が更新されたのに対し、本回路では毎周期ごとに更
新が行なわれるという点にある。こうすることにより入
力信号のレベル変動に対して速やかに応答することがで
き判定誤り率の向上に寄与することができる。

〔発明の効果〕

以上説明したように本発明は、データ識別回路の判定レ
ベル設定に関し、入力信号レベルの論理“１″レベルの
平均値と論理“０°ルベルの平均値とを求め、その中間
値を判定基準として入力信号のデータ識別を行うことに
より、判定動作そのものに余裕をもたせるとともに、Ａ
Ｄ変変換器等等化器デジタルフィルタを含む）のハード
ウェア要求仕様を緩和させ、ビット数の削減によるハー
ドウェア量の削減、消費電力の削減、信頼性の向上をは
かれるという効果がある。

回路、４・・・ＡＧＣ回路、５・・・タイミング抽出回
路、６・・・基準レベル発生回路、７・・・基準レベル
発生回路、８・・・基準レベル発生回路、９・・・コン
パレータ、１０・・・識別回路、１１・・・入力、１２
・・・出

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例における基準レベル発生回路６，７を
示す回路図、第３図は本発明の−・実施例における基準
レベル発生回路８を示す回路図、第４図は基準レベル発
生回路の動作タイミングを示す図、第５図はデータ識別
とアイパターンの関係を示す波形図、第６図は本発明の
第二の実施例を示す回路図、第７図は従来のデータ識別
回路による受信機の構成を示すブロック図である。１・・・ＡＤ変換器、２・・・等止器、３・・・データ
識別第２図第４図第６図６４　？パターン■ 第５図パターン■

Claims

【特許請求の範囲】

バイポーラ信号のデータ識別回路において、入力信号の
中で論理“１”を表わす信号レベルを検知しその平均値
を発生する第１の基準レベル発生回路と、論理“０”を
表わす信号レベルを検知しその平均値を発生する第２の
基準レベル発生回路と、前記第１の基準レベル発生回路
の出力と第２の基準レベル発生回路の出力によりその中
間レベルを発生する第３の基準レベル発生回路と、前記
第３の基準レベル発生回路の出力により入力信号のデー
タ識別を行うデータ識別回路とを備えることを特徴とす
るデータ識別回路。