JP2518690B2 - トランスバ―サルフィルタ制御回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、通信回線を経由した信号の等化に利用さ
れるトランスバーサルフィルタを用いた波形等化器のト
ランスバーサルフィルタ制御回路に関するものであり、
トランスバーサルフィルタを用いた交差偏波干渉補償器
にも適用可能である。

（従来の技術） ディジタル無線通信では、フェージングが発生すると
受信信号は直接波の他に複数の反射波が合成される信号
となる。反射波は直接波に比べて受信点に到達するまで
の伝搬路長が大きくなるから、直接波よりも時間的に遅
れるのが普通である。従ってフェージングによって劣化
した受信波形を等化するには、時間軸上で等化を行なう
トランスバーサル等化器が適している。トランスバーサ
ル等化器をディジタル通信方式に使用した例を第３図に
示す。受信端子１に入力された信号は復調器２で復調さ
れ、その復調アナログ信号はA/D変換器３でディジタル
信号に変換され、そのディジタル信号はトランスバーサ
ルフィルタ10へ供給される。トランスバーサルフィルタ
10は変調されるデータ信号の１タイムスロット分の遅延
をそれぞれ与える継続された遅延器4,5と、遅延器4,5の
入・出力側に接続されたタップ重み付け回路6,7,8、タ
ップ重み付け回路6,7,8の出力を加算する加算回路９と
より成る。タップ重み付け回路6,7,8の各タップの重み
が制御回路51により制御される。

A/D変換器３の機能を第４図に示す。これは変調振幅
が４値で構成される例である。４値だから２系列のデー
タ列を変調できる。この図の場合では２系列のデータが
（0,0），（0,1），（1,0），（1,1）のとき各々変調レ
ベル（ｄ），（ｃ），（ｂ），（ａ）になるように変調
される。従って、A/D変換器３では復調器２で復調され
た信号レベルが（ａ）の付近なら（1,1）、（ｂ）の付
近なら（1,0）と識別される。ところで復調波形は伝送
中にフェージングなどの種々の歪を受けるから、例えば
レベル（ａ）で送っても受信レベルは（ａ）からずれ
る。このずれの量を表わすのがパス３以下であり、例え
ば受信レベルが（ａ）より大きければ、パス３が“1"
で、さらにその中で特に大きければパス４が“1"のよう
になる。つまりここではパスの番号の大きい方が、A/D
変換器３の量子化精度が細かくなるように表示してい
る。

第１図に戻り、トランスバーサルフィルタ10はA/D変
換器３からのこれらの信号を受けて動作する。A/D変換
器３が例えば８ビット構成だとすると、その出力は８ビ
ット並列信号となる。前述の４値信号の場合はそのうち
上位４ビットが第４図でいうパス１〜パス４に対応する
と考えればよい。このA/D変換器３の出力８ビットの信
号は重み付け回路６で制御信号Ｃ−１に応じて、信号変
換されて加算回路９に送られる。この重み付け回路６は
ディジタル乗算器により構成される。この乗算器は公知
のものを用いることができる。例えばディジタル信号処
理の分野で用いられている並列乗算器や直並列乗算器な
どを用いればよい。

また重み付け回路７も同様に動作するが、入力信号は
１タイムスロット前のディジタル信号、すなわちA/D変
換器３の出力を遅延器４で遅延した出力及び制御信号C0
を用いる。重み付け回路８も同様で、さらに１タイムス
ロット前のディジタル信号と、制御信号C1を用いる。加
算回路９では重み付け回路6,7,8の出力信号を加算する
ことにより、等化された信号が出力される。もっとも、
この中の加算回路９や重み付け回路６〜８はこの補数演
算されるのでA/D変換器３の出力のうち、パス１の信号
はビット反転してからトランスバーサルフィルタ10に入
力される。

このトランスバーサルフィルタ10が正確に動作するた
めには、制御信号Ｃ−１〜C1が正確に生成されることが
必要であるが、これはトランスバーサルフィルタ制御回
路51が生成する。この発明は特にこの制御回路に関する
ものであるので、以下詳細に説明する。

第５図は従来のZF法（Zero−Forcing法）による制御
回路を示す。誤差信号入力端子11、識別信号入力端子12
はそれぞれ１タイムスロット遅延回路13,14に接続さ
れ、誤差信号と、その遅延されたものと、識別信号と、
その遅延されたものとが１ビット乗算器15,16,17で乗算
され、その乗算出力はラッチ18〜20にラッチされ、ラッ
チ18〜20の出力は積分器21〜23でそれぞれ積分される。
積分器21〜23はディジタル的にはアップダウンカウンタ
で構成される。この積分器21〜23の各出力が制御出力で
ある。

４値信号の場合、符号間干渉の方向（極性）を表わす
パス３の信号（第４図参照）を誤差信号として誤差信号
入力端子11に入力し、信号の極性を表わすパス１の信号
（第４図参照）を識別信号として識別信号入力端子12に
入力する。それらを各々１タイムスロットの遅延回路を
通し、それぞれ異なるタイムスロットの誤差信号と識別
信号との積をとる。各々は１ビットだから、この積は１
ビット乗算でよい。この乗算出力をタイムスロット毎に
ラッチし、これを所要タイムスロット分積分して、制御
信号を生成する。

しかし、このZF法はすべてのタイムスロットの識別信
号と誤差信号を用いているために符号間干渉が大きくな
ると、誤差信号が誤りをおこし、誤った制御動作をする
場合がある。これはパス３はパス１に比べて細かいレベ
ルの判定となるので、少しの符号間干渉でも誤り易いか
らである。

このZF法の欠点を除去するものとしてMLE法が提案さ
れている。これは誤差信号としてパス３の信号が第４図
の斜線の領域にあるときにのみ制御動作を行なうもので
ある。領域〔１〕にある信号は常に正の誤差をもち、領
域〔２〕にある信号は常に負の誤差をもつから、誤るこ
とはないからである。具体的には第５図に示した回路で
パス３の信号がこの領域〔１〕又は〔２〕に入ったとき
だけ、ラッチ18〜20に読みとりクロックを送るものであ
る。従ってそのときだけ乗算結果が積分器21〜23に送ら
れるので、比較的正確に動作がされる。特にこの方法は
非同期状態からの同期引き込み時に引き込み範囲が広く
とれ、好適である。

従って、同期引き込み時または同期保持時の符号間干
渉量が大きい時にはMLE法が採用され、同期保持時の符
号間干渉量が小さいときはZF法が採用されるということ
が多かった。そのため、同期引き込み特性や集束性は比
較的良好であるが、制御の応答性は改善されないという
欠点は残っていた。

（発明が解決しようとする課題） この発明の目的は、従来技術の有する上記欠点を解決
し、同期引き込み特性は勿論、応答特性および収束特性
に優れ、すべてディジタル回路で構成するトランスバー
サルフィルタ制御回路を提供することにある。

（課題を解決するための手段） この発明は、受信した復調信号を十分な精度を有する
A/D変換器で識別し、その識別信号と誤差信号とを乗算
器で乗算し、その乗算結果と、１タイムスロット前の乗
算結果とを加算回路で加算し、受信信号の非同期を非同
期検出回路で検出し、その検出出力により乗算器の出力
を零に切り替えて加算回路へ供給し、かつ乗算出力を加
算回路に入力する際、符号間干渉量の大小により入力位
置をビット切り替え器で自動的に切り換え入力信号の振
幅を可変できることを主要な特徴とする。上記識別信号
と誤差信号は従来は１ビットだけを用いていたのをここ
では多ビットにして、より精密な制御を行なう。従来の
技術に対して、信号および誤差信号の大きさを考慮した
乗算と、積分用加算回路の入力側を零に切り替えるMLE
構成法と、符号間干渉量を検出し積分用加算回路に入力
する乗算出力の大きさを変えることが従来と異なる。

（作 用） この発明のトランスバーサルフィルタ制御回路は、大
きさを含む識別信号と誤差信号の相関検出をおこなうた
め高精度で収束特性に優れた制御が可能である。また積
分用加算回路においては、乗算出力を１タイムスロット
前の加算結果に比べ小さい振幅で加算することにより安
定な積分出力が得られる。さらに符号間干渉量の大きさ
に応じて加算回路に入力する乗算出力の振幅を可変にす
ることで応答特性を向上できる。

（実施例） 第１図にこの発明の実施例を示す。誤差信号入力端子
52にはトランスバーサルフィルタ10の出力のうちの誤差
分が入力される。例えば４値信号からパス３以下の信号
が入力される。ビット数は多ビット（パス３〜パスＮ）
が入力され、１ビットが入力される従来例とは異なる。
なお、この回路は２の補数演算をするから、誤差信号の
うちパス３の信号はビット反転してから入力される。識
別信号入力端子53にはA/D変換器３の出力中の、パス１
からパスＭが入力される。パス１だけ従来例と同様にビ
ット反転した後に入力される。入力端子52,53にそれぞ
れ１タイムスロットの遅延回路26,27が接続される。遅
延回路26は誤差信号の構成ビット数分、ここの例ではパ
ス３からパスＮまでだから（Ｎ−２）ビット分のパラレ
ル入力、パラレル出力の遅延回路である。遅延回路27は
同様に識別信号のビット数の分、例えばＭビットパラレ
ル入出力ものである。誤差信号と識別信号とを乗算する
多ビット乗算器28〜30が設けられ、これら乗算出力は、
トランスバーサルフィルタからの誤差信号で動作するコ
ントロール回路31〜33で後述のように処理されて加算回
路34〜36へ供給される。加算回路34〜36は加算結果を累
加算して積分を行うものである。

この回路も基本的には従来の回路と同様に、タイムス
ロットの異なる識別信号と誤差信号の積をとり、それを
コントロール回路で処理し、所要の長さで積分して、制
御信号を生成するものである。但し、入力信号が多ビッ
ト構成であることや、誤差信号の内容が従来とは異なる
ので、動作は相当従来とは異なる。特にコントロール回
路31〜33は従来とはまったく異なり、この発明の特徴と
もなっているので、以下、これを証明する。

第２図はコントロール回路と加算回路の構成を表わし
たものである。可変振幅回路37は誤差信号の大きさに応
じて乗算結果の大きさを可変する機能をもつもので、具
体的には誤差量が大きい場合には乗算結果の振幅を大き
くして、大きな制御信号を出力してトランスバーサルフ
ィルタ10の制御量を大きくし、誤差量が小さい場合には
逆にして制御量を小さくするように動作する。この回路
37は誤差量検出回路39とビット切り替え器38によって構
成される。誤差量検出回路39は復調信号レベルの基準レ
ベル（第４図では（ａ）〜（ｄ）のレベル）からのずれ
を検出する回路であり、トランスバーサルフィルタ出力
のうち誤差分パス３〜パスＮの値そのものである。ビッ
ト切り替え器38は乗算結果を、誤差量検出回路39で検出
された誤差量に応じてMSB側にずらしたり、LSB側にずら
したりして、２倍又は2^-1倍単位で乗算結果の振幅を変
化させるものである。入力ビット数を例えばＫビットと
すると、出力ビット数はＭビットであり、Ｍ≧Ｋであ
る。多ビットスイッチ40は、同期／非同期検出回路41か
らの信号が非同期を示し、かつ誤差量が最大誤差領域
（第４図のパス３の斜線領域〔１〕，〔２〕以外である
ことを示す場合に加算回路34〜36の入力側をビット切り
替え器38の出力側から切り離して、接地（零）にするも
のである。従って非同期で最大誤差領域外のときは加算
回路34〜36への入力はないので、加算回路34〜36の出力
は一定値を保持することになる。非同期とは受信側での
搬送波同期検波回路が非同期となって、正常に動作しな
い状態のことをいい、そのときには誤差信号が最大誤差
領域外の場合はトランスバーサルフィルタへの制御信号
は同一値を保持し、最大誤差領域の場合はビット切り替
え器38の出力が加算回路34〜36へ供給されて、制御信号
が変化し、従来のMLE動作をするように制御される。同
期時にはスイッチ40はオンとなり、ビット切り替え器38
の出力が加算回路34〜36で加算され、トランスバーサル
フィルタ10への制御信号の大きさは変化し、正常な制御
動作になる。

加算回路34〜36は多ビットカウンタであり、その容量
は設計により適宜設定できる。通常は入力ビット数がＭ
ビットのときはそれより大きいＬビット（Ｌ≧Ｍ）の出
力になるように構成される。これは出力ビットが帰還さ
れるので、積分器として動作する。

なお、上記の実施例ではデータ信号のクロック周期つ
まり１タイムスロットに相当する遅延量Ｔの遅延回路を
用い、かつ全タップＣ−１〜C1を線形加算する線形トラ
ンスバーサルフィルタについて説明したが、T/n（n:自
然数）の遅延回路で構成される公知のフラクショナルタ
イプ、及び、判定した信号をフィルタに入力し受信信号
と加算する公知の判定帰還形等化器に対してもこの発明
は適用できる。

（発明の効果） 以上説明したように、この発明のトランスバーサルフ
ィルタ制御回路は極性（方向）のみならず大きさの情報
を含んだ識別信号と誤差信号の相関検出を行なっている
ため、従来の方向だけで処理する場合よりも収束特性の
向上が図れ、誤差量の大小により積分用加算回路に入力
する識別信号と誤差信号の乗算出力の振幅を可変し、誤
差量が小さい場合は乗算出力の振幅を小さくして制御信
号の変動を小さくし、制御が安定化し、誤差量が大きい
場合は乗算出力の振幅を大きくして制御を大きくして高
速化（応答特性の向上）を図る。また、積分用加算回路
の入力信号を零にするMLE法を併用することにより引き
込み範囲を拡大できる。

【図面の簡単な説明】

第１図はこの発明実施例のトランスバーサルフィルタ制
御回路を示すブロック図、第２図は第１図中のコントロ
ール回路の具体例を示すブロック図、第３図は従来のト
ランスバーサルフィルタを示すブロック図、第４図は４
値振幅信号をA/D変換器により識別したときの入出力関
係を示す図、第５図は従来のトランスバーサルフィルタ
制御回路を示すブロック図である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】受信データが入力される従属接続された複
   数の遅延素子と、この複数の遅延素子の各入力点および
   各出力点に入力点が接続された複数の重み付け回路と、
   この複数の重み付け回路の出力点の信号を合成する第１
   加算回路とを含むトランスバーサルフィルタにおいて、 前記受信データの送信データの推定値に対するずれの極
   性及びその大きさを示す誤差信号と前記トランスバーサ
   ルフィルタの入力側から得る極性及び大きさを示す識別
   信号との乗算を行なう乗算器と、 その乗算器の出力と１タイムスロット前の乗算結果を加
   算する第２加算回路と、 受信信号の同期、非同期を推定する非同期検出回路と、 その非同期検出回路の判定結果により非同期時に前記乗
   算器の出力を零に切り替えて前記第２加算回路へ供給す
   るスイッチと、 受信データの基準レベルに対する誤差量の大小により前
   記乗算器の出力の振幅を可変するために前記第２加算回
   路への入力桁の位置を変えるビット切り替え器とを具備
   し、前記第２加算回路の出力の上位Ｋビットを出力信号
   とすることを特徴とするトランスバーサルフィルタ制御
   回路。