JP2511157B2

JP2511157B2 - 自動等化器

Info

Publication number: JP2511157B2
Application number: JP32518589A
Authority: JP
Inventors: 裕幸大塚; 博幸中村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1989-12-15
Filing date: 1989-12-15
Publication date: 1996-06-26
Anticipated expiration: 2011-06-26
Also published as: JPH03186021A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、通信回路で受けた信号の歪みを除去するト
ランスバーサルフィルタを用いた自動等化器に関する。
ここで、トランスバーサルフィルタは、遅延素子および
可変重み付け回路を用いて通信回路で発生する符号間干
渉を消去する構成であり、自動等化器は可変重み付け回
路の重み付け量を自動的に算出して等化処理を行う構成
である。

なお、本発明はトランスバーサルフィルタを用いた交
差偏波干渉補償器への適用も可能である。

〔従来の技術〕

無線通信回路を利用するディジタル通信では、受信信
号は直接波の他に、異なる経路を伝搬した複数の反射波
が合成された信号となるので、この受信信号の歪みを除
去するには、時間軸上で等化処理を行うトランスバーサ
ルフィルタを用いた自動等化器（以下、「トランスバー
サル型等化器」という。）が適している。

第３図は、従来のトランスバーサル型等化器の構成例
を示すブロック図である。

図において、端子31に入力される周波数変換された受
信信号は、復調器32を介してベースバンドアナログ信号
に復調され、この信号がアナログ／ディジタル変換器33
を介してディジタル信号（データ信号）に変換されてト
ランスバーサル型等化器34に入力される。

トランスバーサル型等化器34は、データの１タイムス
ロット分の遅延を与える遅延回路（Ｔ）35₁〜35₄を複数
個縦続に接続し、主信号に対して進んだ信号および遅れ
た信号（複数タップの信号）を生成し、各タップに対応
する重み付け回路36₀〜36₄を介してそれぞれ所定の重み
付け制御信号（タップ係数C_-2〜C₂）との乗算を行い、
加算器37でそれらを合成することにより、主信号の前後
に発生した符号間干渉（歪み）を打ち消す構成である。
一方、符号間干渉の大きさは時間軸上で変動するので、
制御回路38では、識別信号および誤差信号からその変動
に自動的に追従させたタップ係数C_-2〜C₂を生成し、各
重み付け回路36₀〜36₄に与える。

ここで、第４図を参照し、アナログ信号入力範囲が４
（＝2²）値をとる変調方式の場合について、アナログ／
ディジタル変換器33の機能を説明する。

得られるディジタル信号の上位２ビット（パス１、パ
ス２）の信号が識別された受信データ（識別信号）とな
り、３ビット目以下（パス３〜パス５）の信号が、識別
前の復調信号の識別基準値（第４図に示す黒丸）からの
ずれを表す誤差信号となる。なお、誤差信号の大きさを
より高精度で表す場合（軟判定ビットを増やす）には、
アナログ／ディジタル変換器の量子化ビット数を増やせ
ばよい。

以下、制御回路38の動作について、上述した４値信号
を例にとって説明する。

制御回路38には、信号の極性を表すパス１の信号（識
別信号）および符号間干渉（誤差）の極性を表すパス３
の信号（誤差信号）が入力される。

通常、変調器に入力されるベースバンド信号は両極性
信号であり、復調信号も両極性である。すなわち、第４
図においてアナログ信号入力範囲の中心が０電圧であ
り、その上方が正極、下方が負極である。したがって、
復調信号は、パス１のデータが「１」のときには正であ
り、「０」のときには負であるので、パス１により識別
信号の極性を表すことができる。

また、識別基準値からの上下変動分が誤差信号であ
り、パス３により誤差信号の極性を表すことができる。

このようなパス１（識別信号）およびパス３（誤差信
号）が入力される制御回路38は、各タップに対応した１
タイムスロット遅延回路を用意し、それぞれ異なる周期
間においてパス１とパス３の相関（積）をとる。トラン
スバーサル型等化器34の各タップ対応の重み付け制御信
号（タップ係数C_-2〜C₂）は、この乗算出力を所要タイ
ムスロット分積分して生成される。なお、この制御法
は、一般的にZF（Zero−Forcing）法とよばれるもので
ある。

第５図は、第３図に示すトランスバーサル型等化器を
応用した判定帰還型（非線形）等化器の構成例を示すブ
ロック図である。

図において、アナログ／ディジタル変換器33から判定
帰還型等化器51に入力される復調ディジタル信号は、フ
ィードフォワード部を構成する遅延回路52₁、52₂および
重み付け回路53₀〜53₂を介して加算器54に入力される。
この加算出力（フィードフォワード出力）は、次の加算
器55を介して等化器出力となるとともに、フィードバッ
ク部を構成する遅延回路56₁、56₂および重み付け回路5
7₁、57₂を介して加算回路58に入力される。その加算出力
（フィードバック出力）は、加算器55で加算器54の出力
であるフィードフォワード出力に加算され、結果とし
て、同様の制御回路59から各重み付け回路に与えられる
重み付け制御信号（タップ係数C_-2〜C₂）で重み付けさ
れて合成された信号が等化器出力となる。

このような構成では、フィードフォワード部（加算器
54）の出力は、C_-2、C_-1、C₀タップに関わる符号間干渉
が除去され、その分フィードバック部のC₁、C₂タップに
入力される信号がクリアになっているために等化能力を
向上させることができる。

〔発明が解決しようとする課題〕

ところで、従来の自動等化器におけるZF法では、各重
み付け制御信号（タップ係数）の生成に、識別信号の極
性（パス１）と誤差信号の極性（パス３）しか用いてい
ないので、その制御対象もその極性だけとなる。したが
って、誤差が小さい定常時は安定しているものの、符号
間干渉（誤差）が大きくなると制御の応答特性が悪くな
っていた。

また、判定帰還型等化器では、フィードフォワード部
とフィードバック部とのタップ間隔を連続にする必要が
あるが、高速領域で動作させてそれを可能にするハード
ウェアは実現されていなかった。

本発明は、このような従来の問題点を解決するもの
で、制御の応答特性に優れ、さらに判定帰還型等化器に
おいてフィードフォワード部とフィードバック部のタッ
プ間隔を連続にし、また回路規模の削減を図りすべてデ
ィジタル回路で構成することができる自動等化器を提供
することを目的とする。

〔課題を解決するための手段〕

請求項１に記載の本発明は、受信データを順次遅延さ
せて複数タップの信号を生成する縦続接続された遅延回
路と、各タップごとにそれぞれ所定の重み付けを行う重
み付け回路と、各重み付け回路の出力を合成する加算器
とを有する第一のフィルタと、等化器出力信号を順次遅
延させて複数タップの信号を生成する縦続接続された遅
延回路と、各タップごとにそれぞれ所定の重み付けを行
う重み付け回路と、各重み付け回路の出力を合成する加
算器と、この加算出力と前記第一のフィルタの出力とを
合成し、前記等化器出力信号として出力する加算器とを
有する第二のフィルタと、受信データの大きさを示す識
別信号および識別基準値に対する誤差量の大きさを示す
誤差信号を取り込み、各重み付け回路に与える重み付け
量を生成する制御回路とを備えた自動等化器において、
第二のフィルタには、第一のフィルタの出力信号の中
で、送信データを表す上位ビットと、下位ビットとして
送信データと受信データとの差を表す誤差信号が零にな
る信号を入力する構成とし、制御回路には、識別信号の
極性と大きさおよび誤差信号の極性と大きさに応じた重
み付け量を設定するデコード回路を備えて構成する。

請求項２に記載の発明は、請求項１の記載の自動等化
器において、第二のフィルタの第二の加算器から第一タ
ップ経路の各回路を第一のフィルタの演算速度の整数倍
で高速演算させ、第一のフィルタと前記第二のフィルタ
との間に、第二のフィルタの第一タップ経路の各回路と
等しい演算速度で動作する遅延回路を挿入して構成す
る。

〔作用〕

本発明は、自動等化器の重み付け制御信号（タップ係
数）を生成する制御回路において、デコード回路が受信
データの大きさを示す識別信号の極性と大きさ、および
識別基準値に対する誤差量の大きさを示す誤差信号の極
性と大きさの相関検出を行い、それに応じた重み付け量
を設定することにより、高精度でかつ高速収束による応
答特性の優れた制御を可能にすることができる。

また、第二のフィルタの入力信号ビット数を必要最小
限とすることにより、重み付け回路の回路規模を削減す
ることができ、さらにデコード回路を用いることにより
自動等化器全体の回路規模の低減を図ることが可能とな
る。

また、第二のフィルタの第二の加算器から第一タップ
経路の各回路を高速演算させ、第一のフィルタ出力との
遅延を調整する遅延回路を挿入することにより、第一の
フィルタの最終タップと第二のフィルタの第一タップの
タップ間隔を連続にすることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第１図は、本発明自動等化器の制御回路の構成および
機能を説明する図である。

なお、第１図（ａ）は制御回路の全体構成であり、回
路構成は従来のものと同一である。また、ここでは４値
信号の場合において、４種類の信号の大きさに対して誤
差信号の大きさも４種類とし、パス１からパス４までの
信号を用いるものとする。

第１図（ａ）において、識別信号入力端子11には、識
別信号の極性を表すパス１の信号およびその大きさを表
すパス２の信号が入力され、誤差信号入力端子12には、
誤差信号の極性を表すパス３の信号およびその大きさを
表すパス４の信号が入力される。

識別信号および誤差信号は、それぞれ１タイムスロッ
トの遅延が与えられる遅延回路13₁、13₂および遅延回路1
4₁、14₂を介して、それぞれ異なるタイミング関係で各相
関器15₀〜15₄に入力され、各重み付け回路に与える重み
付け制御信号（タップ係数C_-2〜C₂）を生成する。

第１図（ｂ）は一つの相関器の構成例である。

第１図（ｂ）において、デコード回路16には、互いに
所定のタイミング関数を有する識別信号（パス１、パス
２）および誤差信号（パス３、パス４）が入力される。
デコード回路16の出力は、多ビット２入力の加算器17を
介して取り出される。

ここで、デコード回路16の設定例を第１図（Ｃ）に示
す。

第１図（Ｃ）において、例えば識別信号が「1x（ｘは
１あるいは０を示す、以下同様）」の場合には、誤差信
号が「1x」のときに負の値を出力する。なお、出力例は
３ビット構成であるが、最初のビットが極性を示し、
「１」のときが負、「０」のときが正である。また、下
位２ビットが制御量を示しているが、第１ビットが負を
示す場合には２の補数表現で表示されている。

また、この場合には誤差信号「11」が「10」に比べて
大きい負の値が出力される。すなわち、例えば識別信号
が「11」のときに、誤差信号が「11」の出力は２の補数
表現で「101（−11）」であり、誤差信号が「10」の出
力は同様に「110（−10）」であるので、誤差信号「1
1」の方が誤差信号「10」に比べて大きい負の値とな
る。

同様に、誤差信号が「0x」のときに正の値を出力し、
かつ誤差信号「00」が「01」に比べて大きい正の値が出
力される。

また、識別信号が「0x」の場合においては、論理を反
転させることにより同様に説明される。

このように、受信信号が識別基準値（第４図に示す黒
丸）からのずれが大きい場合には、その極性とともに絶
対値の大きい重み付け制御信号（タップ係数）が出力さ
れるので、収束が速くなり応答特性が向上する。

なお、加算器17の容量は設計により適宜設定可能であ
るが、通常入力ビット数Ｍで安定性を保つために、それ
より大きいＬビット（Ｌ＞Ｍ）の出力となるように構成
される。また、加算器17は、その出力ビットが帰還され
て積分器として動作する構成である。

次に、回路規模を低減させ、フィードフォワード部と
フィードバック部のタップ間隔を連続にすることができ
る判定帰還型等化器の実施例構成について説明する。

第２図は、本発明による判定帰還型等化器の実施例構
成を示すブロック図である。

なお、判定帰還型等化器21の基本構成は、第５図に示
す従来の判定帰還型等化器と同様であり、同等の機能を
有するものは同一番号により示して基本動作についての
説明は省略する。また、制御回路23は、第１図で示した
デコード回路を有するものとする。

以下、まず請求項２に記載の本発明の特徴であるフィ
ードバック部を高速演算させてタップ間隔を連続にする
ための構成および動作について説明する。

第２図において、フィードバック部の重み付け回路57
₁、57₂および加算器55、58の演算時間は、フィードフォ
ワード部に用いている基本クロックの３倍の速度とす
る。さらに、フィードフォワード部の加算器54とフィー
ドバック部の加算器55との間に、同様に３倍速のクロッ
クが供給される遅延回路25を挿入し、タップ間隔が連続
になるように構成する。なお、この演算速度は、システ
ム構成に応じた加算器その他の構成段数に応じて適宜、
フィードフォワード部の演算速度（信号伝送速度）の整
数倍に設定される。

すなわち、この判定帰還型等化器21が正常に動作する
ためには、フィードフォワード部の重み付け回路53₂の
出力信号と、フィードバック部の重み付け回路57₁の出
力信号が、加算器55のところで１タイムスロットのずれ
に抑える必要あるが、重み付け回路57₁の出力信号は重
み付け回路53₂の出力信号に比べて、加算器55を基準と
して重み付け回路57₁、加算器58、55の３つの余分な経
路を通るので、その分高速に動作させる必要があるから
である。

ここで、フィードフォワード部の加算器54とフィード
バック部の加算器55との間に、同様に演算速度が３倍の
遅延回路25を挿入することにより、フィードフォワード
部のセンタタップ（C₀）である重み付け回路53₂の出力
データをｘ（ｔ）とすると、遅延回路21の入力データに
ついて同じくｘ（ｔ）となり、加算器55は１時刻前のデ
ータｘ（ｔ−１）を出力する。したがって、フィードバ
ック部の重み付け回路（C₁）57₁の入力データおよび加
算器58の出力データはｘ（ｔ−１）となり、加算器55の
出力にはｘ（ｔ−２）が出力される。

このように、遅延回路25では、重み付け回路57₁およ
び加算器58の遅延分に相当する遅延が与えられ、加算器
55の遅延分の加えて１タイムスロット分の遅延が与えら
れるので、フィードフォワード部とフィードバック部の
タップ間隔を連続にすることができる。

また、フィードバック部では、入力信号の上位ビット
（識別信号２ビット）と、下位ビットとして誤差信号が
０となる識別基準値を示すデータ（「10」）を判定信号
として入力し、重み付け制御信号と乗算する。したがっ
て、アナログ／ディジタル変換器33の量子化ビット数を
８ビットとすると、フィードフォワード部では、入力信
号が８ビット、重み付け制御信号（タップ係数）が10ビ
ットで８×10ビットの重み付け回路を用いるのに対し
て、フィードバック部では４×10ビットの重み付け回路
を用いれば十分であり、回路規模の削減を図ることがで
きる。

なお、以上示した実施例では、データ信号のクロック
周期、すなわち１タイムスロットに相当する遅延量Ｔの
遅延回路を用いて説明したが、T/n（ｎは自然数）の遅
延回路で構成される公知のフラクショナルタイプの等化
器においても、本発明の適用が可能である。

〔発明の効果〕

上述したように、本発明は、極性（方向）のみなら
ず、その大きさの情報を含んだ識別信号と誤差信号の相
関検出を行うことにより、誤差量が大きい場合には重み
付け量（タップ係数）を大きくして制御の応答特性の向
上を図り、また誤差量が小さい場合には重み付け量を小
さくして制御の安定化を図ることができる。

また、重み付け量（タップ係数）の決定にデコード回
路を用い、さらに第二のフィルタ（フィードバック部）
の重み付け回路の入力ビット数を必要最小限とすること
により、自動等化器（判定帰還型等化器）全体の回路規
模の低減を図ることが可能となる。

また、第二のフィルタ（フィードバック部）を高速演
算させ、第一のフィルタ（フィードフォワード部）側出
力に遅延を調整する遅延回路を挿入することにより、タ
ップ間隔が連続な自動等化器（判定帰還型等化器）を構
成することができる。

【図面の簡単な説明】

第１図は本発明自動等化器の制御回路の構成および機能
を説明する図。第２図は本発明による判定帰還型等化器の実施例構成を
示すブロック図。第３図は従来のトランスバーサル型等化器の構成例を示
すブロック図。第４図は４値信号をアナログ／ディジタル変換器で識別
したときの入出力関係を示す図。第５図は従来の判定帰還型等化器の構成例を示すブロッ
ク図。 11…識別信号入力端子、12…誤差信号入力端子、13、14
…遅延回路、15…重み付け回路、16…デコード回路、17
…加算器、21…判定帰還型等化器、23…制御回路、25…
遅延回路、31…端子、32…復調器、33…アナログ／ディ
ジタル変換器、34…トランスバーサル型等化器、35…遅
延回路、36…重み付け回路、37…加算器、38…制御回
路、51…判定帰還型等化器、52、56…遅延回路、53、57
…重み付け回路、54、55、58…加算器、59…制御回路。

Claims

(57)【特許請求の範囲】

【請求項１】受信データを順次遅延させて複数タップの
信号を生成する縦続接続された遅延回路と、各タップご
とにそれぞれ所定の重み付けを行う重み付け回路と、各
重み付け回路の出力を合成する加算器とを有する第一の
フィルタと、等化器出力信号を順次遅延させて複数タップの信号を生
成する縦続接続された遅延回路と、各タップごとにそれ
ぞれ所定の重み付けを行う重み付け回路と、各重み付け
回路の出力を合成する第一の加算器と、この加算出力と
前記第一のフィルタの出力とを合成し、前記等化器出力
信号として出力する第二の加算器とを有する第二のフィ
ルタと、前記受信データの大きさを示す識別信号および識別基準
値に対する誤差量の大きさを示す誤差信号を取り込み、
前記各重み付け回路に与える重み付け量を生成する制御
回路とを備えた自動等化器において、前記第二のフィルタには、前記第一のフィルタの出力信
号の中で、送信データを表す上位ビットと、下位ビット
として送信データと受信データとの差を表す誤差信号が
零になる信号を入力する構成とし、前記制御回路には、前記識別信号の極性と大きさおよび
前記誤差信号の極性と大きさに応じた重み付け量を設定
するデコード回路を備えたことを特徴とする自動等化器。
【請求項２】請求項１に記載の自動等化器において、第二のフィルタの第二の加算器から第一タップ経路の各
回路を第一のフィルタの演算速度の整数倍で高速演算さ
せ、前記第一のフィルタと前記第二のフィルタとの間
に、前記第二のフィルタの第一タップ経路の各回路と等
しい演算速度で動作する遅延回路を挿入したことを特徴とする自動等化器。