JPH02159129A

JPH02159129A - 等化器

Info

Publication number: JPH02159129A
Application number: JP31335088A
Authority: JP
Inventors: Hiroyuki Otsuka; 裕幸大塚; Chotaro Jinno; 神野　長太郎
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-12-12
Filing date: 1988-12-12
Publication date: 1990-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は通信回線を経由した信号の等化に利用する。

本発明は２つのトランスバーサル等化回路を可変遅延回
路で接続することにより、バスの異なる反射により歪を
受けた信号を合理的に等化する等化器に関する。

〔従来の技術〕

トランスバーサル等化器は、縦続接続された複数の遅延
素子と、この複数の遅延素子の各入力または出力に入力
点が接続された複数の重み付け回路と、この複数の重み
付け回路の出力点の信号を合成する加算回路と、この加
算回路の出力が所望の値に等化されるように、前記複数
の重み付け回路に与える制御信号を発生する制御回路と
を備えた等化器であり、反射により歪が生じる伝送路を
経由した受信信号を等化するために優れている。

ディジタル通信の分野、特に、無線通信伝送路を利用す
る通信方式では、受信信号は直接波の他に複数の反射に
より生じる異なる信号経路を伝播した信号が合成された
信号となるから、これを等化するには時間軸上で等化を
行うトランスバーサル等、化器が適している。

第６図は従来例のトランスバーサル等化器を示すブロッ
ク構成図である。端子７には中間周波数に変換された受
信信号が入力され、復調器８によって復調された信号が
トランスバーサル等化回路１に入力される。入力信号は
縦続に接続された複数の遅延素子１１〜１４に入力され
る。デジタルマイクロ波無線通信の分野では、通常４個
の遅延素子を用いた５タツプ構成または６個の遅延素子
を用いた７タツプ構成が一般的である。理論的にはタッ
プ数が多いほど等化特性は良いが、回路規模が大きくな
ることや雑音が重畳される等の理由から適当な実用的な
個数が選ばれる。各タップには入力信号に制御回路から
出力される係数を乗算する重み付け回路１５〜１９が接
続され、各タップ出力は加算器２０に入力されて加算さ
れ、干渉波によって生じた全体の符号量干渉が除去され
る。

〔発明が解決しようとする問題点〕

しかし、第７図に示すように受信局付近の建物等による
遅延時間の大きい反射波が発生した場合は、従来のトラ
ンスバーサル等化器では、限られた数の遅延素子１１〜
１４を用いる回路であるから、この遅延時間の大きい反
射を等化できない欠点があった。

本発明は、上記欠点を解決するもので、通常の遅延時間
の短い干渉波と、遅延時間の大きい干渉波の双方を等化
することができるトランスバーサル等化器を提供するこ
とにある。

〔問題点を解決するための手段〕

本発明の等化器は、トランスバーサル等化回路を２つ設
け、この二つのトランスバーサル等化回路を可変遅延回
路を介して実質的に縦続的に接続し、その二つのトラン
スバーサル等化回路の出力信号を合成することを特徴と
する。

各トランスバーサル等化回路は、伝送路で発生する小さ
い反射による歪を等化するものであり、二つのトランス
バーサル等化回路の特性は互いに近似するものである。

可変遅延回路の遅延量は伝送路で生じる大きい反射の経
路に合わせて調節設定される。

〔作用〕

本発明の等化器は、伝搬路で発生する遅延時間の短い干
渉波は第一のトランスバーサル等化回路により等化し、
遅延時間の大きい干渉波は可変遅延回路と第二のトラン
スバーサル等化回路により等化する。例えば、第一のト
ランスバーサル等化回路および第二のトランスバーサル
等化回路がともに５タツプで、可変遅延回路の遅延量が
５０Ｔである場合は（Ｔは遅延素子１つの遅延時間）、
第一のトランスバーサル等化回路のセンタータップに着
目すると、±ＩＴと±２Ｔのパルスからの符号量干渉量
を除去し、また ±ＩＴ＋５０Ｔおよび ±２Ｔ＋５０Ｔのパルスからの符号量干渉量を除去することができる。

〔実施例〕

第１図は本発明第一実施例装置のブロック構成図である
。この装置は、二つのトランスバーサル等化回路１およ
び２を備える。第一のトランスバーサル等化回路１には
、縦続接続された複数の遅延素子１１−１４と、この複
数の遅延素子の入力および出力に入力点が接続された複
数の重み付け回路１５〜１９と、この複数の重み付け回
路の出力点の信号を合成する加算回路２０とを含む。第
二のトランスバーサル等化回路２には、縦続接続された
複数の遅延素子２１〜２４と、この複数の遅延素子の入
力および出力に入力点が接続された複数の重み付け回路
２５〜２９と、この複数の重み付け回路の出力点の信号
を合成する加算回路３０とを含む。

この第一および第二のトランスバーサル等化回路ｌおよ
び２の各加算回路２０および３０の出力を実質的に加算
する回路として、加算回路４を備える。

この加算回路４の出力信号から歪を識別する識別器５と
、この識別された歪にしたがって加算回路４の出力信号
が所望の等化特性に近似するように前記複数の重み付け
回路１５〜１９．２５〜２９に制御信号を与える制御回
路６とを備える。

ここで、前記第一のトランスバーサル等化回路１の縦続
接続された複数の遅延素子１１〜１４の出力端が、可変
遅延回路３を介して、前記第二のトランスバーサル等化
回路２の縦続接続された複数の遅延素子２１〜２４の入
力端に接続されたことを特徴とする。

二つのトランスバーサル等化回路ｌおよび２の構成は量
産により製造された等しい特性のものである。可変遅延
回路３は大きい反射により生じる遅延歪を等化するため
のもので、その遅延量は実回線に設定されてから回線歪
の等化状態を観測しながら適応的に調節設定される。

このような構成の装置では、従来から知られているよう
に伝送路で生じる小さい反射による歪は第一のトランス
バーサル等化回路ｌにより等化される。第７図に示すよ
うに、大きい反射物により生じる大きい遅延時間を含む
反射については可変遅延回路３を調節してこの大きい反
射の遅延時間に適応させると、この大きい反射により生
じる歪は第二のトランスバーサル等化回路２により等化
することができる。したがって、この第一のトランスバ
ーサル等化回路ｌおよび第二のトランスバーサル等化回
路２の出力を合成した加算回路４の出力点では、小さい
反射による歪も大きい反射による歪も共に等化された信
号が得られる。

第２図は本発明第二実施例装置のブロック構成図である
。この例は、第二のトランスバーサル等化回路２にはそ
の入力に可変遅延回路３が接続されることは上記第一実
施例装置と同等であるが、その可変遅延回路３０入力点
を第一のトランスバーサル等化回路１の入力点と共通に
したものである。この場合には、第一のトランスバーサ
ル等化回路１の複数の縦続接続された遅延素子のすべて
の遅延時間を可変遅延回路３に含ませるように、可変遅
延回路３の遅延時間を調節する。この第二実施例装置は
、トランスバーサル等化回路１の遅延素子から外部に信
号を取り出すことができない構造のものについて有用で
ある。この第二実施例装置によっても、第一実施例装置
と同等の等化を行うことができる。

第３図は本発明第三実施例装置のブロック構成図である
。この例は第一および第二のトランスバ−サル等化回路
１および２の各加算回路２０および３０の出力を加算す
る加算回路４の出力に、可変遅延回路３を介して、第二
のトランスバーサル等化回路の入力端が接続されたもの
である。この回路でも、可変遅延回路３の遅延時間を大
きい反射により生じる歪に合わせて設定することにより
、第一あるいは第二の実施例装置と同等の等化を行うこ
とができる。この例は、判定帰還形の応用であり、入力
信号に含まれる雑音や遅延時間の短い干渉波の影響を受
けない利点がある。

第４図は、本発明実施例等化器の制御回路６の構成を示
す図である。端子３７に復調器出力から得られる信号り
の極性を表す信号が入力する。端子３８には等化器出力
から得られる誤差Ｅの極性を表す信号が入力する。信号
極性りと誤差極性Ｅは、相対的に遅延素子ひとつの遅延
量Ｔの整数倍だけ異なるタイミング関係で排他的論理和
回路４８〜５７によって乗算され、積分器５８〜６７を
介して各タップの重み付けを決定する。遅延素子３９〜
４６はトランスバーサルフィルタ回路の単位遅延量と同
等の遅延素子である。また、可変遅延回路４７は可変遅
延回路３によって決まる人出力ビット数の少ない回路で
ある。

可変遅延回路３または４７としては、プログラマブルシ
フトレジスタよびＲＡＭを用いた構成が実用的である。

ディジタル形のトランスバーサル等化器の場合は、量子
化精度によって入力ビット数は決定され、可変遅延回路
３は比較的多くの入出力ビット数（例えば８〜１０ビツ
ト）を必要とするが、可変遅延回路４７は極性相関の場
合は１ビツトの人出力があれば良い。

第５図は、可変遅延回路としてＲＡＭを用いた場合の一
構成例である。入力端子７８に復調器８のデータ出力ま
たは第一のトランスバーサルフィルタ等化回路１の最大
遅延出力を入力し、設定された遅延時間後に端子７９か
ら出力される。書込み用および読出し用アドレスカウン
タ８１と読み書きアドレス切り替えゲート８３との間に
オフセット回路８２を挿入し、読出し時間を遅らせるこ
とによってＲＡ　ＭＢ２の書込みと読出しに遅延時間差
を発生させる構成となっている。

〔発明の効果〕

以上説明したように、本発明のトランスバーサル等化器
は、通常の伝送路で発生する反射によって生ずる遅延時
間の短い干渉波を等化することができるとともに、複数
の反射物（例えば建物等）によって生ずる遅延の大きい
白信号の干渉波をも適正に等化できる優れた効果がある
。

【図面の簡単な説明】

第１図は本発明第一実施例装置のブロック構成図。第２図は本発明第二実施例装置のブロック構成図。第３図は本発明第三実施例装置のブロック構成図。第４図は上記実施例装置の制御回路を示すブロック構成
図。第５図は上記実施例装置の可変遅延回路の一例を示すブ
ロック構成図。第６図は従来例トランスバーサル等化器の一例を示すブ
ロック構成図。第７図は伝搬路のフェージングや建物等の反射によって
生ずる干渉波の説明図。 ■・・・第一のトランスバーサル等化回路、２・・・第
二のトランスバーサル等化回路、３．４７・・・可変遅
延回路、４．２０．３０・・・加算回路、５・・・識別
器、６・・・制御回路、７・・・受信信号入力端子、８
・・・復調器、１１〜１４．２１〜２４．３９〜４６・
・・遅延素子、１５〜１９．２５〜２９・・・重み付け
回路、４８〜５７・・・排他的論理和回路、５８〜６７
・・・積分器、７８・・・可変遅延回路入力端子、７９
・・・可変遅延回路の出力端子、８０・・・クロック入
力端子、８１・・・書込み読出し用アドレスカウンタ、
８２・・・オフセット回路、８３・・・読み書きアドレ
ス切り替えゲート、８４・・・ＲＡＭ、８５・・・入出
力切り替えゲート。特許出願人　日本電信電話株式会社代理人　弁理士　井　出　直　孝

Claims

【特許請求の範囲】１、縦続接続された複数の遅延素子と、この複数の遅延
素子の入力およびまたは出力に入力点が接続された複数
の重み付け回路と、この複数の重み付け回路の出力点の
信号を合成する加算回路とをそれぞれ含む第一および第
二のトランスバーサル等化回路を備え、この第一および第二のトランスバーサル等化回路の各加
算回路の出力を実質的に加算する回路と、この加算する
回路の出力信号が所望の等化特性に近似するように前記
複数の重み付け回路に制御信号を与える制御回路とを備
え、前記第一のトランスバーサル等化回路の縦続接続された
複数の遅延素子の出力端が、可変遅延回路を介して、前
記第二のトランスバーサル等化回路の縦続接続された複
数の遅延素子の入力端に接続されたことを特徴とする等化器。２、縦続接続された複数の遅延素子と、この複数の遅延
素子の入力およびまたは出力に入力点が接続された複数
の重み付け回路と、この複数の重み付け回路の出力点の
信号を合成する加算回路とをそれぞれ含む第一および第
二のトランスバーサル等化回路を備え、この第一および第二のトランスバーサル等化回路の各加
算回路の出力を実質的に加算する回路と、この加算する
回路の出力信号が所望の等化特性に近似するように前記
複数の重み付け回路に制御信号を与える制御回路とを備
え、前記第一のトランスバーサル等化回路の縦続接続された
複数の遅延素子の入力端が、可変遅延回路を介して、前
記第二のトランスバーサル等化回路の縦続接続された複
数の遅延素子の入力端に接続されたことを特徴とする等化器。３、縦続接続された複数の遅延素子と、この複数の遅延
素子の入力およびまたは出力に入力点が接続された複数
の重み付け回路と、この複数の重み付け回路の出力点の
信号を合成する加算回路とをそれぞれ含む第一および第
二のトランスバーサル等化回路を備え、この第一および第二のトランスバーサル等化回路の各加
算回路の出力を実質的に加算する回路と、この加算する
回路の出力信号が所望の等化特性に近似するように前記
複数の重み付け回路に制御信号を与える制御回路とを備
え、前記加算する回路の出力端が、可変遅延回路を介して、
前記第二のトランスバーサル等化回路の縦続接続された
複数の遅延素子の入力端に接続されたことを特徴とする等化器。