JP3168576B2 - 波形等化フィルタ装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高品位テレビ（HDTV）システムのデコーダ内
の歪み等化などに用いられる波形等化フィルタ装置に関
するものであり，特に，歪み特性に応じてクロックを切
替可能にした波形等化フィルタ装置に関する。
の歪み等化などに用いられる波形等化フィルタ装置に関
するものであり，特に，歪み特性に応じてクロックを切
替可能にした波形等化フィルタ装置に関する。
波形等化フィルタは通信システムなどの種々の信号処
理分野において用いられている。波形等化フィルタとし
てはトランスバーサルフィルタがよく用いられている。
理分野において用いられている。波形等化フィルタとし
てはトランスバーサルフィルタがよく用いられている。
このような波形等化フィルタの適用例として,HDTVシ
ステムの受像機内のMUSE（Multipe Sub−Nyquist Sampl
ing Encoding）デコーダに適用した例について述べる。
MUSE方式は一種のサンプル値伝送方式であり，入力画像
信号のサンプルを並べ代えてアナログ・サンプル値とし
て伝送する（日経エレクトロニクス,1987,11,2.（No.43
3），第192ページ，参照）。伝送歪みはサンプル値間の
干渉となり，再生画面上ではリンギングとなる。このリ
ンギングを除去するためには,MUSEデコーダ内に波形等
化フィルタを設けて波形等化を行うことが有効である。
このMUSEデコーダの構成例を第６図に示す（たとえば，
岩館，他，「MUSEデコーダ内蔵型波形等化器」。1988年
テレビジョン学会全国大会,16−6,ページ351〜352,参
照）。
ステムの受像機内のMUSE（Multipe Sub−Nyquist Sampl
ing Encoding）デコーダに適用した例について述べる。
MUSE方式は一種のサンプル値伝送方式であり，入力画像
信号のサンプルを並べ代えてアナログ・サンプル値とし
て伝送する（日経エレクトロニクス,1987,11,2.（No.43
3），第192ページ，参照）。伝送歪みはサンプル値間の
干渉となり，再生画面上ではリンギングとなる。このリ
ンギングを除去するためには,MUSEデコーダ内に波形等
化フィルタを設けて波形等化を行うことが有効である。
このMUSEデコーダの構成例を第６図に示す（たとえば，
岩館，他，「MUSEデコーダ内蔵型波形等化器」。1988年
テレビジョン学会全国大会,16−6,ページ351〜352,参
照）。
第６図のMUSEデコーダは，ローパスフィルタ11,クラ
ンプ回路12,本線系信号用A/Dコンバータ13,遅延回路14,
FETアンプ16,副線系信号用A/Dコンバータ17,波形等化フ
ィルタ18,スイッチ19,加算回路15,VIT（Vertical Inter
val Test）信号取り出し回路20,マイクロコンピュータ2
1で図示の如く構成されている。MUSE方式の伝送レート
は16.2MHZであるから，本線系のA/Dコンバータ13のサン
プリング周波数（サンプリングレート）は16.2MHZで行
う。一方，波形等化を行うためには，原理的には少なく
とも伝送レートの２倍のサンプリング周波数,32.4MHZで
行う必要があり，副線系のA/Dコンバータ17のサンプリ
ング周波数は32.4MHZである。波形等化フィルタ18のサ
ンプリング周波数も32.4MHZである。
ンプ回路12,本線系信号用A/Dコンバータ13,遅延回路14,
FETアンプ16,副線系信号用A/Dコンバータ17,波形等化フ
ィルタ18,スイッチ19,加算回路15,VIT（Vertical Inter
val Test）信号取り出し回路20,マイクロコンピュータ2
1で図示の如く構成されている。MUSE方式の伝送レート
は16.2MHZであるから，本線系のA/Dコンバータ13のサン
プリング周波数（サンプリングレート）は16.2MHZで行
う。一方，波形等化を行うためには，原理的には少なく
とも伝送レートの２倍のサンプリング周波数,32.4MHZで
行う必要があり，副線系のA/Dコンバータ17のサンプリ
ング周波数は32.4MHZである。波形等化フィルタ18のサ
ンプリング周波数も32.4MHZである。
なお，スイッチ19はVITタイミングで波形等化フィル
タ18からの等化信号を本線系の信号に印加し，マイクロ
コンピュータ（μＣ）21は,VIT信号取り出し回路20で取
り出されたVIT信号に基づいてMUSE信号の垂直ブランキ
ング内の多重化されている基準インパルス応答に基づい
て伝送系の歪みを打ち消すように，波形等化フィルタの
タップ係数を決定して波形等化フィルタの係数乗算回路
に設定する。
タ18からの等化信号を本線系の信号に印加し，マイクロ
コンピュータ（μＣ）21は,VIT信号取り出し回路20で取
り出されたVIT信号に基づいてMUSE信号の垂直ブランキ
ング内の多重化されている基準インパルス応答に基づい
て伝送系の歪みを打ち消すように，波形等化フィルタの
タップ係数を決定して波形等化フィルタの係数乗算回路
に設定する。
等化すべき歪みは，伝送系，信号分配系によって大き
く変化する。たとえば，衛星放送の場合は歪みは小さ
く，副線系のA/Dコンバータのサンプル周波数および波
形等化フィルタのサンプリング周波数は32.4MHZのサン
プリング周波数で細かい波形等化を行う。一方,CATV網
を介した場合は分配系での反射，伝送歪などにより再生
画像の劣化が大きく，時間的に長い範囲での波形等化が
必要になる。この場合には,16.2MHZでもよい場合がある
（たとえば，伊藤，他，「MUSE信号伝送用波形等化
器」,1989年10月26日，テレビジョン学会技術報告，第1
3〜17ページ，参照）。
く変化する。たとえば，衛星放送の場合は歪みは小さ
く，副線系のA/Dコンバータのサンプル周波数および波
形等化フィルタのサンプリング周波数は32.4MHZのサン
プリング周波数で細かい波形等化を行う。一方,CATV網
を介した場合は分配系での反射，伝送歪などにより再生
画像の劣化が大きく，時間的に長い範囲での波形等化が
必要になる。この場合には,16.2MHZでもよい場合がある
（たとえば，伊藤，他，「MUSE信号伝送用波形等化
器」,1989年10月26日，テレビジョン学会技術報告，第1
3〜17ページ，参照）。
このように,MUSEデコーダ内の波形等化フィルタは歪
み特性に応じた等化特性を有することが必要になる。そ
のためには，複数の波形等化フィルタをMUSEデコーダ内
に設けて選択的に使用することになる。しかしながら，
波形等化フィルタは高速動作可能な多タップのトランス
バーサルフィルタで構成され，高価格であるから複数個
設けることが難しい。とくに,MUSEデコーダは，一般利
用者の受像機内に設けられるから，受像機の価格上昇に
なり１台の受像機に複数の波形等化フィルタを設けるこ
とは実用的でない。
み特性に応じた等化特性を有することが必要になる。そ
のためには，複数の波形等化フィルタをMUSEデコーダ内
に設けて選択的に使用することになる。しかしながら，
波形等化フィルタは高速動作可能な多タップのトランス
バーサルフィルタで構成され，高価格であるから複数個
設けることが難しい。とくに,MUSEデコーダは，一般利
用者の受像機内に設けられるから，受像機の価格上昇に
なり１台の受像機に複数の波形等化フィルタを設けるこ
とは実用的でない。
上述した問題は,MUSEデコーダに限られず，他の通信
方式などにおいても同様に生ずる。
方式などにおいても同様に生ずる。
以上に鑑みて，本発明は,1個の波形等化フィルタでか
つ簡単な回路構成で，異なる歪みを等化可能な波形等化
フィルタを提供することを目的とする。
つ簡単な回路構成で，異なる歪みを等化可能な波形等化
フィルタを提供することを目的とする。
上記問題を解決するため，本発明の波形等化フィルタ
装置は，入力されたクロックに応じて単位時間だけ入力
信号を遅延する単位遅延要素，係数乗算器を有する複数
のタップからなる波形等化フィルタ，少なくとも２つの
異なる周波数のクロックを入力し１つのクロックを前記
波形等化フィルタの前記単位遅延要素のクロックとして
出力するクロック切替回路，該クロック切替回路のクロ
ック切替えに対応して前記波形等化フィルタ内の係数乗
算器のタップ係数を切り換える制御手段，および，前記
波形等化フィルタの前段に設けられ，前記クロック切替
に伴う等化される信号切替のタイミングを調整して構成
される。
装置は，入力されたクロックに応じて単位時間だけ入力
信号を遅延する単位遅延要素，係数乗算器を有する複数
のタップからなる波形等化フィルタ，少なくとも２つの
異なる周波数のクロックを入力し１つのクロックを前記
波形等化フィルタの前記単位遅延要素のクロックとして
出力するクロック切替回路，該クロック切替回路のクロ
ック切替えに対応して前記波形等化フィルタ内の係数乗
算器のタップ係数を切り換える制御手段，および，前記
波形等化フィルタの前段に設けられ，前記クロック切替
に伴う等化される信号切替のタイミングを調整して構成
される。
好適には，本発明の波形等化フィルタ装置における前
記制御手段は，異なるクロックにおける波形等化フィル
タ装置の等化特性を算出して相互比較し，最良の等化特
性を提供するクロックを前記クロック切替回路から出力
させるとともにその時の最適なタップ係数を波形等化フ
ィルタ内の係数乗算器に設定する。
記制御手段は，異なるクロックにおける波形等化フィル
タ装置の等化特性を算出して相互比較し，最良の等化特
性を提供するクロックを前記クロック切替回路から出力
させるとともにその時の最適なタップ係数を波形等化フ
ィルタ内の係数乗算器に設定する。
また好適には，本発明の波形等化フィルタ装置には波
形等化フィルタの前段にクロック切替えに伴う信号タイ
ミング調整回路を備える。
形等化フィルタの前段にクロック切替えに伴う信号タイ
ミング調整回路を備える。
さらに好適には、本発明の波形等化フィルタ装置にお
けるクロック切替回路は前記波形等化フィルタの単位遅
延要素ごとにクロックを切替可能に構成する。
けるクロック切替回路は前記波形等化フィルタの単位遅
延要素ごとにクロックを切替可能に構成する。
また、本発明の波形等化フィルタ装置は、複数種類の
クロック周波数に対応されてなる波形等化フィルタ装置
であって，それぞれ，入力されたクロックに応じて単位
時間だけ入力信号を遅延する単位遅延要素，係数乗算器
を有する複数のタップからなる波形等化フィルタ，上記
単位遅延要素から得られる出力信号が，少なくとも２つ
の異なる周波数のクロックに対応して出力されるうち１
つを上記係数乗算器に供給するようにクロックの切り替
えを行うクロック切り替え回路，該クロック切り換回路
の切り換えに対応して上記波形等化フィルタ内の係数乗
算器のタップ係数を切り換える制御手段，および，前記
波形等化フィルタの前段に設けられ，前記クロック切替
に伴う等化される信号切替のタイミングを調整する信号
タイミング調整回路を具備して構成される。
クロック周波数に対応されてなる波形等化フィルタ装置
であって，それぞれ，入力されたクロックに応じて単位
時間だけ入力信号を遅延する単位遅延要素，係数乗算器
を有する複数のタップからなる波形等化フィルタ，上記
単位遅延要素から得られる出力信号が，少なくとも２つ
の異なる周波数のクロックに対応して出力されるうち１
つを上記係数乗算器に供給するようにクロックの切り替
えを行うクロック切り替え回路，該クロック切り換回路
の切り換えに対応して上記波形等化フィルタ内の係数乗
算器のタップ係数を切り換える制御手段，および，前記
波形等化フィルタの前段に設けられ，前記クロック切替
に伴う等化される信号切替のタイミングを調整する信号
タイミング調整回路を具備して構成される。
本発明の波形等化フィルタ装置は波形等化フィルタの
タップ数を一定にしたまま，換言すれば,1個の波形等化
フィルタで，単位遅延要素のクロックを切替え，そし
て，このクロック切替えに対応して波形等化フィルタ内
の係数乗算器のタップ係数を設定する。この回路構成に
より,1個の波形等化フィルタで異なる歪み信号の波形等
化が可能になる。また，低いクロック周波数に切替えら
れた場合は，全体のタップ範囲が長くなるから，等化範
囲が実質的に広がることになり，広範囲のリンギングが
除去可能である。
タップ数を一定にしたまま，換言すれば,1個の波形等化
フィルタで，単位遅延要素のクロックを切替え，そし
て，このクロック切替えに対応して波形等化フィルタ内
の係数乗算器のタップ係数を設定する。この回路構成に
より,1個の波形等化フィルタで異なる歪み信号の波形等
化が可能になる。また，低いクロック周波数に切替えら
れた場合は，全体のタップ範囲が長くなるから，等化範
囲が実質的に広がることになり，広範囲のリンギングが
除去可能である。
好ましくは，制御手段におけるタップ係数の切替え設
定は等化すべき歪みに応じて行う。すなわち，制御手段
は，それぞれ異なるクロックにおける等化特性を算出し
て最良の等化特性を提供するクロックを選択し，このク
ロックにおけるタップ係数を算出して波形等化フィルタ
内の係数乗算器に設定する。
定は等化すべき歪みに応じて行う。すなわち，制御手段
は，それぞれ異なるクロックにおける等化特性を算出し
て最良の等化特性を提供するクロックを選択し，このク
ロックにおけるタップ係数を算出して波形等化フィルタ
内の係数乗算器に設定する。
信号タイミング調整回路を設けてクロック切替えに伴
う信号伝送タイミングを調整することができる。
う信号伝送タイミングを調整することができる。
波形等化フィルタ内の単位遅延要素のクロック切替え
は個別に行うこともできる。
は個別に行うこともできる。
本発明の波形等化フィルタ装置の実施例として，第６
図に示したMUSEデコーダ内の波形等化器18として適用し
た場合について述べる。
図に示したMUSEデコーダ内の波形等化器18として適用し
た場合について述べる。
第１図は本発明の第１実施例の波形等化フィルタ装置
の構成図を示す。この波形等化フィルタ装置は，トラン
スバーサルフィルタ形の波形等化フィルタ1,クロック切
替回路2,制御手段３が図示のごとく構成されている。波
形等化フィルタ１は2n＋1,たとえば,2n＋１＝101のタッ
プ数を有し，各タップは単位遅延要素101,係数乗算器11
1などで構成され，乗算結果が加算回路120で加算され
る。係数乗算器111〜117のタップ係数k1〜k2n+1は制御
手段３から設定される。単位遅延要素101〜106はそれぞ
れ単位時間，すなわち,1クロック分遅延させる。この波
形等化フィルタ１の基本動作はすでに知られているので
その説明を省略する。
の構成図を示す。この波形等化フィルタ装置は，トラン
スバーサルフィルタ形の波形等化フィルタ1,クロック切
替回路2,制御手段３が図示のごとく構成されている。波
形等化フィルタ１は2n＋1,たとえば,2n＋１＝101のタッ
プ数を有し，各タップは単位遅延要素101,係数乗算器11
1などで構成され，乗算結果が加算回路120で加算され
る。係数乗算器111〜117のタップ係数k1〜k2n+1は制御
手段３から設定される。単位遅延要素101〜106はそれぞ
れ単位時間，すなわち,1クロック分遅延させる。この波
形等化フィルタ１の基本動作はすでに知られているので
その説明を省略する。
クロック切替回路２には第１のクロックCLK1と第２の
クロックCLK2とが入力されており，第１のクロックCLK1
の周波数は16.2MHZ,第２のクロックCLK2の周波数は32.4
MHZである。
クロックCLK2とが入力されており，第１のクロックCLK1
の周波数は16.2MHZ,第２のクロックCLK2の周波数は32.4
MHZである。
第１図の波形等化フィルタ装置の動作例として，ま
ず，受像機を歪みが少ない衛星放送（BS）と歪みが大き
いCATVとに手動で切替える場合について述べる。この場
合，クロック切替回路２が受像機のモード切替スイッチ
である。
ず，受像機を歪みが少ない衛星放送（BS）と歪みが大き
いCATVとに手動で切替える場合について述べる。この場
合，クロック切替回路２が受像機のモード切替スイッチ
である。
利用者がクロック切替回路２をCATVモードからBSモー
ドに切替えると，クロック切替回路２は図示破線の状態
になる。これによってクロック切替回路２から出力され
るクロックCLKは32.4MHZの第２のクロックCLK2となり，
単位遅延要素101〜106に印加される。制御手段３はクロ
ック切替回路２のスイッチ状態を監視しており，上記ク
ロック切替回路２の切替えを検出して，第２のクロック
CLK2に対応した係数k1〜k2n+1を係数乗算器111〜117に
設定する。以上により，波形等化フィルタ１に印加され
るCATVの入力信号に対する波形等化が32.4MHZで行わ
れ，等化出力が加算回路12から出力される。制御手段３
はマイクロコンピュータで構成されており，そのメモリ
に第１のクロックCLK1に対応したタップ係数k1〜k2n+1,
および，第２のクロックCLK2に対応したタップ係数k1〜
k2n+1を記憶している。
ドに切替えると，クロック切替回路２は図示破線の状態
になる。これによってクロック切替回路２から出力され
るクロックCLKは32.4MHZの第２のクロックCLK2となり，
単位遅延要素101〜106に印加される。制御手段３はクロ
ック切替回路２のスイッチ状態を監視しており，上記ク
ロック切替回路２の切替えを検出して，第２のクロック
CLK2に対応した係数k1〜k2n+1を係数乗算器111〜117に
設定する。以上により，波形等化フィルタ１に印加され
るCATVの入力信号に対する波形等化が32.4MHZで行わ
れ，等化出力が加算回路12から出力される。制御手段３
はマイクロコンピュータで構成されており，そのメモリ
に第１のクロックCLK1に対応したタップ係数k1〜k2n+1,
および，第２のクロックCLK2に対応したタップ係数k1〜
k2n+1を記憶している。
クロック切替回路２がBSモードからCATVモードに切替
えられた場合は，クロック切替回路２から16.2MHZの第
１のクロックCLK1が単位遅延要素101〜106に印加され，
係数乗算器111〜117には第１のクロックCLK1に対応する
タップ係数k1〜k2n+1が制御手段３から設定される。
えられた場合は，クロック切替回路２から16.2MHZの第
１のクロックCLK1が単位遅延要素101〜106に印加され，
係数乗算器111〜117には第１のクロックCLK1に対応する
タップ係数k1〜k2n+1が制御手段３から設定される。
以上に述べたように，波形等化フィルタ１のクロック
CLKとタップ係数k1〜k2n+1を切替えることによって,1個
の波形等化フィルタ１で２種の入力信号に対する波形等
化を適切に行うことができる。また,16.2MHZの第１のク
ロックCLK1が選択された場合の全タップ範囲は実効的
に,32.4MHZの第２のクロックCLK2が選択された場合の全
タップ範囲の２倍になり，第２のクロックCLK2が選択さ
れた場合の２倍の等化範囲についてのリンギングの除去
が可能となる。
CLKとタップ係数k1〜k2n+1を切替えることによって,1個
の波形等化フィルタ１で２種の入力信号に対する波形等
化を適切に行うことができる。また,16.2MHZの第１のク
ロックCLK1が選択された場合の全タップ範囲は実効的
に,32.4MHZの第２のクロックCLK2が選択された場合の全
タップ範囲の２倍になり，第２のクロックCLK2が選択さ
れた場合の２倍の等化範囲についてのリンギングの除去
が可能となる。
クロック切替回路２が切替えられるクロック数および
制御手段３で設定するタップ係数k1〜k2n+1は上記例の
２種に限らず,3種以上にすることができる。
制御手段３で設定するタップ係数k1〜k2n+1は上記例の
２種に限らず,3種以上にすることができる。
次に，第２実施例として，第１の波形等化フィルタ装
置の他の動作例として，クロックCLKとタップ係数k1〜k
2n+1とを入力（受信）信号の歪み特性に応じて自動的に
切替えの例について述べる。この場合，クロック切替回
路２は制御手段３によって切替動作するように構成され
ている。
置の他の動作例として，クロックCLKとタップ係数k1〜k
2n+1とを入力（受信）信号の歪み特性に応じて自動的に
切替えの例について述べる。この場合，クロック切替回
路２は制御手段３によって切替動作するように構成され
ている。
制御手段３は上述したように，マイクロコンピュータ
で構成されており，いずれかのクロックで波形等化フィ
ルタ１を動作させると受信信号の歪みを最良に等化でき
るかを決定する。制御手段３の動作を第２図のフローチ
ャートを参照して述べる。この動作はVITのタイミング
において行う。
で構成されており，いずれかのクロックで波形等化フィ
ルタ１を動作させると受信信号の歪みを最良に等化でき
るかを決定する。制御手段３の動作を第２図のフローチ
ャートを参照して述べる。この動作はVITのタイミング
において行う。
ステップ11（S11） 制御手段３は，第１のクロックCLK1について,VITパル
スと理想インパルス応答との誤差およびタップ係数を計
算する。以後そのアルゴリズムを等化原理をも参照して
述べる（前掲,1988年テレビジョン学会全国大会，論文1
6−5,参照）。
スと理想インパルス応答との誤差およびタップ係数を計
算する。以後そのアルゴリズムを等化原理をも参照して
述べる（前掲,1988年テレビジョン学会全国大会，論文1
6−5,参照）。
タップ係数をＨ（nT），（ただし,nは整数,Tは第１の
クロックCLK1（16.2MHZ）の時間間隔），伝送特性をＦ
（nT），理想インパルス応答をＩ（nT），受信系列をＹ
（nT）とすると，受信系列をＹ（nT）は下記式で表され
る。
クロックCLK1（16.2MHZ）の時間間隔），伝送特性をＦ
（nT），理想インパルス応答をＩ（nT），受信系列をＹ
（nT）とすると，受信系列をＹ（nT）は下記式で表され
る。
Ｙ（nT）＝［Ｉ（nT）＊Ｆ（nT）］＋［Ｉ（nT）＊Ｆ（nT）＊Ｈ（nT）］ ・・・（１） ただし，＊はコンボリューション Ｈ（nT）＝F-1（nT）・δ（nT） ・・・（２） だだし,n＝０でδ（nT）＝1, その他でδ（nT）＝０。
であれば， Ｙ（nT）＝Ｉ（nT） ・・・（３） となり等化は完了する。
なお、上記式（２）におけるF-1（nT）は伝送特性
Ｆ（nT）の逆特性を示す。またδ（nT）はデルタ関数を
表し、下記の関係がある。
Ｆ（nT）の逆特性を示す。またδ（nT）はデルタ関数を
表し、下記の関係がある。
Ｆ（nT）＊F-1（nT）＝δ（nT） 振幅特性は等化されないので，各VITタイミングご
と繰り返して等化を行う。この繰り返し補正は，制御手
段３に入力したVITパルスと理想インパルス応答との誤
差を用いてその時点のタップ係数を補正することにより
行う。ｉ回目のタップ係数Hi（nT）に対する受信系列は
次式になる。
と繰り返して等化を行う。この繰り返し補正は，制御手
段３に入力したVITパルスと理想インパルス応答との誤
差を用いてその時点のタップ係数を補正することにより
行う。ｉ回目のタップ係数Hi（nT）に対する受信系列は
次式になる。
Hi（nT）＊Ｉ（−nT）＊Ｆ（nT）＋Ｉ（nT）＊Ｆ（nT）＝Ｉ（nT）＋Ei（nT） ・・・（４） ただし,Ei（nT）は誤差。
この誤差Ei（nT）が小さくなるように順次繰り返し処
理を行うと，その時のタップ係数Hi（nT）は下記式で表
される。
理を行うと，その時のタップ係数Hi（nT）は下記式で表
される。
Hi（nT）＝Ｉ（nT）＊Ｆ（−nT）＊［δ（nT）ΣEj＋１＋Ｉ（nT）］ ・・・（５） このようにして，第１のクロックCLK1に対する，その
時の繰り返しステップｉにおけるタップ係数Hi（nT）＝
k1〜k2n+1と誤差E1とが算出される。
時の繰り返しステップｉにおけるタップ係数Hi（nT）＝
k1〜k2n+1と誤差E1とが算出される。
ステップ12（S12） 制御手段３は，上記同様に，第２のクロックCLK2につ
いても，タップ係数k1〜k2n+1と誤差E2を計算する。
いても，タップ係数k1〜k2n+1と誤差E2を計算する。
ステップ13〜15（S13〜S15） 制御手段３は誤差E1とE2とを比較して誤差の小さい方
のクロックを選択し，そのクロックが出力されるように
クロック切替回路２を付勢する。また，制御手段３は上
記計算で得られたタップ係数k1〜k2n+1を波形等化フィ
ルタ１の係数乗算器111〜117に設定する。
のクロックを選択し，そのクロックが出力されるように
クロック切替回路２を付勢する。また，制御手段３は上
記計算で得られたタップ係数k1〜k2n+1を波形等化フィ
ルタ１の係数乗算器111〜117に設定する。
制御手段３の上記処理は各VITタイミング毎行われ，
順次，歪みに対する適切なクロックが選択されるととも
にタップ係数k1〜k2n+1も最適化されていき，良好な等
化を行うことができる。第３図に示した実施例は上記第
１および第２実施例に対して，遅延回路41およびスイッ
チ42からなる信号タイミング調整回路４を付加して，ク
ロック切替えに伴う波形等化フィルタ１に対する入力信
号のタイミング調整を行うようにした回路構成を示す。
順次，歪みに対する適切なクロックが選択されるととも
にタップ係数k1〜k2n+1も最適化されていき，良好な等
化を行うことができる。第３図に示した実施例は上記第
１および第２実施例に対して，遅延回路41およびスイッ
チ42からなる信号タイミング調整回路４を付加して，ク
ロック切替えに伴う波形等化フィルタ１に対する入力信
号のタイミング調整を行うようにした回路構成を示す。
クロック切替回路２が手動切替えの場合はスイッチ42
もクロック切替回路２と連動して手動で切替えられ，ク
ロック切替回路２が制御手段３から切替え制御されると
きはスイッチ42も同時に制御手段３から切替え制御され
る。遅延回路41の遅延時間は，第１のクロックCLK1の1
6.2MHZと第２のクロックCLK2の32.4MHZとの時間差だけ
遅延する。
もクロック切替回路２と連動して手動で切替えられ，ク
ロック切替回路２が制御手段３から切替え制御されると
きはスイッチ42も同時に制御手段３から切替え制御され
る。遅延回路41の遅延時間は，第１のクロックCLK1の1
6.2MHZと第２のクロックCLK2の32.4MHZとの時間差だけ
遅延する。
第４図の実施例は，単位遅延要素101〜106に対応して
クロック切替回路201〜206を設け，単位遅延要素10ごと
にクロックCLKを切替え可能とした例を示す。この実施
例は，たとえば，上述した波形等化フィルタ１につい
て，一定のサンプリングレート,32.4MHZでは等化範囲が
狭く，一定のサンプリングレート,16.2MHZでは性能的に
不足するような場合に，タップ間隔を適切に切り換える
ことにより，既存のタップ数でも最適な等化を実現する
ものである。クロックCLKの切替えおよびクロックCLKに
対応した係数k1〜k2n+1の切替えは制御手段３が行う。
クロック切替回路201〜206を設け，単位遅延要素10ごと
にクロックCLKを切替え可能とした例を示す。この実施
例は，たとえば，上述した波形等化フィルタ１につい
て，一定のサンプリングレート,32.4MHZでは等化範囲が
狭く，一定のサンプリングレート,16.2MHZでは性能的に
不足するような場合に，タップ間隔を適切に切り換える
ことにより，既存のタップ数でも最適な等化を実現する
ものである。クロックCLKの切替えおよびクロックCLKに
対応した係数k1〜k2n+1の切替えは制御手段３が行う。
本発明の波形等化フィルタ装置の波形等化フィルタは
第１図〜第４図に示した構成に限定されず，他の種々の
構成の波形等化フィルタ，たとえば，第５図に示した転
置型トランスバーサルフィルタを用いた波形等化フィル
タにも適用可能である。
第１図〜第４図に示した構成に限定されず，他の種々の
構成の波形等化フィルタ，たとえば，第５図に示した転
置型トランスバーサルフィルタを用いた波形等化フィル
タにも適用可能である。
以上の実施例は，波形等化フィルタ装置をHDTVシステ
ムのMUSEデコーダ内の波形等化に適用した例を示した
が，本発明の波形等化フィルタ装置は，歪み特性に応じ
て等化特性を切り換える必要がある他の種々の通信シス
テムなどの用途に適用可能である。
ムのMUSEデコーダ内の波形等化に適用した例を示した
が，本発明の波形等化フィルタ装置は，歪み特性に応じ
て等化特性を切り換える必要がある他の種々の通信シス
テムなどの用途に適用可能である。
〔発明の効果〕 以上述べたように，本発明によれば,1個の波形等化フ
ィルタのサンプリングレートおよびタップ係数を歪み特
性に応じて切替えることにより，簡単な回路構成で歪み
特性に応じた最適な信号波形等化を行うことができる。
ィルタのサンプリングレートおよびタップ係数を歪み特
性に応じて切替えることにより，簡単な回路構成で歪み
特性に応じた最適な信号波形等化を行うことができる。
第１図は本発明の波形等化フィルタ装置の第１実施例回
路図，第２図は第１図の切替制御手段の動作処理フロー
チャート，第３図〜第５図はそれぞれ本発明の波形等化
フィルタ装置の第２〜第４の実施例回路図，第６図は本
発明の波形等化フィルタ装置が適用される１例としての
MUSEデコーダの構成図である。 （符号の説明） １……波形等化フィルタ， ２……クロック切替回路， ３……制御手段， ４……信号タイミング調整回路， 101〜106……単位遅延要素， 111〜117……係数乗算器， 120〜126……加算回路。
路図，第２図は第１図の切替制御手段の動作処理フロー
チャート，第３図〜第５図はそれぞれ本発明の波形等化
フィルタ装置の第２〜第４の実施例回路図，第６図は本
発明の波形等化フィルタ装置が適用される１例としての
MUSEデコーダの構成図である。 （符号の説明） １……波形等化フィルタ， ２……クロック切替回路， ３……制御手段， ４……信号タイミング調整回路， 101〜106……単位遅延要素， 111〜117……係数乗算器， 120〜126……加算回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/14 Ｈ０４Ｎ 5/14 Ｚ 7/015 9/64 Ｋ 9/64 11/04 Ｚ 11/04 7/00 Ａ (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/06 635 H03H 17/06 653 H03H 15/00 H03H 21/00 H04B 3/06 H04N 5/14 H04N 7/015 H04N 9/64 H04N 11/40
Claims (3)
- 【請求項１】入力されたクロックに応じて単位時間だけ
入力信号を遅延する単位遅延要素，係数乗算器を有する
複数のタップからなる波形等化フィルタ， 少なくとも２つの異なる周波数のクロックを入力し１つ
のクロックを前記波形等化フィルタの前記単位遅延要素
のクロックとして出力するクロック切替回路， 該クロック切替回路のクロック切替えに対応して前記波
形等化フィルタ内の係数乗算器のタップ係数を切り換え
る制御手段，および， 前記波形等化フィルタの前段に設けられ，前記クロック
切替に伴う等化される信号切替のタイミングを調整する
信号タイミング調整回路 を具備する波形等化フィルタ装置。 - 【請求項２】前記制御手段はそれぞれ異なるクロックに
おける等化特性を算出して相互比較し，最良の等化特性
を提供するクロックを前記クロック切替回路から出力さ
せるとともにそのクロックにおける最適のタップ係数を
算出して波形等化フィルタの係数乗算器に設定する請求
項１記載の波形等化フィルタ装置。 - 【請求項３】複数種類のクロック周波数に対応されてな
る波形等化フィルタ装置であって，それぞれ，入力され
たクロックに応じて単位時間だけ入力信号を遅延する単
位遅延要素，係数乗算器を有する複数のタップからなる
波形等化フィルタ， 上記単位遅延要素から得られる出力信号が，少なくとも
２つの異なる周波数のクロックに対応して出力されるう
ち１つを上記係数乗算器に供給するようにクロックの切
り替えを行うクロック切り替え回路， 該クロック切り換回路の切り換えに対応して上記波形等
化フィルタ内の係数乗算器のタップ係数を切り換える制
御手段，および， 前記波形等化フィルタの前段に設けられ，前記クロック
切替に伴う等化される信号切替のタイミングを調整する
信号タイミング調整回路 を具備する波形等化フィルタ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17969690A JP3168576B2 (ja) | 1990-07-09 | 1990-07-09 | 波形等化フィルタ装置 |
| US07/725,448 US5252932A (en) | 1990-07-09 | 1991-07-03 | Waveform equalizing filter unit |
| KR1019910011361A KR0180936B1 (ko) | 1990-07-09 | 1991-07-05 | 파형 등화 필터장치 |
| EP91306177A EP0466434B1 (en) | 1990-07-09 | 1991-07-08 | Waveform equalizing filter unit |
| DE69123648T DE69123648T2 (de) | 1990-07-09 | 1991-07-08 | Wellenformentzerrende Filtereinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17969690A JP3168576B2 (ja) | 1990-07-09 | 1990-07-09 | 波形等化フィルタ装置 |
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| JPH0468910A JPH0468910A (ja) | 1992-03-04 |
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Family
ID=16070278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17969690A Expired - Fee Related JP3168576B2 (ja) | 1990-07-09 | 1990-07-09 | 波形等化フィルタ装置 |
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| JP (1) | JP3168576B2 (ja) |
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| US5383145A (en) * | 1993-10-14 | 1995-01-17 | Matsushita Electric Industrial Co., Ltd. | Digital filter and digital signal processing system |
| FR2731310B1 (fr) * | 1995-03-02 | 1997-04-11 | Alcatel Telspace | Dispositif et procede de reception multidebit a filtrage unique d'interpolation et d'adaptation |
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| US6968001B2 (en) * | 2002-08-21 | 2005-11-22 | Qualcomm Incorporated | Communication receiver with virtual parallel equalizers |
| JP2009044211A (ja) * | 2007-08-06 | 2009-02-26 | Sony Corp | 波形等化器およびその制御方法、並びに受信装置およびその制御方法 |
| US9020024B1 (en) * | 2013-10-31 | 2015-04-28 | Avego Technologies General Ip (Singapore) Pte. Ltd. | Rate-adaptive equalizer that automatically initializes itself based on detected channel conditions, and a method |
| KR102177439B1 (ko) | 2019-12-06 | 2020-11-11 | 이봉대 | 원적외선을 함유하는 직물 제조방법 및 그 방법으로 제조된 원적외선을 함유하는 직물 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3715666A (en) * | 1971-03-30 | 1973-02-06 | Bell Telephone Labor Inc | Fast start-up system for transversal equalizers |
| JPS55134584A (en) * | 1979-04-06 | 1980-10-20 | Toshiba Corp | Signal processing system |
| DE3037778A1 (de) * | 1980-10-07 | 1982-05-19 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur zeitlichen korrektur von digitalen schaltsignalen |
| US4524424A (en) * | 1982-02-18 | 1985-06-18 | Rockwell International Corporation | Adaptive spectrum shaping filter |
| DE3485137D1 (de) * | 1983-04-26 | 1991-11-14 | Nec Corp | Transversalartige entzerrungsverfahren. |
| JPS6162241A (ja) * | 1984-09-04 | 1986-03-31 | Nec Corp | スイツチトキヤパシタ自動線路等化器 |
| JPS621312A (ja) * | 1985-06-27 | 1987-01-07 | Toshiba Corp | デイジタルフイルタ |
| DE3883673T2 (de) * | 1987-09-25 | 1994-03-03 | Japan Broadcasting Corp | Dekodierender Entzerrer. |
| US4759035A (en) * | 1987-10-01 | 1988-07-19 | Adtran | Digitally controlled, all rate equalizer |
| GB2214386A (en) * | 1988-01-08 | 1989-08-31 | Philips Electronic Associated | Signal equaliser |
| US5048055A (en) * | 1990-02-26 | 1991-09-10 | International Business Machines Corporation | Multi-data rate selectable equalizer |
-
1990
- 1990-07-09 JP JP17969690A patent/JP3168576B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-03 US US07/725,448 patent/US5252932A/en not_active Expired - Fee Related
- 1991-07-05 KR KR1019910011361A patent/KR0180936B1/ko not_active IP Right Cessation
- 1991-07-08 EP EP91306177A patent/EP0466434B1/en not_active Expired - Lifetime
- 1991-07-08 DE DE69123648T patent/DE69123648T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003773A (ko) | 1992-02-29 |
| US5252932A (en) | 1993-10-12 |
| KR0180936B1 (ko) | 1999-05-01 |
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| DE69123648T2 (de) | 1997-04-30 |
| JPH0468910A (ja) | 1992-03-04 |
| DE69123648D1 (de) | 1997-01-30 |
| EP0466434B1 (en) | 1996-12-18 |
| EP0466434A3 (en) | 1993-05-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |