JP2877722B2 - ディジタルラジオ受信機及びこれに組み合わされる高速更新適応チャンネル等化フィルタ - Google Patents

ディジタルラジオ受信機及びこれに組み合わされる高速更新適応チャンネル等化フィルタ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタルラジオ波受
信機における等化及び多重路信号の影響の抑圧に使用さ
れる適応フィルタリングに係り、特に、ディジタルテレ
ビ信号の受信に使用される適応フィルタリングに関す
る。
【０００２】
【従来の技術】ディジタルテレビ伝送は、一般的に、順
次の動画像を表わすため伝送されるディジタルシンボル
の数を減少させるために使用される強力な画像圧縮技術
に著しく依存する。前方向エラー補正符号化は、主とし
てインパルスノイズ又はバーストノイズを抑えるためデ
ィジタル信号上で行われる。ビット誤り率（ＢＥＲ）が
前方向エラー補正符号化に応答する補正に対し大きくな
るまでは、受信したディジタル信号から再現された画像
の劣化は、殆ど或いは全く認められることはない。ビッ
ト誤り率がエラー補正符号化の能力を越える場合、伝送
された画像を再構築する性能に著しい支障が生じ、テレ
ビ受像機は新たな画像情報を再現することができない。
旨く受信した最後のテレビ画像、又は、旨く受信した最
後の数枚のテレビ画像からの外挿に対応する静止画像を
ビューイングスクリーンに表示する配置を設けることも
可能である。上記の静止画像にオーディオは伴わない。
【０００３】画像再現処理は、ビット誤り率が前方向エ
ラー補正符号化の能力を上回るまでは本質的に完全であ
り、かつ、それを上回った後は、画像再現処理に実質的
に完全な支障が生じるので、多重路又は他のチャンネル
歪みによるディジタルテレビ受像機への視覚的な影響を
示すことは困難である。従って、ディジタルテレビ受像
機における多重路歪みの影響は、通常、エラー補正を実
施する前のディジタルシンボルにおける誤り率に関し示
される。エラー補正が行われる前にディジタルシンボル
の誤り率の著しい増加を誘起する程度まで多重路歪みを
補償することは非常に望ましい。これは、前方向エラー
補正符号化の能力が打破されることに起因して生じる上
記画像再現処理の支障の回避に役立つ。
【０００４】多重路歪みの生じる伝送チャンネルは、第
１の転送特性に従って最初に伝送された信号に応答する
タップされた遅延線フィルタとして表わし得る。ディジ
タルラジオ受信機にある上記フィルタの出力ポートは、
一般的に、検出された信号を再ディジタル化する前の搬
送波変調の最終的な検出器の出力ポートにあると考えら
れる。かかるフィルタの応答上の多重路歪みの影響は、
第１の転送特性で乗算する場合に、当該周波数帯域に亘
って実質的に均一なグループ遅延と実質的に平らな振幅
対周波数特性とを有する積を発生する第２の転送特性を
有するチャンネル等化フィルタの中に多重路歪みを伴う
ディジタル化された応答を通すことによりディジタル受
信機で補償し得る。多重路歪みは伝送チャンネル内で時
間的に変わりやすく、別の伝送チャンネルの多重路歪み
特性は、種々の伝送チャンネルを選択し得るラジオ受信
機において異なるので、チャンネル等化フィルタは、通
常、そのフィルタリング特性を受信条件に応じて調節す
ることのできる適応フィルタである。
【０００５】伝送されたディジタル信号の特性は事前に
分かっているので、少なくとも理論的には、かかる特性
を多重路検出及び適応チャンネル等化システムに利用す
ることが可能である。しかし、種々の問題によりこの方
法でチャンネル等化を行なうには限界がある。従って、
テレビ技術者は、ビデオ用には現に使用されないテレビ
信号の一部分にある教師信号を再現的に伝送すること、
及び、多重路歪みの抑圧を始める前に多重路歪みの検出
と特性化にかかる教師信号を利用することが望ましいこ
とが分かっている。かかる信号をここでは教師信号と呼
び、多数の異なる教師、又は、「ゴースト消去基準」信
号が特許明細書及び他の技術文献に記載されている。多
重路歪みの除去の方法は、残りのテレビ信号と同一の多
重路歪みをうけた伝送された教師信号に基づいている。
受信機のコンピュータは、受信した歪みのある教師信号
を調べ、歪みのない教師信号の事前知識を用いて、伝送
チャンネルの特性を計算することができる。上記コンピ
ュータは、次いで、受信した信号に応答し、一方、多重
路信号の影響を抑圧するフィルタに必要とされる特性を
計算する。
【０００６】高品位テレビ（ＨＤＴＶ）放送用のディジ
タルテレビ信号において、各データフィールドは３１４
本のデータラインを有し、上記フィールドは、その現れ
る順に連続的にモジュロー２で番号を付けられている。
データの各ラインは、順次の＋Ｓ、−Ｓ、−Ｓ及び＋Ｓ
の値を有する４個のシンボルからなるライン同期シンボ
ルグループで始まる。値＋Ｓは最大の正のデータ域より
も１レベル小さく、値−Ｓは最大の負のデータ域よりも
１レベル大きい。データのラインは各々７７．７マイク
ロ秒の間隔であり、約１０メガビット／毎秒のシンボル
レートに対し１データライン当たり８３２個のシンボル
がある。各データフィールドの最初のラインは、チャン
ネル等化及び多重路抑圧処理用の教師信号を符号化する
フィールド同期シンボルグループである。教師信号は、
３個の６３サンプルＰＲシーケンスが後に続く５１１サ
ンプルの擬似ランダムシーケンス（又は、「ＰＲシーケ
ンス」）である。上記教師信号は、奇数番号の付けられ
た各データフィールドの最初のラインで第１の論理的規
約に従い、偶数番号の付けられた各データフィールドの
最初のラインで第２の論理的規約に従って伝送され、上
記第１及び第２の論理的規約は互いに１の補数の関係に
ある。基準シーケンスは分析することができ、チャンネ
ルの特性を定めることができ、適当な等化フィルタを実
現することが可能である。しかし、かなり緩慢な特性を
有する場合があり、経過時間と共に極めて急速に変化す
る飛行機フラッター(airplane flutter)の如くの全ての
多重路に対し必ずしも適当という訳ではない。
【０００７】高品位テレビに使用されるディジタル信号
の特性に起因して、チャンネル等化フィルタの適応は、
（基準シーケンスのない場合には）受信したシンボル毎
に決定論的基準で行うことができる。しかし、現に、受
信チャンネルを最初に等化させる速度、又は、時間的に
変化する多重路に追従する速度を制限する要因は、利用
される計算機の処理速度によって決まる。計算機の処理
速度を増大させることにより、全ての計算及びフィルタ
係数の次の更新の各々が、新たに受けたシンボル、或い
は、新たに受けたシンボルの適度に小さいグループで実
現される限界まで装置の性能が向上する。
【０００８】「適応的等化／多重路消去」を実行する方
法の幾つかが文献に記載されている。簡潔に言うと、入
力信号は等化器のフィルタを介して処理される。フィル
タの出力は、所望の出力と「比較」され、ある種のアル
ゴリズムに基づいてフィルタのパラメータに関する補正
が計算されフィルタに適応される。上記の処理は等化し
たフィルタの出力が「正しく」なるまで連続的に繰り返
されるので、多重路の影響は「許容可能」であるとして
前述したレベルを越えないよう十分に減衰させられる。
関連する計算の本質の理解を助けるため以下に参考に引
用する刊行物を挙げる。
【０００９】G.A.Clark, S.K.Mitra, S.R.Parker, “適
応ディジタルフィルタのブロック実装(Block implement
ation of adaptive digital filters)", IEEE Trans. A
SSP,pp.744-752, 第29巻, 1981年６月 J.C.Lee と C.K.Un, “周波数領域ブロック最小自乗適
応ディジタルフィルタの性能解析(Performance Analysi
s of Frequency-Domain Block LMS Adaptive Digital F
ilters)", 回路及びシステムに関するIEEE学会誌, pp.1
73-189, 第36巻, 第２号, 1989年２月 基本的な適応等化／多重路消去式は、最後に挙げた参考
文献により：
【００１０】
【数１】
【００１１】であることが周知である。上記アルゴリズ
ムは、Ｎ個のシンボルのグループに基づいているが、各
シンボルに基づいている訳ではない。かかるアルゴリズ
ムは「ブロック最小自乗」と呼ばれる。このアルゴリズ
ムは、チャンネルの変わる速度がＮ個のシンボルのブロ
ックを用いて実現された収束よりも速度が遅い場合に、
周知の最小自乗アルゴリズムと同一の性能を有すること
が知られている。（上式において添字付きの項は、添字
によって示される「巾乗」項ではない。一般項に続く添
字は、特定の項の組に対する更なる指数の組であり、各
組の特定の項は一般項に続く添字によって示される。） 係数Ｗk （パラメータｍは、更新の回数を示すだけであ
るのでここには示していない）と、入力データＸn （ゴ
ースト化及び／又は等化が必要とされる）を有するチャ
ンネル等化フィルタは、式（１）に従って等化されたデ
ータｙn を出力する。式（１）によって示される等化は
実時間で行なう必要があるので、標準的な実施例では適
当な有限インパルス応答フィルタを使用する等化器を実
装する。教師信号を使用して等化が行われる場合に、非
有限インパルス応答フィルタは、最大の信号に対し同じ
数のタップを有する有限インパルス応答フィルタよりも
遅延した多重路の応答を抑圧する。決定論的な等化の場
合に、チャンネル等化フィルタの重み付け係数の計算
は、多重路の時間的関係に依存、或いは、その関係を示
すことのないある考察に厳密に基づいている。重み付け
係数の適当な初期値の知識を持つことなく計算処理を始
める場合に、上記処理は「機械的な(blind) 」等化と呼
ばれる。非有限インパルス応答フィルタの応答は、本質
的に再現性があるので、「機械的な」等化によって誘起
されるエラーは持続する傾向があり、計算を継続するこ
とによって殆ど除去されることはない。恐らく上記の理
由によって、本明細書に記載された発明がなされるまで
は、決定論的な等化は必ず有限インパルス応答チャンネ
ル等化フィルタを用いる場合だけに使用されている。
【００１２】本発明がなされるまでは、フィルタ適応の
計算は「ディジタル信号プロセッサ」又は「ＤＳＰ」と
して周知のマイクロプロセッサの形を使用して行われて
いる。各サンプルデータｙn に対し、エラーｅn の評価
は、式（２）に従って既知の、或いは、期待されるｙn
の値から計算される。上記エラーの評価及び入力データ
ｘn は、式（３）に従ってフィルタ係数Ｗk を等化させ
る補正を計算するため使用される。次いで、係数Ｗk は
上記補正を使用して更新される。式（４）のパラメータ
ｍは補正のシーケンスを示す。
【００１３】係数に対する補正の量は入力データと、ｙ
の評価された値とに依存して誤る可能性があるので、係
数Ｗk の正しい組への収束が遅い場合には予測された補
正の一部分だけを使用することが賢明である。しかし、
予測にエラーがある場合、その結果への影響は最小限に
なる。データの各組から補正を計算し実行することも望
ましい。しかし、残留側波帯（ＶＳＢ）伝送を使用する
グランドアライアンス(Grand Alliance)製システムに対
し入力データのレートが毎秒約１０メガシンボルであ
り、複素振幅変調（ＱＡＭ）伝送を使用するゼネラルイ
ンスツルメント(General Instrument)製のケーブル高品
位テレビシステムに対し毎秒約５メガシンボルである。
しかし、ＱＡＭの場合、データｘn 、ｙn 等は複素数で
あるので、式（３）中の項ｘ(j-k) は共役複素数ｘ
(j-k)*であることに注意すべきである。商業的に入手し
得るＤＳＰマイクロプロセッサの速度を考えると、全て
のデータの組から補正を計算し実施することは実際的で
はない。
【００１４】
【発明が解決しようとする課題】教師信号を使用する上
記の処理を実施するため、既知の教師信号を読み出し専
用メモリ（ＲＯＭ）に記憶し、Ｗk を計算し等化フィル
タの係数を更新するためＤＳＰを使用することが一般的
に実際的である。かくして、等化を実現し得るレートは
ＤＳＰの動作速度とＷk を計算する処理時間に基づいて
いる。例えば、式（３）は１回の更新当たりＮ回の積和
演算（或いは、Ｎ＝２５６及び毎秒１０メガシンボルの
データレートに対し１回の更新当たり約２．５・１０12
回の積和演算）を行う。これはマイクロプロセッサの処
理能力を遙かに越えている。実際上、教師信号の長さと
必要とされる計算量は膨大であるので最高速のマイクロ
プロセッサでさえ等化フィルタの係数の更新レートを制
限する。補正を計算するために必要とされる時間は利用
可能なＤＳＰの速度に対しかなり長いので決定論的計算
でさえ遅い。この不利な条件は、時間的に変わる多重路
の制限に直接影響する。
【００１５】本発明は上記従来技術の問題点に鑑み、補
正の計算を高速に行うディジタルラジオ受信機の提供を
目的とする。
【００１６】
【課題を解決するための手段】ディジタル信号に従って
変調された受信搬送波に応答して、ディジタルラジオ受
信機は時々不所望な量の多重路歪みをうける変調信号を
ディジタル形式で再現する。上記再現された変調信号
は、各々がそのタップが適応的に重み付けされるＮタッ
プ形である第１及び第２の有限インパルス応答（ＦＩ
Ｒ）フィルタに夫々の入力信号として印加され。上記第
１のＦＩＲフィルタは、多重路歪みが抑圧された出力信
号を供給するため変調信号に応答する。第２のＦＩＲフ
ィルタは第１のＦＩＲフィルタのタップの重みに対し補
正を発生するため上記変調信号に応答し、かかる補正は
「ディジタル信号プロセッサ」又は「ＤＳＰ」として周
知のマイクロプロセッサの形で行われるより高速に発生
される。ディジタル比較器は第１のＦＩＲフィルタの応
答のサンプルを理想的な応答の対応するサンプルと比較
し、第２のＦＩＲフィルタに対し更新されたタップの重
みを発生する。
【００１７】
【実施例】図１は、空中を伝送され、受信アンテナ１１
により受信される無線周波（Ｒ−Ｆ）信号を受けるディ
ジタルラジオ受信機１０を示す。或いは、ディジタルラ
ジオ受信機１０はケーブル放送システムを介してＲ−Ｆ
信号を受けることも可能である。受信機１０がＲ−Ｆ信
号を受ける厳密な特性は本発明に直接的に関連のある事
項ではない。極超短波（ＵＨＦ）バンドにおける高品位
テレビ信号の空中伝送はかなり長い差分的な遅延を伴う
多重路に晒されるので、最大で２０マイクロ秒の差分的
な伝送遅延を伴う多重路を補正するチャンネル等化が商
業的に望ましいが、殆どの強力な多重路は５マイクロ秒
未満の差分的な伝送遅延を示す。ケーブル放送高品位テ
レビ信号における多重路は一般的により短い差分的な遅
延を有する。各サンプルが約１００ナノ秒の間隔を有す
る毎秒１０メガサンプルのサンプルレートを想定する
と、有限インパルス応答（ＦＩＲ）ディジタルフィルタ
は、最大で２０マイクロ秒の差分的な遅延を伴う多重路
を補正するため少なくとも２００個のタップを必要とす
る。グランドアライアンス製システムにおいて、シンボ
ルレートは毎秒約１０メガシンボルであり、サンプルレ
ートがＲ倍大きい場合に、ＦＩＲフィルタは比例的によ
り多数のタップを必要とする。２８８個のタップのＦＩ
Ｒフィルタは、例えば、１．４４のオーバーサンプリン
グ比Ｒを持つ。
【００１８】受信Ｒ−Ｆ信号は、中間周波（Ｉ−Ｆ）信
号を最後のＩ−Ｆ増幅器１３に供給するチューナ１２に
供給される。最後のＩ−Ｆ増幅器１３の増幅された応答
は検出器１４に供給され、検出器は、ディジタル信号に
従って変調されチューナ１２によってＩ−Ｆに変換され
た受信搬送波に応答して変調信号を再現する。かかる変
調信号はディジタル信号を符号化するアナログ信号であ
る。
【００１９】検出器１４は単に包絡線の検出器であって
もよく、又は、よりよい線形性のため、検出器１４は強
い搬送波の検出器、擬似同期検出器、或いは、同期検出
器でもよい。好ましくは、チューナ１２は１以上の中間
周波（Ｉ−Ｆ）増幅器を使用する多重変換形である。受
信したＲ−Ｆ信号を数ギガヘルツの第１の中間周波に
（第１の検出段階で）アップコンバージョンすること
は、近傍のチャンネルから所望のチャンネルを選択する
ため必要とされる表面弾性波（ＳＡＷ）の構成を容易化
するため好ましい。次いで、チューナ１２の設計の一つ
の形において、第１のＩ−Ｆ増幅器の応答は、第２のＩ
−Ｆ増幅器（１３）による増幅用の従来の４５ＭＨｚの
中間周波に（第２の検出段階で）ダウンコンバージョン
され、第２のＩ−Ｆ増幅器の応答は第３の検出器（１
４）によって検出される。或いは、チューナ１２の別の
設計の形において、第１のＩ−Ｆ増幅器の応答は第２の
Ｉ−Ｆ増幅器による増幅用の従来の４５ＭＨｚの中間周
波にダウンコンバートされ、第３のＩ−Ｆ増幅器（１
３）による増幅用に（第３の検出段階で）もう一度ダウ
ンコンバートされ、第３のＩ−Ｆ増幅器の応答は第４の
検出器（１４）によって検出される。本発明は上記、及
び、オートダイン又はホモダイン形の最後の変換を使用
する配置、アナログ−ディジタル変換器にＩ−Ｆ増幅器
の応答が直接供給され、検出器１４がなしで済まされる
配置を含む別の形の検出配置と共に使用することが可能
である。
【００２０】図１に示す検出配置において、検出器１４
によって再現されるアナログ変調信号は、本発明により
構成された適応チャンネル等化フィルタ１６にディジタ
ル入力信号として印加するためアナログ−ディジタル変
換器１５によりディジタル化される。上記ディジタル入
力信号は、受信搬送波を変調するディジタル信号を表わ
すが、殆どのディジタル伝送系統において受信搬送波を
変調するディジタル信号と同じではないことに注意すべ
きである。適応チャンネル等化フィルタ１６は、その構
成部品として、調節可能なタップの重みを有し、フィル
タ１６からの出力信号として供給される応答を発生する
ためフィルタ１６に供給されたディジタル入力信号に応
答するＮタップの第１のＦＩＲフィルタを含む。本発明
によれば、適応チャンネル等化フィルタ１６は、その構
成部品として、調節可能なタップを有し、第１のＦＩＲ
フィルタのタップの重みの調節を計算する際に使用され
るＮタップの第２のＦＩＲフィルタを更に含む。フィル
タ１６からの出力信号は従来技術において一般的に周知
の形の一つをとることができるシンボル再現回路１７に
ディジタル入力信号として供給される。シンボル再現回
路１７は、受信搬送波を変調するディジタル信号にエラ
ーをうけるディジタル情報を再現する。装置１７から供
給されるディジタル情報のデータ形式は、幾つかのシス
テムにおいて受信搬送波を変調するディジタル信号のデ
ータ形式と一致していてもよく、或いは、そのデータ形
式は異なっていてもよい。
【００２１】典型的に、シンボル再現回路１７から供給
されるディジタル情報は、インターリーブ形式のシンボ
ルストリームであり、入力信号としてデインターリーブ
器１８に供給される。デインターリーブ器１８からのデ
インターリーブされたシンボルストリームは、シンボル
ストリームに含まれるエラー補正符号に応じてシンボル
ストリームのエラーを補正するエラー補正回路１９に供
給される。エラー補正回路１９はその出力信号として非
冗長シンボルストリームを供給する。かかる非冗長シン
ボルストリームは、回路１９が入力として受ける冗長シ
ンボルストリームのエラーレートが、その信号のエラー
補正符号のエラー補正能力を越えない限り、伝送のため
始めに供給されたディジタル情報を再現する。高品位テ
レビジョンセットにおいて、エラー補正回路１９から供
給されるディジタルデータは、ビデオ信号再構成回路及
びオーディオ信号再構成回路に印加するデータのパケッ
トを分離する上記組の一部分に各パケットのヘッダ符号
に従って供給される。
【００２２】クロック発生器２０はディジタルラジオ受
信機１０の必要な部分である。図１のクロック発生器２
０は、ディジタルサンプルが上記素子の相互の縦続接続
の通過のタイミングを図るため「サンプル」クロックと
呼ばれる１のクロック信号を素子１５−１９に供給する
ＶＣＯ（電圧制御発振器）２０１を含む。第１のクロッ
ク信号は本明細書で「第１のクロック周波数」と呼ぶレ
ートで発生され、２の整数巾乗倍のシンボルクロックレ
ートを生成するのに都合がよい。ＡＦＰＣ（自動周波数
及び位相制御）回路２０２はＶＣＯ２０１の制御信号を
供給する。ライン同期検出器２０３は、チャンネル等化
フィルタ１６の応答内の順次の＋Ｓ、−Ｓ、−Ｓ及び＋
Ｓの値を有する４個のシンボルからなるデータライン同
期符号グループの各々の出現を検出する。ＬＩＮＥＳＹ
ＮＣ（ライン同期）パルスは上記符号グループの各々の
出現に応じて発生され、かかるＬＩＮＥＳＹＮＣパルス
は入力信号として自動周波数及び位相制御回路２０２に
供給される。ＡＦＰＣ回路２０２に印加するＡＦＰＣフ
ィードバック信号を発生する分周動作において、ライン
当たりサンプルカウンタ２０４は、ＶＣＯ０２１から供
給される第１のクロック周波数のサイクル数をカウント
し、上記カウントがデータラインに発生すべきサンプル
数に達する毎にオーバーフローパルスを発生する。ＡＦ
ＰＣ回路２０２は、オーバーフローパルスをデータライ
ン同期検出器２０３によって検出されたパルスと比較す
るパルス弁別器と、パルス弁別器の出力信号をローパス
フィルタリングするＡＦＰＣフィルタとからなり、ＡＦ
ＰＣフィルタの応答は、ＡＦＰＣループを閉じるためＶ
ＣＯ２０１にエラー信号として印加される。
【００２３】図１に明示していないが、ＡＦＰＣループ
の位相ロックが再確立される毎に、ＶＣＯ２０１からア
ナログ−ディジタル変換器１５に供給される第１のクロ
ック信号の僅かな位相調整を行うために使用される回路
がある。かかる回路はディジタル化時に行われるサンプ
リングを調整するので、シンボル間エラーを最小限に抑
える最良の時間的な配置にある。上記回路の制御信号
と、最後のＩＦ増幅器１３の利得を調整する自動利得制
御（ＡＧＣ）信号は、シンボル再現回路１７の適当な検
出回路によって発生することができる。
【００２４】図１のクロック発生器２０は、ＵＰＣＯＵ
ＮＴ（アップカウント）信号を発生するため第１のクロ
ック信号における変化を循環的にカウントするカウンタ
２０５を更に有し、上記ＵＰＣＯＵＮＴ信号は適応チャ
ンネル等化フィルタ１６に供給される。デコーダ２０６
は、第２のクロック信号を発生するためＮ−１の値に達
するＵＰＣＯＵＮＴ信号に応答する。デコーダ２０７
は、第３のクロック信号を発生するためＬ＋２Ｎ−１の
値に達するＵＰＣＯＵＮＴ信号に応答する。デコーダ２
０８は、カウンタ２０５の次のカウントを強制的に０に
するため２Ｌ＋２Ｎ−１の値に達するＵＰＣＯＵＮＴ信
号に応答する。従って、第２及び第３のクロック信号
は、第１のクロック周波数の（２Ｌ＋２Ｎ）番目の約数
である第２のクロック周波数の異なる整相で発生され
る。ディジタル回路に精通している者により認められる
如く、第１、第２及び第３のクロック信号は、クロック
発生器２０の種々の設計において単相又は複相のパルス
信号として供給される。
【００２５】カウンタ２０４からのＳＡＭＰＬＥ−ＰＥ
Ｒ−ＬＩＮＥ−ＣＯＵＮＴ（ライン当たりのサンプル
数）は、ＳＹＭＢＯＬ−ＰＥＲ−ＬＩＮＥ−ＣＯＵＮＴ
（ライン当たりのシンボル数）を与える。ライン当たり
サンプルカウンタ２０４からのオーバーフーローパルス
（或いは、ライン同期検出器２０３からのＬＩＮＥＳＹ
ＮＣパルス）は、データラインカウンタ２１０によって
カウントされ、ＤＡＴＡ−ＬＩＮＥ−ＣＯＵＮＴ（デー
タライン数）を発生するため６２８までカウントし１な
る初期のカウントに戻る。上記ＤＡＴＡ−ＬＩＮＥ−Ｃ
ＯＵＮＴは、ＤＡＴＡ−ＬＩＮＥ−ＣＯＵＮＴがＦＩＥ
ＬＤＳＹＮＣ（フィールド同期）パルスを発生するため
１又は３１５であるときを検出する復号化回路を含むフ
ィールド同期検出器２１１に入力信号として供給され
る。上記ＳＹＭＢＯＬ−ＰＥＲ−ＬＩＮＥ−ＣＯＵＮＴ
及びＤＡＴＡ−ＬＩＮＥ−ＣＯＵＮＴは、そこに含まれ
るＲＡＭ（ランダムアクセスメモリ）をアドレス指定す
る際に使用されるデインターリーブ器１８に供給され
る。データラインカウンタ２１０は算術演算を使用し、
最上位ビットがモジュロー２のＤＡＴＡ−ＦＩＥＬＤ−
ＣＯＵＮＴ（データフィールド数）であり、最下位ビッ
トがフィールド当たりのラインをカウントする。これに
よってデインターリーブ器１８の設計が簡単化される。
【００２６】ディジタルラジオ受信機のカウンタ２１０
によって発生されるＤＡＴＡ−ＬＩＮＥ−ＣＯＵＮＴ
は、受信した伝送内のデータに同期させる必要がある。
カウンタ２１０は、ゼロカウントをそのカウンタ段にジ
ャムロード（ｊａｍ ｌｏａｄ）するため第１のリセッ
ト信号に応答し、３１４のカウントをそのカウンタ段に
ジャムロードするため第２のリセット信号に応答するよ
う設計される。カウンタ２０４からのＳＡＭＰＬＥ−Ｐ
ＥＲ−ＬＩＮＥ−ＣＯＵＮＴは、偶数番号を付けられた
各フィールドの最初のデータのライン（データフレーム
内のライン３１５）当たりにある連続的なＰＲシーケン
スを含むデータラインを記憶する読み出し専用メモリ
（ＲＯＭ）２１２にアドレス指定として印加される。か
かるデータのラインはＲＯＭ２１２から積和プロセッサ
２１３にそこへの被乗数入力として再現的に読み出され
る。プロセッサ２１３は乗数入力としてチャンネル等化
フィルタ１６の応答を受ける。プロセッサ２１３は、２
重閾値検出器２１４に印加する累算された出力信号を発
生するため乗算結果を累算する。累算の結果は、ライン
同期検出器２０３からプロセッサ２１３に供給されるＬ
ＩＮＥＳＹＮＣ（ライン同期）パルスに応じて各データ
ラインの先頭でゼロにリセットされる。プロセッサ２１
３からの累算され出力信号は、ＲＯＭ２１２から再現的
に読み出されたデータのラインとは強く相関していない
か、或いは、強く逆相関しているので、殆どのデータの
ラインに対し振幅が小さい。偶数番号を付けられたフィ
ールドの初期データラインは、ＲＯＭ２１２から再現的
に読み出されたデータのラインと強く相関し、プロセッ
サ２１３から正極性の累算された出力信号を生じさせ、
かかる信号は２重閾値検出器２１４の正の閾値を上回る
のに十分な大きさの振幅を有する。２重閾値検出器２１
４は、カウンタ２１０のカウンタ段に２６３カウントを
ジャムロードさせるカウンタ２１０への第１のリセット
信号を供給するため上昇させられた上記正の閾値に応答
する。奇数番号の付けられたフィールドの最初のデータ
ラインは、ＲＯＭ２１２から再現的に読み出されたデー
タのラインと強く逆相関し、プロセッサ２１３から負極
性の累算された出力信号を生じさせ、かかる信号は上記
２重閾値検出器２１４の負の閾値を下回るのに十分な大
きさの振幅を有する。２重閾値検出器２１４は、カウン
タ２１０のカウンタ段にゼロカウントをジャムロードさ
せるカウンタ２１０への第１のリセット信号を供給する
ため降下させられたかかる負の閾値に応答する。
【００２７】図２の系統線図は、チャンネル等化フィル
タ１６の一般的な構成を示す図であり、その中の第１の
ＦＩＲフィルタ３１と第２のＦＩＲフィルタ３２は、カ
リフォルニア州サンタクララのゾラン（ＺＯＲＡＮ）社
により製造される２８８タップのＺＲ３３２８８型ビデ
オレートディジタルフィルタの如くの規格品のビデオレ
ートディジタルフィルタであってもよい点で本発明の好
ましい一実施例である。図３は図２のチャンネル等化フ
ィルタ構造の初期化動作の完了後に起こる通常動作時の
動作シーケンスのタイミングチャートである。時間横座
標の測定はカウンタ２０５からのＵＰＣＯＵＮＴの条件
に従ってモジュロー（２Ｌ＋２Ｎ）に基づいて行われ
る。
【００２８】フィルタ３１及び３２は、以下ではＮタッ
プのフィルタであるとしてより一般的に説明する。アナ
ログ−ディジタル変換器１５からの直接的な接続は、第
１のＦＩＲフィルタ３１の入力ポートに変調信号のディ
ジタルサンプルを連続的に印加する。図４に詳細に示さ
れる第１のＦＩＲフィルタ３１は、Ｎタップの遅延線３
１１と、重み付き合計器３１２と、Ｎ個のディジタルレ
ジスタのバンク３１３と、ディジタル加算器３１４と、
後処理レジスタ３１５と、Ｎ個のディジタルレジスタの
別のバンク３１６とを含む。フィルタ３１のフィルタリ
ング係数を更新するＷK ＋μΔのサンプルを示すための
図３の波形（ｈ）によれば、「裏の(shadow)」係数レジ
スタのバンク３１６は、図１のカウンタ２０５からのＵ
ＰＣＯＵＮＴが（Ｌ＋Ｎ）カウントから（Ｌ＋２Ｎ−
１）カウントに進む時間の間にゼロから（Ｎ−１）に増
加するアドレスによって順次にアドレス指定される。
（Ｌ＋２Ｎ−１）カウントの後、図１のデコーダ２０７
は、図３の波形（ａ）に示す如く、第３のクロック信号
を発生する。かかる第３のクロック信号は、係数転送命
令としてフィルタ３１に印加され、「裏の」係数レジス
タのバンク３１６の夫々の内容を重み付き合計器３１２
で使用される重みを供給する「作動中(working)」係数
レジスタのバンク３１３の対応するレジスタに並列に転
送する。遅延線３１１の最後のタップは、フィルタ３１
のピンで取り出すことが可能であり、Ｎ回前のサンプル
クロックで遅延線３１１の入力に印加された入力信号ｘ
に対し応答ｘ＊ｚ-Nを発生する。遅延した応答ｘ＊ｚ-N
は、図２に示す如く、第２のＦＩＲフィルタ３２への入
力信号として印加される更に遅延した応答ｘ＊ｚ-(L+N)
を発生するため遅延線３３で更なるＬサンプルが遅延さ
せられる。遅延線３３はクロック制御形のディジタル遅
延線が好ましい。
【００２９】図５に詳細に示される第２のＦＩＲフィル
タの構造及び内部動作は、第１のＦＩＲフィルタの構造
及び内部動作と類似している。フィルタ３２はＮタップ
の遅延線３２１と、重み付き合計器３２２と、Ｎ個のデ
ィジタルレジスタのバンク３２３と、ディジタル加算器
３２４と、後処理レジスタ３２５と、Ｎ個のディジタル
レジスタの別のバンク３２６とを含む。例えば、遅延線
３１１及び３１２の各々のＮタップは、多重並列ビッ
ト、（Ｎ−１）段のシフトレジスタ、８個の並列ビット
のＮタップの遅延線を使用する上記ＺＲ３３２８８型ビ
デオレートディジタルフィルタとして実現し得る。フィ
ルタ３１のフィルタリング係数を更新するためｅのサン
プルによって表わされる図３の波形（ｄ）によれば、
「裏の」係数レジスタのバンク３２６は、図１のカウン
タ２０５からのＵＰＣＯＵＮＴがゼロカウントから（Ｎ
−１）カウントに増加する時間の間に（Ｎ−１）からゼ
ロに減少するアドレスによって順次にアドレス指定さ
れ、ＵＰＣＯＵＮＴが（Ｎ−１）カウントになる後に、
図１のデコーダ２０６は図３の波形（ｅ）に示す如くの
第２のクロック信号を発生する。かかる第２のクロック
信号は、係数転送命令としてフィルタ３２に印加され、
「裏の」係数レジスタのバンク３２６の夫々の内容を重
み付き合計器３２２で使用される重みを供給する「作動
中」係数レジスタのバンク３２３の対応するレジスタに
並列に転送する。「裏の」係数レジスタのバンク３２６
は、第２のＦＩＲフィルタ３２の次の更新タップの重み
を一時的に記憶する手段を提供する、次の更新タップの
重みが順次に作成され、次いで、かかる次の更新タップ
の重みが更新タップの重みとして「作動中」係数レジス
タのバンク３２３の夫々に印加され、これにより、Ｎタ
ップの第２のＦＩＲフィルタ３２のタップの重みの周期
的な更新の１回が実現される。
【００３０】フィルタ係数に変化があった後、ＦＩＲフ
ィルタ３１及び３２の各々は、新しい係数が印加された
応答が現われる前にＬサンプル周期の遅れを示す。かか
る遅れは、フィルタのディジタル加算器と後処理レジス
タとを通る伝播遅延によって生じる。上記のＺＲ３３２
８８において、上記遅れは８サンプル周期である。その
フィルタ係数の更新に対するＦＩＲフィルタ３１及び３
２の応答中の上記遅れは、フィルタ１６の回路に適度な
補償遅延を必要とするので、データ及びフィルタ係数
は、フィルタ３１及び３２の両方で適度な時間的配置に
ある。遅延線３１１及び３３によって生じる上記ｚ
-(L+N)遅延は、上記補償遅延であり、式（１）によるそ
の応答ｙの計算を実行する際にフィルタ３１によって使
用されるフィルタ３１に対する入力信号のサンプルを遅
延させるため使用されるので、上記の同一サンプルは、
次いで、式（３）による計算を実行する場合に得られる
のと同じ結果を与える処理によってその応答Δの計算を
実行する際にフィルタ３２で使用することができる。図
３の波形（ｃ）に示すｙのサンプルのブロックに対する
フィルタ３１の応答に生ずる図３の波形（ｂ）に示すｘ
のサンプルの同じブロックは、図３の波形（ｇ）に示す
Δのサンプルのブロックに対するフィルタ３２の応答に
生ずる図３の波形（ｆ）に示す如くの入力信号ｘ＊ｚ
-(L+N)を提供するため遅延させられる。式（２）による
計算は、ディジタル減算器３４によって実現され、応答
ｙから最良評価発生器３５により供給される真の値であ
る最良の評価ｄを減算し、これにより、フィルタ３２の
更新されたフィルタ係数ｅを発生する。フィルタ３１の
「作動中」フィルタ係数の並列的な各更新が行われる後
に、応答ｙは、図３の波形（ｃ）に示す如く、前のフィ
ルタ係数で発生されたサンプルの重み付き合計器３１２
をクリアするためＬサンプルの時間で遅延される。次い
で、図３の波形（ｄ）によれば、ｅの係数をフィルタ３
２の裏の係数レジスタのバンク３２６に順次にローディ
ングするには、図３の波形（ｅ）の第２のクロック信号
に応じてフィルタ３２が更新されたフィルタ係数を作動
中係数レジスタのバンク３２３に転送し、フィルタ３１
の裏の係数レジスタのバンク３１６を更新する際に使用
されるΔのサンプルを発生し始める前に、余分なＮサン
プルの時間を要する。上記Δのサンプルは、図１のカウ
ンタ２０５からのＵＰＣＯＵＮＴが（Ｌ＋Ｎ）カウント
から（Ｌ＋２Ｎ−１）カウントに進む時間の間に図３の
波形（ｇ）に示す如く供給されるＬ個のサンプルの潜伏
期間後に、フィルタ３２から現われる。
【００３１】計数器３６は、図１のカウンタ２０５から
のＵＰＣＯＵＮＴが（Ｌ＋Ｎ）カウントから（Ｌ＋２Ｎ
−１）カウントに進む時間の間に式（４）の計算を実行
する係数累算レジスタのバンク３７にΔのサンプルの一
部をμΔのサンプルとして供給する。図３の波形（ｈ）
によれば、得られるＷk ＋μΔのサンプルは、それらが
係数累算レジスタのバンク３７により順次に発生される
ときに、「裏の」係数レジスタのバンク３１６に書き込
まれる。図１のカウンタ２０５からのＵＰＣＯＵＮＴは
被減数入力信号（Ｌ＋２Ｎ−１）から減算されるよう減
数入力信号として図２のディジタル減算器３８に供給さ
れ、これにより、係数累算レジスタのバンク３７にある
レジスタを選択的にアドレス指定するため使用される差
分信号を生成する。上記差分信号は、図１のカウンタ２
０５からのＵＰＣＯＵＮＴが（Ｌ＋Ｎ）カウントから
（Ｌ＋２Ｎ−１）カウントに進む時間の間に（Ｎ−１）
からゼロに減少する。上記差分信号の符号ビットは除去
され、残りの下位ビットは、図１のカウンタ２０５から
のＵＰＣＯＵＮＴが（Ｌ＋Ｎ）カウントから（Ｌ＋２Ｎ
−１）カウントに進む時間の間に順次のアドレス指定が
（Ｎ−１）からゼロに減少する際に、「裏の」係数レジ
スタのバンク３１６に印加される。係数累算レジスタの
バンク３７内のアドレスデコーダは、（Ｌ＋Ｎ）から
（Ｌ＋２Ｎ−１）までの範囲にあるＵＰＣＯＵＮＴだけ
に応答して更新し、かつ、読み出すレジスタを選択す
る。従って、係数累算レジスタのバンク３７と「裏の」
係数レジスタのバンク３１６にある対応するレジスタは
並列的に選択される。係数累算レジスタのバンク３７
は、上記第１のＦＩＲフィルタを一時的に記憶し、補正
が生成されるときにその補正をそこに累算する手段を提
供する。「裏の」係数レジスタのバンク３１６は、次い
で、第１のＦＩＲフィルタのタップの重みの周期的な更
新の１回を実現するため第１のＦＩＲフィルタの補正さ
れたタップの重みを「作動中」係数レジスタのバンク３
１３に並列に転送する。
【００３２】図１のカウンタ２０５からのＵＰＣＯＵＮ
Ｔは被減数入力信号（Ｎ−１）から減算されるよう減数
入力信号として図２のディジタル減算器に供給され、こ
れにより、差分信号を生成する。上記差分信号の符号ビ
ットは除去され、残りの下位ビットは、図１のカウンタ
２０５からのＵＰＣＯＵＮＴがゼロカウントから（Ｎ−
１）カウントに進む時間の間に順次のアドレスが（Ｎ−
１）からゼロに減少する際に、「裏の」係数レジスタの
バンク３２６に印加される。フィルタ３２の「裏の」係
数レジスタのバンク３２６の順次のアドレス指定は、フ
ィルタ３１の「裏の」係数レジスタのバンク３１６の順
次のアドレス指定と比べて逆順であることに注意すべき
である。フィルタ３１によって実現される式（１）は、
既に、ＦＩＲフィルタのコンボリューション処理によっ
て実現するのに適した形をなしている。その理由は、合
計のインデックスｘが増加するにつれて、ｘの項のイン
デックス（ｎ−ｋ）は減少しサンプルを時間的にさらに
戻して置くからである。式（３）は、ＦＩＲフィルタの
コンボリューション処理によって実現するのに適した形
ではない。その理由は、合計のインデックスｊが増加す
る際にｘの項のインデックス（ｊ−ｋ）も増加し、サン
プルを時間的に先に進めるからである。
【００３３】本発明の他の実施例において、ｘのサンプ
ルをメモリに記憶するよう配置を作成し、インデックス
ｊは式（３）に従って時間的に遡るサンプルに対し増加
するｅの項のカーネルを有するＦＩＲフィルタに逆の時
間的シーケンスで読み込むことが可能である。第１のＦ
ＩＲフィルタ３１の重み付け係数に対する補正は、０か
らＮ−１に増加するアドレス指定の順序で生成される。
【００３４】変調信号のディジタルサンプルを第２のＦ
ＩＲフィルタ３２の入力ポートに逆の時間的シーケンス
で印加するのではなく、図２に示す本発明の好ましい実
施例によれば、第２のＦＩＲフィルタ３２で等価な計算
が行われ、ＦＩＲフィルタのカーネルは逆転され、ｘの
項は通常の時間的順序でフィルタに供給することができ
る。即ち、ＦＩＲフィルタ３２はｅの項のカーネルを有
するよう配置され、インデックスｊは時間的に遡るサン
プルに対し減少する。これによって、より多くのパイプ
ラインフローが計算中に許容され、変調信号のディジタ
ルサンプルを第２のＦＩＲフィルタ３２の入力ポートに
印加する手段は遅延によって簡単に提供される。遅延線
３１１を通る遅延は、Δk のサンプルの計算を実現する
ためｘ入力サンプルを時間的に適切に置くのに必要とさ
れる記憶領域の大部分を提供するために利用することが
できる。フィルタ３２によって実際に実行される計算
は、以下の式（５）により記載される形の計算である。
【００３５】
【数２】
【００３６】式（５）はＦＩＲフィルタのコンボリュー
ション処理による実現に適当な形である。このことは、
以下の式を適用して式（５）を書き換えることによって
認められる。
【００３７】
【数３】
【００３８】式（５）を書き換えて得られる式（６）に
おいて、Ｄk m は「εj m によってフィルタリングされ
たｘn の出力」である。図４はディジタルラジオ受信機
が電源投入された直後の初期化動作中、或いは、チュー
ニングが変えられた直後の再初期化動作中にそのフィル
タ係数のより高速な調節を提供するフィルタ３１の接続
の詳細を示す図である。ＤＳＰ（ディジタル信号プロセ
ッサ）４０は、本発明の高速更新回路が上記のフィルタ
係数の更なる調節を引き継ぐ前に、従来技術の実施例に
おいて行われるのと実質的に同様に第１のＦＩＲフィル
タ３１のフィルタ係数を計算する。上記のマイクロプロ
セッサ４０を最初に伝送チャンネルのＤＦＴ（離散フー
リエ変換）を計算し、次いで、上記ＤＦＴの補数を計算
するために使用することは不可欠ではないが有利であ
る。上記相補的なＤＦＴの項はその初期フィルタ係数と
して第１のＦＩＲフィルタ３１に印加される。ティジタ
ル信号プロセッサ４０は、反復計算法よりも高速な初期
化を行う。ディジタルラジオ受信機が始めてターンオン
されるか、或いは、再度電源をオンされた時を判定し、
これにより、ＤＳＰ４０のプログラムシーケンサに対し
起動信号を発生する回路は従来からあるものであり、図
には明示していない。上記起動信号は、ＤＳＰ４０がフ
ィルタ係数の初期の組をフィルタ３１にロードする条件
を与え、その係数はフィルタがＬ＋（Ｎ／２）サンプル
の遅延を伴う平坦な周波数応答を有する条件である。上
記のローディングは先にフィルタ３１にフィルタ係数の
組をロードする場合に説明したのと同様の処理によって
行われ、同時に、本発明の高速更新回路が上記フィルタ
係数の更なる調節を引き継ぐ。
【００３９】図１のクロック発生器２０から、ＤＳＰ４
０はＶＣＯ２０１によって発生された第１のクロック信
号と、フィールド同期検出器２１１によって発生された
ＦＩＥＬＤＳＹＮＣ（フィールド同期）信号を供給され
る。ＤＳＰ４０は、カウンタ２０４からＳＡＭＰＬＥ−
ＰＥＲ−ＬＩＮＥ（ライン当たりサンプル数）と、デー
タラインカウンタ２１０からＤＡＴＡ−ＬＩＮＥ−ＣＯ
ＵＮＴ（データライン数）の最下位ビットを更に供給す
ることが可能である。或いは、ＤＳＰ４０はそれ自体の
内部カウンタから上記のカウント数を再現するようプロ
グラムされ、第１のクロック信号とＦＩＥＬＤＳＹＮＣ
信号から開始する。
【００４０】ＤＳＰ４０は、フィールド同期検出器２１
１によってそこに供給されたＦＩＥＬＤＳＹＮＣパルス
に従って選択された時間の間にフィルタ３１の出力信号
を受けるため接続された入力ポートを有する。多数のフ
ィールドの初期データラインは累算され、累算のため選
択された各データラインはＤＡＴＡ−ＬＩＮＥ−ＣＯＵ
ＮＴの最下位ビットに応じて前の累算結果に加算又は減
算される。上記累算は適度に良いＳＮ（信号対雑音）比
を有する二つの順次のＰＲシーケンスを含む平均化され
たデータのラインを発生するため１６フィールドに亘っ
て行われることが好ましいが、上記ＰＲシーケンスはゴ
ーストを含み易い。ＤＳＰ４０は、平均化されたデータ
の一のラインのＤＦＴを計算し、事前にゴーストを含ま
ないことが分かっているＤＳＰ４０に関連する読み出し
専用メモリに記憶された平均化されたデータの別のライ
ンのＤＦＴで上記のラインを項毎に分割する。ＤＳＰ４
０は、次いで、伝送チャンネルの逆ＤＦＴを計算し、フ
ィルタ３１のフィルタ係数として使用すべくその項を供
給する。ＤＳＰ４０はかかるフィルタリング係数項を係
数累算レジスタのバンク３７の書込みマルチプレクサ３
７１の第１の入力ポートに順次に供給する。ＤＳＰ４０
は各フィルタリング係数項に関係する夫々のＲＡＭＡＤ
ＤＲＥＳＳ（ラムアドレス）アドレス信号を更に計算
し、かかる夫々のＲＡＭＡＤＤＲＥＳＳアドレス信号
は、アドレスマルチプレクサ４１の第１の入力ポートに
供給される。ＤＳＰ４０がフィルタ係数項とその夫々の
ＲＡＭＡＤＤＲＥＳＳアドレス信号を供給する時間の間
に、ＤＳＰ４０が供給するＬＯＡＤＯＵＴ（ロードアウ
ト）信号は論理的１であり、それ以外のときにＬＯＡＤ
ＯＵＴ信号は論理的ゼロである。
【００４１】ＬＯＡＤＯＵＴ信号はアドレスマルチプレ
クサ４１にその制御信号として印加され、制御信号が１
であることは、アドレスマルチプレクサ４１がその出力
信号として供給される拡張されたアドレスとして、ＤＳ
Ｐ４０からその第１の入力ポートに受けられたＲＡＭＡ
ＤＤＲＥＳＳ信号を再現することを条件付ける。アドレ
スマルチプレクサ４１の出力で拡張されたアドレスは
「前の」係数レジスタのバンク３７２に印加される。拡
張されたアドレスが「有効な」アドレスである場合、即
ち、ＤＳＰ４０からのＲＡＭＡＤＤＲＥＳＳ信号に一致
する場合に、「前の」係数レジスタのバンク３７２の一
つは、読み出し及び引き続く再書込みのため選択され
る。拡張されたアドレスが許容可能な範囲の外側の「無
効な」アドレスである場合に、「前の」係数レジスタの
バンク３７２は読み出し又は書込みのために選択される
ことはない。フィルタ３１の裏の係数レジスタのバンク
３１６は、裏の係数レジスタの一つを書込み用に選択す
るためアドレスマルチプレクサ４１の出力から拡張され
たアドレスの一部を受ける。裏の係数レジスタのバンク
３１６は書込み許可信号を受けるよう常に結線してもよ
く、或いは、拡張されたアドレスは、それが「有効な」
アドレスである場合だけ書込み許可信号をレジスタのバ
ンク３１６に与えるよう復号化してもよい。
【００４２】ＬＯＡＤＯＵＴ信号は書込みマルチプレク
サ３７１にその制御信号として印加され、制御信号が１
であることは、書込みマルチプレクサ３７１がＤＳＰ４
０からその第１の入力ポートに受けられたフィルタ係数
項を再現することを条件付け、かかる項はマルチプレク
サ３７１の出力ポートから書込み入力信号として「前
の」係数レジスタのバンク３７２と、フィルタ３１の
「裏の」係数レジスタのバンク３１６に印加される。書
込み時にバンク３１６及び３７２のレジスタはアドレス
マルチプレクサ４１から出力信号として供給されるアド
レスに従って選択される。バンク３１６及び３７２の対
応するレジスタの対はマルチプレクサ４１の出力信号に
よって書き込まれるため同一のアドレスを有する。制御
信号が１である場合にマルチプレクサ３７１の出力信号
に再現されるＤＳＰ４０からのフィルタ係数項は、「裏
の」フィルタ係数として「裏の」フィルタ係数レジスタ
のバンク３１６の夫々に書き込まれ、「前の」フィルタ
係数として「前の」係数レジスタのバンク３７２の夫々
に更に書き込まれる。かかる書込みの実行後、初期化
（又は、再初期化）処理が完了する。
【００４３】上記の初期化（又は、再初期化）の他の処
理を使用し、本発明の高速更新回路が上記フィルタ係数
の更なる調整を引き継ぐ前に、ディジタル信号プロセッ
サ４０がフィルタ３１のフィルタ係数を決定するために
ＤＦＴ計算ではなく逐次近似法を使用してもよい。チャ
ンネルが最後に調べられたときのチャンネル等化フィル
タの係数に基づいてチャンネルに対し予測されるチャン
ネル等化フィルタの係数をメモリに記憶する配置を使用
してもよい。
【００４４】初期化（又は、再初期化）処理の後に、Ｄ
ＳＰ４０からのＬＯＡＤＯＵＴ信号は論理ゼロになる。
後縁検出器４２（正論理の規約に従い論理１は論理ゼロ
よりも正の方にあることを想定し、この検出器は立ち下
がりエッジの検出器である。）は、論理１のパルスを発
生するためかかる変化を検出する。かかる論理１のパル
スは、カウンタ２０５の（Ｌ＋２Ｎ−１）のＵＰＣＯＵ
ＮＴへのジャムローディングを命令し、デコーダ２０７
の第３のクロック信号の発生を誘起する。第３のクロッ
ク信号は、バンク３１６内の「裏の」係数レジスタの内
容をバンク３１３内の対応する「作動中」係数レジスタ
に並列的に転送することを指令する係数転送信号として
フィルタ３１に印加される。従って、本発明の高速更新
回路は休止することなく、ＤＳＰ４０がフィルタ係数を
決定する初期化（又は、再初期化）処理を終了する直後
に始まるフィルタ係数の更なる調整を引き継ぐ。
【００４５】初期化（又は、再初期化）処理の後に、Ｄ
ＳＰ４０から制御信号としてアドレスマルチプレクサ４
１に供給されるＬＯＡＤＯＵＴ信号は、論理０である場
合に、マルチプレクサ４１がその出力ポートに減算器３
９からの差分信号を再現することを条件付ける。論理ゼ
ロである場合に、ＬＯＡＤＯＵＴ信号は制御信号として
書込みマルチプレクサ３７１に更に印加され、マルチプ
レクサ３７１が「裏の」フィルタ係数として「裏の」係
数レジスタのバンク３１６の夫々に書き込まれ、「前
の」フィルタ係数として「前の」係数レジスタのバンク
３７２の夫々に書き込まれるようディジタル加算器３７
３からその第２の入力ポートに受けた項をその出力ポー
トで再現することを条件付ける。「前の」係数レジスタ
のバンク３７２は、「裏の」係数レジスタのバンク３１
６の一つの動作に対応して同一のＷ k 係数を一時的に記
憶する。「前の」係数レジスタのバンク３７２に一時的
に記憶された上記Ｗk 係数は、第２の加数入力信号とし
て加算器３７３に供給されたμΔk 項によって増加させ
られるよう加算器３７３への第１の加数入力信号として
読み出され、これにより、式（４）による計算が実現さ
れる。図４の書込みマルチプレクサ３７１と、「前の」
係数レジスタのバンク３７２と、ディジタル加算器３７
３は共に、図２に示す係数累算レジスタのバンク３７の
一実施例を構成する。かかる実施例は、フィルタ３１の
上記重み付け係数の初期化の後に、夫々のμΔk 項で増
加させることによってＷk 係数を更新する。Ｗk 係数の
適応的な補正は、前述の如く、フィルタ３２によって行
われる計算に基づいている。
【００４６】式（１）による計算は、図４のＮタップの
フィルタ３１においてサンプリングレート、或いは、第
１のクロック周波数で連続的に行う必要がある。しか
し、Ｎタップフィルタ３１のフィルタ係数はより頻度の
少ないレートで更新される。「裏の」係数レジスタのバ
ンク３１６の一つのレジスタが、図３の波形（ｈ）に示
す如く、ＵＰＣＯＵＮＴ＝（Ｌ＋Ｎ）で始まりＵＰＣＯ
ＵＮＴ＝（Ｌ＋２Ｎ−１）で終わる各間隔の間の時点で
書き込まれた後に、「作動中」係数レジスタのバンク３
１３の更新は図３の波形（ａ）に示す第３のクロック信
号の１のパルス送出に応じて行われる。上記の説明にお
いて、動作のシーケンスは、モジュロー（２Ｌ＋２Ｎ）
のＵＰＣＯＵＮＴが（Ｌ＋２Ｎ）であるときに始まり、
（−Ｌ＋Ｎ−１）であるときに終わるような波形（ｃ）
に示される如く、入力信号ｘの一つのＮサンプル長のブ
ロックに関してのみ考慮している。入力信号ｘのＮサン
プル長のブロックに対する出力応答ｙは、図３の波形
（ｄ）に示す如く、ＵＰＣＯＵＮＴ＝０からＵＰＣＯＵ
ＮＴ＝（Ｎ−１）までに及ぶ間隔の間でＬサンプル周期
後にフィルタ３１から現われ始める。
【００４７】再度図４を参照するに、Ｎタップの遅延線
３１１はその入力ポートに入力信号ｘを受け、時間的に
並行して重み付き合計器３１２に印加するため入力信号
のＮ個の順次に受けられたサンプルをＮ個の出力タップ
に供給する。重み付き合計器３１２は、実際的に、上記
入力信号のサンプルの各々をディジタルレジスタのバン
ク３１３から供給されたフィルタの夫々の「作動中」係
数で乗算し、加算器３１４に第１の加数信号として供給
される重み付け合計を生成するため得られた積を加算す
る。加算器３１４はフィルタのタップの数をＮ増加させ
るためその種の別のものに縦続された加算器を実現する
ＺＲ３３２８８に含まれ、その特徴はチャンネル等化フ
ィルタを実現するためには必要ないと想定される。従っ
て、加算器３１４はワイヤード算術的ゼロを第２の加数
信号として供給されていると想定され、これにより、合
計出力信号はその第１の加数信号を複製するため加算器
３１４によって後処理レジスタ３１５に供給される。後
処理レジスタ３１５は図２のチャンネル等化フィルタ１
６の出力信号ｙを供給し、ビット位置の制限を除いて
は、重み付き合計器３１２から供給された重み付き合計
を再現する。
【００４８】ＵＰＣＯＵＮＴ＝０で現われ始める出力応
答ｙは、ディジタル減算器３４の被減数入力信号を供給
する。減算器３４は、被減数入力信号の真の値の最良の
評価ｄである減数入力信号をマルチプレクサ４３の出力
ポートから受ける。減算器３４は、出力応答ｙを最良の
評価ｄと比較するディジタル比較器として機能し、多重
路受信を抑圧する如くのものではないフィルタ３１のフ
ィルタ係数により出力応答ｙのエラーの評価を生成す
る。減算器３４は、応答ｙの評価されたエラーを表わ
し、ｘのサンプルのブロックと共に使用され得る差分出
力信号ｅを発生し、応答ｙはＷk 係数に対する補正を計
算するためそのｘのサンプルから生成される。マルチプ
レクサ４３は、図１に示すフィールド同期検出器２１１
によって発生されるＦＩＥＬＤＳＹＮＣ信号で制御され
る。本発明の好ましい一実施例において、図２の最良評
価発生器３５は、図１のＲＯＭ２１２と、図４の素子４
３−４５とからなる。
【００４９】ＦＩＥＬＤＳＹＮＣ信号が１である場合
に、データラインはフィールドの最初のラインであるこ
とを示し、マルチプレクサ４３はその第１の入力信号を
その出力信号ｄとして再現する。マルチプレクサ４３に
対する第１の入力信号はＸＯＲ（排他的論理和）ゲート
４４の応答である。ＸＯＲゲート４４は、そこへの第１
の入力信号としてＤＡＴＡ−ＬＩＮＥ−ＣＯＵＮＴの最
下位ビットを受ける。ＲＯＭ２１２から再現的に読み出
されるデータのラインは、３１５番目のデータライン毎
にＰＲ（擬似ランダム）シーケンスを含み、第２の入力
信号としてＸＯＲゲート４４に供給される。奇数番号の
付けられたフィールドの最初のラインの間に、ＸＯＲゲ
ート４４はＲＯＭ２１２から読み出されたデータのライ
ンを補い、信号ｄを生成する。偶数番号の付けられたフ
ィールドの最初のラインの間に、ＸＯＲゲート４４はＲ
ＯＭ２１２から読み出されたデータのラインを変えるこ
となく再現し、これにより、信号ｄを発生する。
【００５０】ＦＩＥＬＤＳＹＮＣ信号がゼロである場合
に、データラインはフィールドの最初のラインではない
ことを示し、マルチプレクサ４３はその第２の入力信号
をその出力信号ｄとして再現する。マルチプレクサ４３
に対する第２の入力信号は、ｙ信号の量子化器４５によ
って供給される。量子化器４５は、シンボル再現回路１
７が行う場合と実質的に同一レベル、即ち、グランドア
ライアンス製高品位テレビ放送システムの８個のＶＳＢ
レベルの一つにｙ信号を量子化し、実際に量子化器４５
はシンボル再現回路１７の構成部品であってもよい。
【００５１】減算器３４からの差分出力信号は、図３の
波形（ｅ）に示す如く、ＵＰＣＯＵＮＴ＝０からＵＰＣ
ＯＵＮＴ＝（Ｎ−１）までの周期の間にフィルタ３２の
更新されたフィルタ係数を供給する。図３の波形（ｅ）
に示す如く、（フィルタ３２の動作中フィルタ係数の更
新を生じさせる）第３のクロック信号は、ＵＰＣＯＵＮ
Ｔ＝（Ｎ−１）に到達し、信号ｅのＮ個のサンプルの完
全な組が発生された直後に生じる。アナログ−ディジタ
ル変換器１５からの入力信号ｘは、そのサンプルが信号
ｅの上記の完全な組と適切な一時的な配置に置かれるよ
う（Ｌ＋Ｎ）のサンプル周期で遅延させるべきである。
アナログ−ディジタル変換器１５からの入力信号ｘは、
フィルタ３１のＮタップの遅延線３１１においてＮサン
プルの周期で遅延し、図３の波形（ｆ）に示される適切
に遅延した入力信号をフィルタ３２に印加するためクロ
ック制御形の遅延ライン３３において付加的なＬサンプ
ルの周期で遅延される。図４に示されるクロック制御形
の遅延線３３は、第１のクロック信号でクロック制御形
のＬ段のシフトレジスタだけからなる。
【００５２】図４に示す減算器からの信号ｅは、図５に
詳細に示されるＦＩＲフィルタ３２のフィルタ係数を更
新するため使用される。Ｎ個のディジタルレジスタのバ
ンク３２６は、ＵＰＣＯＵＮＴ＝０からＵＰＣＯＵＮＴ
＝（Ｎ−１）までに及ぶ間隔の間に減算器３４からの差
分出力信号として供給されるｅの係数でサンプル周期当
たり一つのレジスタが書き込まれる。書込みはディジタ
ル減算器３９の差分出力信号の下位ビットに対応する書
込みアドレス指定によって定められる順序で行われ、か
かる減算器は値（Ｎ−１）のワイアード被減数から図１
のクロック発生器２０のカウンタ２０５によって供給さ
れるＵＰＣＯＵＮＴを減算する。第２のクロック信号に
応答して、図５のＮ個のディジタルレジスタのバンク３
２３にある「作動中」係数レジスタの夫々の内容は、Ｎ
個のディジタルレジスタのバンク３２６の対応する「裏
の」係数レジスタから読み出すことにより並列的にロー
ドされる更新された係数によって書き直される。図３の
波形（ｅ）に示す如く、上記のローディングは、ＵＰＣ
ＯＵＮＴ＝（Ｎ−１）の到達の直後に生じる。かかるロ
ーディング処理後のＮ個のディジタルレジスタのバンク
３２６の如何なる書き直しも、ＵＰＣＯＵＮＴがＮから
（２Ｌ＋２Ｎ−１）に進む間は、動作に無関係である。
【００５３】（Ｌ＋Ｎ）のサンプル時間で遅延される如
くのアナログ−ディジタル変換器１５からの入力信号ｘ
は、ＵＰＣＯＵＮＴ＝（Ｌ＋Ｎ）からＵＰＣＯＵＮＴ＝
（２Ｌ＋Ｎ−１）までに及ぶ間隔内でＮタップ遅延線３
２１の入力ポートに印加される。Ｎタップ遅延線３２１
は、その入力信号のＮの順次に受けられたサンプルを重
み付き合計器３２２に時間的に並列的に印加するためそ
の出力タップに供給する。重み付き合計器３２２は、実
際上、上記入力信号のサンプルの各々をディジタルレジ
スタのバンク３２３から供給されたフィルタリングの夫
々の「作動中」係数で乗算し、加算器３２４に第１の加
数信号として供給される重み付け合計を生成するため得
られた積を加算する。加算器３１４はワイヤード算術的
ゼロを第２の加数信号として供給されていると想定さ
れ、これにより、合計出力信号はその第１の加数信号を
複製するため加算器３２４によって後処理レジスタ３２
５に供給される。後処理レジスタ３２５は出力信号Δを
供給し、ビット位置の制限を除いては、重み付き合計器
３２２から供給された重み付き合計を再現する。出力信
号Δは、図３の波形（ｇ）に示す如く、ＵＰＣＯＵＮＴ
＝（Ｌ＋Ｎ）で始まり、（Ｎ−１）サンプル後のＵＰＣ
ＯＵＮＴ＝（Ｌ＋２Ｎ−１）で終わる。
【００５４】出力信号Δは、図５に示す計数器３６にお
いて倍率μによって増減される。計数器３６は単にビッ
ト位置シフタとすることができるので倍率μは２進の数
であることが好ましい。μの値はチャンネル等化アルゴ
リズムの所望の収束速度と、付随するノイズのトレード
オフに基づいて選択される。典型的に、μはチャンネル
等化の目的で供給される教師信号がないときに２-10 の
オーダ程度である。本発明の好ましい実施例において、
計数器３６は電気的に制御されるビット位置シフタであ
り、制御信号としてＦＩＥＬＤＳＹＮＣを受け、ＦＩＥ
ＬＤＳＹＮＣ信号がデータラインはチャンネル等化の目
的で供給される教師信号を含まないデータラインである
ことを示す論理ゼロである場合に２-10 のオーダ程度で
ある倍率μによりΔをスケーリングする。各データフィ
ールドの第１のデータラインの間にＦＩＥＬＤＳＹＮＣ
信号が論理的１である場合に、チャンネル等化の目的で
供給された教師信号が存在することが示され、電気的に
制御されたビット位置シフタは大きな倍率μでΔをスケ
ーリングし、かくして、チャンネル等化アルゴリズムの
速度が早まる。教師信号から生じる評価ｄは、非常にノ
イズの多い受信条件下を除いてエラーが生じやすいとい
うことはないので、上記の方法は実行可能である。評価
ｄが決定論的な方法で得られる場合に、ランダムなエラ
ーをより生じ易く、μの値が小さい程かかるエラーがＷ
k の値に著しい影響を与えることが妨げられる。計数器
３６内の電気的に制御されるビット位置シフタの電気的
な制御信号を発生する際にＦＩＥＬＤＳＹＮＣ信号の何
らかの処理が必要であり、その処理にはｘ入力信号に対
するフィルタ３２の出力信号（２Ｌ＋Ｎ）サンプルの遅
延の遅延補償が含まれることを当業者は理解するであろ
う。
【００５５】図５の計数器３６からの信号μΔは、図４
に示される累算器３７の加算器３７３に第２の加数入力
信号として供給される。この信号の値μΔk は対応する
Ｗkフィルタ係数に対し行われるべき適応的補正を示
す。Ｎ個の「前の」係数レジスタのバンク３７２の内容
は、直前に計算されたＷk 係数であり、フィルタ３１の
ディジタルレジスタのバンク３１３において対応する
「作動中」係数レジスタの内容の複製であり、カウンタ
２０５からのＵＰＣＯＵＮＴが（Ｌ＋Ｎ）から（Ｌ＋２
Ｎ−１）まで進む時間の間に計数器３６からの信号μΔ
の順次のサンプルによって増加される。加算器３７２は
合計出力信号Ｗk ＋μΔk を供給する。Ｗk＋μΔk の
係数は、読み出し書込み動作中にその読み出しの直後に
「前の」係数レジスタのバンク３７２の夫々に直列的に
書き込まれ、フィルタ３１の「裏の」係数レジスタのバ
ンク３１６の夫々に直列的に書き込まれる。係数レジス
タのバンク３１６及び３７２は、その書込み中に（Ｎ−
１）からゼロに減少するアドレスマルチプレクサ４１の
出力信号の下位ビットによってアドレス指定される。ア
ドレスマルチプレクサ４１の出力信号は、（Ｌ＋Ｎ）か
ら（Ｌ＋２Ｎ−１）に進むカウンタ２０５からのＵＰＣ
ＯＵＮＴによって供給された減数信号に応答して供給さ
れた減算器３８からの差分信号を再現する間に減少す
る。アドレスマルチプレクサ４１の出力信号のより上位
のビットは、ＵＰＣＯＵＮＴが（Ｌ＋Ｎ）から（Ｌ＋２
Ｎ−１）までの範囲にある時間の間に「前の」係数レジ
スタのバンク３７２に対しその書込みを許可する「有効
な」アドレスを示すものである。次いで、図３の波形
（ａ）に示す如く、デコーダ２０７は第３のクロック信
号を発生する。第３のクロック信号は、係数転送信号と
してフィルタ３１に印加され、バンク３１６内のレジス
タの内容をバンク３１３内の対応するレジスタに並列的
に転送することを指令し、ＦＩＲフィルタ３１の「作動
中」係数レジスタのバンク３１６の内容の最初の更新を
完了する。上記レジスタの内容を更新する次のサイクル
は、Ｌサンプル時間の後に始まり、そのとき、デコーダ
２０８はカウンタ２０５をゼロのＵＰＣＯＵＮＴにリセ
ットし、（２Ｌ＋２Ｎ−１）のＵＰＣＯＵＮＴの後に続
く。上記の次の更新中の動作は最初の更新中の動作と同
様である。
【００５６】上述の回路の他の例では、受信機の電源投
入後の始動時にＤＳＰ４０は使用されることがなく、或
いは、チャンネルの再チューニング計算は事前に分かっ
ている値を有するｘサンプル、即ち、フィールド同期間
隔と、場合によってはライン同期間隔も生ずるｘサンプ
ルのみに基づいている。計数器３６は、次いで、チャン
ネル等化フィルタの係数の始動時計算を早めるためより
低い減衰率（即ち、より大きいμ）で動作する。
【００５７】以下に説明する回路の僅かな変形を行うこ
とが可能であり、ここで、フィルタ３１及び３２はＺＲ
３３２８８のままか、或いは、同様の商品の形である。
具体的な例として、減算器３４又は加算器３７２はサン
プル遅延をフィルタ３１及び３２のラッチに加えるそれ
自体のビットラッチを有するクロック制御形でもよく、
この場合に、デコーダ２０７及び２０８はカウンタ２０
５のカウントよりも僅かに高い値を復号化する。他の例
では、フィルタ３１及び３２のフィルタリングカーネル
は、クロック制御された遅延３３の必要性を回避するた
め８サンプル程度に縮小してもよい。
【００５８】フィルタ３１及び３２は、ＺＲ３３２８８
の如くの既製のビデオレートディジタルフィルタを使用
するのではなく、１以上のカスタムモノリシック集積回
路の領域内に構成することが可能である。上記のカスタ
ム設計において、重み付き加算器３１２は素子３１４及
び３１５を省いて減算器３４に直接的に書き込むことが
可能であり；重み付き加算器３２２は素子３２４及び３
２５を省いて計数器３６に直接的に書き込むことが可能
である。かかるカスタム設計において、加算器３７２
は、「前の」係数レジスタのバンク３７２ではなくむし
ろ「裏の」係数レジスタのバンク３１６に一時的に記憶
されるような前に計算されたＷk 係数によってその第２
の加算入力を供給することが可能であるので、Ｎ個の
「前の」係数レジスタのバンク３７２はなしで済まして
もよい。「裏の」係数レジスタのバンク３２６と「作動
中」係数レジスタのバンク３１３のレジスタの対応は、
カスタム化された第２のＦＩＲフィルタ３２において逆
にすることができるので、書込み中の「裏の」係数レジ
スタのアドレス指定は本質的に減少するのではなく増加
する。生成された直後に、順次に第１のＦＩＲフィルタ
３１の重み付け係数に対する補正を累算し、補正された
第１のＦＩＲフィルタの重み付け係数を「作動中」係数
レジスタのバンク３１３に並列的に転送するまで一時的
に記憶することは非常に利点がある。しかし、第１のＦ
ＩＲフィルタの重み付け係数に対し補正を一時的に記憶
し、並列的な更新中に「作動中」係数レジスタのバンク
３１３の対応する一つの前の内容に上記補正を加算する
配置は実現できない。カスタム設計は、ランダムアクセ
ス書込みを伴うレジスタの一時記憶バンク３１６及び３
２６は、順次のシフト演算によってロードされるレジス
タのバンクに置き換えることが可能であり、かかる本発
明の他の実施例は、上述の好ましい実施例と明らかに等
価であると考えられる。
【００５９】グランドアライアンスのシステム用に設計
されたディジタルラジオ受信機１０に使用されるデータ
ライン同期検出器２０３の一つの現可能な構成の詳細を
図に示す。チャンネル等化フィルタ１６の応答は、シン
ボルラッチ５１、５２及び５３の縦続接続に供給され
る。チャンネル等化フィルタ１６の応答は、被減数入力
信号としてディジタル減算器５４に更に供給され、かか
るディジタル減算器５４はシンポルラッチ５１から減数
入力信号を受ける。シンボルラッチ５２は減数入力信号
をシンボルラッチ５３から被減数入力信号を受けるディ
ジタル減算器５５に供給する。ディジタル加算器５６は
減算器５４及び５５の差分出力信号を合計する。加算器
５６から得られた合計の信号はウィンドウ検出器５７に
供給され、ウィンドウ検出器５７は加算器５６からの合
計出力が他の符号グループではなく、データライン同期
符号をより良く示す範囲にある場合に限り出力１を供給
し、それ以外の場合には出力ゼロを供給する。即ち、素
子５１−５６はデータライン同期符号グループの相関器
として機能する。
【００６０】データライン同期パルスが誤って生成され
るか、或いは、抜ける可能性を低減するため、ウィンド
ウ検出器５７の応答は１データライン間隔に数個のタッ
プ（例えば、８、１２又は１６）を有するタップされた
ディジタル遅延線５８に供給される。ディジタル加算器
の夫々の配列からなる平均化器５９は、タップ形ディジ
タル遅延線５８のタップの応答を平均化し、その結果を
更なる閾値検出器６０に供給する。閾値検出器６０の閾
値は、その応答としてデータラインの変化を示す出力１
を供給するため１であるタップ形ディジタル遅延線５８
のタップの応答の少なくとも幾分大きい部分に応答する
よう設定される。かかるタップ形ディジタル遅延線５８
のタップ応答の部分が１よりも小さい場合に、閾値検出
器６０はその応答としてゼロを供給する。かかる閾値検
出器６０の応答は、データライン同期パルスを図１のＡ
ＦＰＣ回路２０２に供給するため使用される。閾値検出
器６０の応答は図１のデータラインカウンタ２１０によ
るカウント入力として、適当な時間でそのカウントを進
めることに失敗した場合のライン当たりサンプルカウン
タ２０４によるカウントリセットとして使用される。
【００６１】ＤＳＰでより高速に計算を実行することを
助けるために、フィルタ係数に対する僅かな補正が、新
しいサンプルの組がＮ個のフィルタ係数の各々の次の更
新の基礎として集められるまで保留されることは周知で
ある。上記の処理は、ＦＩＲフィルタ応答がその応答の
あるべき最良の評価から逸脱するのを判定する際に前の
重み付け係数を使用することにより導入される不正確さ
は他の場合に比べて通常かなり小さい傾向を示すよう、
フィルタ係数に対する補正が十分に漸次的なステップで
行われることに基づいている。
【００６２】更新される係数の計算は、図１、２、４及
び５の回路において（２Ｌ＋２Ｎ）サンプルの間隔に亘
って、断続性を基礎としてのみ使用される第２のＦＩＲ
フィルタ３２を用いて行われる。第１のＦＩＲフィルタ
３１の更新された係数は、（Ｌ＋Ｎ）サンプルの間隔中
に発生され、この間隔は（Ｌ＋Ｎ）サンプルの付随的な
間隔で隔離され、その付随的な間隔中、第２のＦＩＲフ
ィルタ３２は第１のＦＩＲフィルタ３１の更新される係
数の計算を行わない。第１のフィルタ係数に（２Ｌ＋２
Ｎ）サンプル毎に補正を適用することは、第１のＦＩＲ
フィルタ係数に対する補正が「付随的な」間隔中にも計
算されるならば、補正の適用が延期されていると見なし
得る。
【００６３】図７、８、１０及び１１は、第２のＦＩＲ
フィルタ３２が第１のＦＩＲフィルタ３１の更新される
係数を「付随的な」間隔中に計算する本発明の好ましい
一実施例を示す。計算は式（４）の代わりに以下の式を
使用して進められる。
【００６４】
【数４】
【００６５】第１のＦＩＲフィルタ３１の係数に対する
補正は、ＦＩＲフィルタ応答がその応答のあるべき最良
の評価から逸脱するのを判定する際に前の重み付け係数
を使用することにより導入される不正確さが他の場合に
比べて通常かなり小さくなり易いように十分に漸次的な
ステップで行われる。図７はディジタルラジオ受信機１
００を示し、かかるディジタルラジオ受信機１００は、
適応チャンネル等化フィルタ１０６とクロック信号発生
器２００が適応チャンネル等化フィルタ１６とクロック
信号発生器２０を置換している点で図１のディジタルラ
ジオ受信機１０とは異なる。デコーダ２０６、２０７及
び２０８はクロック信号発生器２００において省かれ；
少なくとも（２Ｌ＋２Ｎ−１）までカウントすることが
でき、（Ｌ＋２Ｎ−１）にジャムロードすることができ
るカウンタ２０５も同様に省かれる。クロック信号発生
器２００はカウンタ１０５を含み、カウンタ１０５は、
カウンタ２０５の代わりに、カウントＵＰＣＯＵＮＴ’
を発生するため少なくとも（Ｌ＋Ｎ−１）までカウント
することができる。デコーダ１０８は、２入力ＯＲ（論
理和）ゲート１０９に第１の入力信号として供給される
１を発生させるため値（Ｌ＋Ｎ−１）に達するＵＰＣＯ
ＵＮＴ’を復号化する。カウンタ１０５のリセット入力
に印加されるＯＲゲート１０９の応答は、次の第１のク
ロック信号時にＵＰＣＯＵＮＴ’をゼロ初期値にリセッ
トする。
【００６６】チャンネル等化フィルタ１０６は、互いに
一致し、デコーダ１０８の出力信号によって出力される
第２及び第３のクロック信号を使用する。チャンネル等
化フィルタ１０６は、ＤＳＰ４０がフィルタ係数の初期
化を終了するときを検出する図４の後縁検出器４２を含
む。後縁検出器４２からの出力信号は、フィルタ係数の
初期化が完了する際にカウンタ１０５のＵＰＣＯＵＮ
Ｔ’出力をゼロ初期値にリセットするため、第２の入力
信号としてＯＲゲート１０９に供給される。
【００６７】図８はチャンネル等化フィルタ１０６の大
凡の詳細を示し、チャンネル等化フィルタ１６の大凡の
詳細を示す図２と略同様である。図８のチャンネル等化
フィルタ１０６において、ディジタル減算器３８０は、
減算器３８及び３９によって供給されるアドレス指定で
はなく、その差分出力信号をアドレス指定として第１の
ＦＩＲフィルタ３１の裏の係数レジスタのバンク３１６
と、第２のＦＩＲフィルタ３２の裏の係数レジスタのバ
ンク３２６の両方に供給する。減算器３８０は減数入力
信号としてＵＰＣＯＵＮＴ’を受け、被減数入力信号と
してワイアード（Ｌ＋Ｎ−１）を受ける。ディジタル減
算器３８０からの差分出力信号は、係数累算レジスタの
バンク３７のアドレス入力にも直接印加される。Ｌを下
回るＵＰＣＯＵＮＴ’信号の値は無効なアドレスを発生
する。減算器３９０は、ＵＰＣＯＵＮＴ’信号をＬから
減算し、その差分の符号ビットは、書込み許可信号を係
数累算レジスタのバンク３７（必要があれば、裏の係数
レジスタのバンク３１６及び３２６）に出力するため適
当なワイヤード接続によって選択される。
【００６８】図９は本発明による修正が行われた図７及
び８の回路によって動作中に得られる変化を示すタイミ
ングチャートである。現在のブロックに先行するサンプ
ルのブロックに関係する信号は、左上から右下に延びる
対角線方向の斜線部に示されている。先に説明した如
く、第２及び第３のクロック信号は図９の動作タイミン
グチャートでは同一であり、図３の動作タイミングチャ
ートに示される位相のずれはない。その上、第２及び第
３のクロック信号は（Ｌ＋Ｎ）サンプル毎に繰り返さ
れ、図３の動作タイミングチャートに示される（２Ｌ＋
２Ｎ）毎ではない。カウントはモジュロー（Ｌ＋Ｎ）に
基づいて行われるＵＰＣＯＵＮＴの交互のゼロの間に
は、カウントがモジュロー（２Ｌ＋２Ｎ）に基づいて行
われる図３のタイミングチャートに示すゼロと比べて、
Ｌサンプルの偏移がある。上記の相違の他に、図９に示
される動作において、現在のサンプルのブロックは、図
３に示す動作におけるサンプルのブロックの処理と同様
に第１のＦＩＲフィルタ３１及び第２のＦＩＲフィルタ
３２を通して処理される。
【００６９】図１０は、図７及び８の修正された回路が
利用されるときに、アドレスマルチプレクサ４１を介し
て第１のＦＩＲフィルタ３１の裏の係数レジスタのバン
ク３１６と、係数累算レジスタのバンク３７にアドレス
指定を与える方法をより具体的に示す図である。後縁検
出器４２は入力信号をＯＲゲート１０９にも供給するよ
う意図されている。それ以外では、図１０における接続
は図４に示す接続と同一である。
【００７０】図１１はディジタル減算器３８０によって
第２のＦＩＲフィルタの裏の係数レジスタのバンク３２
６にアドレス指定が行われる方法をより具体的に示す図
である。それ以外の図１１における接続は、図５に示す
接続と同一である。図７、８、１０及び１１に示す回路
はカスタム設計によって、加算器３７２は、「前の」係
数レジスタのバンク３２６ではなく、「裏の」係数レジ
スタのバンク３１６に一時的に記憶される如くの先に計
算されたＷk 係数によって第２の加数入力が供給される
ので、Ｎ個の「前の」係数レジスタのバンク３７２は省
いてもよい。図７、８、１０及び１１に示す回路は、完
全に連続性に基づいて更新されるフィルタ係数を計算す
るわけではなく、実質的に連続性に基づいているだけで
ある。更新されるＷk のサンプルを計算するため処理さ
れるｘのサンプルの各ブロックの間には短いＬサンプル
の期間がある。
【００７１】図１２−１５は、更新されるＷk のサンプ
ルを計算するため処理されるｘのサンプルの各ブロック
の間にある上記の短いＬサンプルの期間を除去する本発
明の第３の実施例を示す図である。上記の短いＬサンプ
ルの期間の除去は、更新されるＷk 係数がそこから計算
されるｘのサンプル後の２番目のｘのサンプルのブロッ
クではなく、更新されるＷk 係数がそこから計算される
ｘのサンプル後の３番目のｘのサンプルのブロックまで
Ｗk 係数の更新を延期することにより行なうことが可能
である。この計算は、式（４）又は（８）の代わりに、
以下の式を使用することによって処理される。
【００７２】
【数５】
【００７３】図１２は、適応チャンネル等化フィルタ１
１６とクロック信号発生器２１０が適応チャンネル等化
フィルタ１６とクロック信号発生器２０とを置換する点
で図１のディジタルラジオ受信機と相違するディジタル
ラジオ受信機１１０を示す。クロック信号発生器２１０
においてデコーダ２０７及び２０８は省かれ；少なくと
も（２Ｌ＋２Ｎ−１）までカウントすることができ、
（Ｌ＋２Ｎ−１）にジャムロードすることができるカウ
ンタ２０５も同様に省かれる。クロック信号発生器２０
０はカウンタ１１５を含み、カウンタ１１５は、カウン
タ２０５の代わりに、カウントＵＰＣＯＵＮＴ”を発生
するため少なくとも（Ｌ−１）までカウントすることが
できる。デコーダ１１７は１を発生させるため値（Ｌ−
１）に達するＵＰＣＯＵＮＴ”を復号化し、デコーダ１
１７によって発生された１は第２のクロック信号として
チャンネル等化フィルタ１１６の第２のＦＩＲフィルタ
３２に供給される。デコーダ２０６は、２入力ＯＲ（論
理和）ゲート１０９に第１の入力信号として供給される
１を発生させるため値（Ｎ−１）に達するＵＰＣＯＵＮ
Ｔ”を復号化する。カウンタ１１５のリセット入力に印
加されるＯＲゲート１０９の応答は、次の第１のクロッ
ク信号時にＵＰＣＯＵＮＴ”をゼロ初期値にリセットす
る。チャンネル等化フィルタ１１６は、ＤＳＰ４０がフ
ィルタ係数の初期化を終了するときを検出する図４の後
縁検出器４２を含む。後縁検出器４２からの出力信号
は、フィルタ係数の初期化が完了する際にカウンタ１１
５のＵＰＣＯＵＮＴ”出力をゼロ初期値にリセットする
ため、第２の入力信号としてＯＲゲート１０９に供給さ
れる。デコーダ２０６によって発生される１は、第３の
クロック信号としてチャンネル等化フィルタ１１６の第
１のＦＩＲフィルタ３１にも供給される。第２及び第３
のクロック信号の双方は、図１２の回路において、第３
のクロック信号が第２のクロック信号にＬサンプル遅れ
てＮサンプル毎に繰り返される。
【００７４】図１３はチャンネル等化フィルタ１１６の
大凡の詳細を示し、チャンネル等化フィルタ１６の大凡
の詳細を示す図２及びチャンネル等化フィルタ１０６の
大凡の詳細を示す図８と略同様である。図１３のチャン
ネル等化フィルタ１１６において、カウンタ１１５から
のＵＰＣＯＵＮＴ”信号は読み出し専用メモリ３８１及
び３９１のアドレス入力に直接供給される。ＲＯＭ３８
１は、第１のＦＩＲフィルタ３１の裏の係数レジスタの
バンク３１６と係数累算レジスタのバンク３７の両方に
アドレスを供給するためＵＰＣＯＵＮＴ”によってアド
レス指定される。ＵＰＣＯＵＮＴ”が２Ｌから（Ｎ−
１）に増加するきに、ＲＯＭ３８１からの出力信号は
（Ｎ−１）から２Ｌに減少し；ＵＰＣＯＵＮＴ”がゼロ
から（２Ｌ−１）に増加するきに、ＲＯＭ３８１からの
出力信号は（２Ｌ−１）からゼロに減少する。ＲＯＭ３
９１は、第１のＦＩＲフィルタ３２の裏の係数レジスタ
のバンク３２６にアドレスを供給するためＵＰＣＯＵＮ
Ｔ”によってアドレス指定される。ＵＰＣＯＵＮＴ”が
Ｌから（Ｎ−１）に増加するきに、ＲＯＭ３９１からの
出力信号は（Ｎ−１）からＬに減少し；ＵＰＣＯＵＮ
Ｔ”がゼロから（Ｌ−１）に増加するきに、ＲＯＭ３９
１からの出力信号は（Ｌ−１）からゼロに減少する。Ｕ
ＰＣＯＵＮＴ”信号はゼロから（Ｎ−１）の範囲だけで
変わるので、有効アドレスだけがＲＯＭ３８１及び３９
１から発生される。
【００７５】上記の如く、図１３のチャンネル等化フィ
ルタ１１６において、Ｗk 係数の更新は、更新されるＷ
k 係数がそこから計算されるｘサンプルのブロックの後
に第３のｘサンプルのブロックまで延期される。従っ
て、図１３に示す如く、計数器３６の前或いは後のいず
れかで遅延線３６１を計数器３６と縦続的に接続するこ
とにより（Ｎ−２Ｌ）サンプルの遅延が導入される。
【００７６】図１４は、ＲＯＭ３８１からアドレスマル
チプレクサ４１を介して第１のＦＩＲフィルタ３１の裏
の係数レジスタのバンク３１６にアドレス指定を印加す
る方法をより具体的に示す図である。図１４は、計数器
３６から加算器３７３の第２の加数入力接続への接続に
介在される（Ｎ−２Ｌ）サンプルの遅延線３６１を更に
示している。それ以外では、図１４における第１のＦＩ
Ｒフィルタ３１の接続は図５又は１１に示す接続と同一
である。
【００７７】図１５は、ＲＯＭ３９１によって第２のＦ
ＩＲフィルタ３２の裏の係数レジスタのバンク３２６に
アドレス指定を印加する方法をより具体的に示す図であ
る。それ以外では、図１５における第２のＦＩＲフィル
タ３２の接続は図５又は１１に示す接続と同一である。
図１３に示す如く、遅延線３６１が計数器３６の後に縦
続接続している場合に、第１のＦＩＲフィルタ３１の接
続は図４又は１０に示す接続と同一でもよい。
【００７８】ＲＯＭ３８１及び３９１は、夫々のアドレ
スカウンタで置換してもよく、ＲＯＭ３８１を置換する
アドレスカウンタは第３のクロック信号によって周期的
にリセットされ、ＲＯＭ３９１を置換するアドレスカウ
ンタは、次の第１のクロック信号が発生する際にパルス
を供給するため（２Ｌ−１）に達するカウンタ１１５か
らのデコーダ復号化カウントにより発生される第４のク
ロック信号によってＬサンプル後に周期的にリセットさ
れる。別のアドレス発生回路でＬ及び２Ｌ夫々のモジュ
ローＮの減算を実行するＲＯＭ３８１及び３９１を置換
してもよい。カウンタ１１５は増加するＵＰＣＯＵＮ
Ｔ”の論理的補数である減少するＤＯＷＮＣＯＵＮＴ”
を供給することが可能であり、ＤＯＷＮＣＯＵＮＴ”は
タップ形のディジタル遅延線を使用してＬサンプル及び
２Ｌサンプルで遅延させることができる。次いで、Ｌサ
ンプルで遅延したＤＯＷＮＣＯＵＮＴ”は、係数累算レ
ジスタのバンク３７及び第１のＦＩＲフィルタ３１の裏
の係数レジスタのバンク３１６をアドレス指定するため
に使用され；２Ｌサンプルで遅延したＤＯＷＮＣＯＵＮ
Ｔ”は、第２のＦＩＲフィルタ３２の裏の係数レジスタ
のバンク３２６をアドレス指定するために使用される。
【００７９】図１６は図１３のチャンネル等化フィルタ
１１６の変形において第１のＦＩＲフィルタ３１に対し
行い得る幾分異なる接続を示す。「前の」係数レジスタ
のバンク３７は、「前の」係数用の一時記憶回路によっ
て置換される。一時記憶回路３７５は、書込みマルチプ
レクサ３７１と、ＤＳＰ４０からアドレスを受ける書込
みマルチプレクサ３７１の第１の入力接続と、書込みマ
ルチプレクサ３７１による選択を制御するためＤＳＰ４
０からロードアウト命令を受ける書込みマルチプレクサ
３７１の制御接続と、第１のＦＩＲフィルタの裏の係数
レジスタのバンク３１６にアドレス指定を供給する書込
みマルチプレクサ３７１の出力接続とを有する。一時記
憶回路３７５はディジタル加算器３７３を更に有する
が、遅延線３７６は加算器３７３の合計出力ポートと書
込みマルチプレクサ３７１の第２の入力接続との間に
（Ｎ−２Ｌ）サンプル間隔の遅延を導入する。遅延線３
７６は、加算器３７３に第１の加数入力信号を供給する
ため書込みマルチプレクサ３７１の出力ポートから出力
されたＷk 係数を２Ｌサンプル間隔で遅延させる。加算
器３７３はその第２の加数入力信号を計数器３６の出力
接続から直接受ける。
【００８０】図１２−１５に示す本発明の第３の実施例
は、付加的な（Ｎ−２Ｌ）サンプルの遅延線３６１を必
要とするのであまり好ましくはない。読み出し後に書き
直すＲＡＭとして構成される場合、遅延線３６１は、
（Ｎ−２Ｌ）がライン当たりのサンプル数の２分の１又
は４分の１ではない限りＲＡＭに加えてアドレスカウン
タを必要とするので、カウンタ２０４の出力の下位ビッ
トはＲＡＭをアドレス指定するため使用してもよい。図
１６の他の例は、（Ｎ−２Ｌ）サンプルの遅延線３７６
を更に必要とする。しかし、（Ｎ−２Ｌ）サンプルの遅
延線３７６と２Ｌサンプルの遅延線３７が適当なアドレ
スカウンタと共にＲＡＭから構成されている場合に、Ｒ
ＡＭは「前の」係数レジスタに必要とされる等価なＲＡ
Ｍに置き代わる。２Ｌサンプルの遅延線３７は、２Ｌが
上記カウンタの一つの全カウント数の約数であると仮定
すると、カウンタ１１５、２０４、又は、（Ｎ−２Ｌ）
までカウントするカウンタの中の一つの最下位ビットに
よってアドレス指定することができ、２Ｌが２の整数巾
乗であるならば上記の如くである可能性が高い。
【００８１】ディジタル回路設計の当業者は、上記明細
書の説明の内容を知ることによって、本発明の種々の他
の実施例を作成するためクロック発生器２０、２００又
は２１０の多数の変形を設計し得るであろう。ここで、
（Ｎ＋Ｌ）はデータライン当たりのサンプル数の約数と
し、単一のカウンタが、例えば、クロック発生器２０の
カウンタ２０４及び２０５、又は、クロック発生器２０
０のカウンタ２０４及び１０５を置換し得る。データラ
イン当たりのサンプルの数がＮの倍数である場合に、単
一のカウンタはクロック発生器２１０のカウンタ２０４
及び１１５を置換することができる。
【００８２】最後のＩＦ増幅器１３の応答のディジタル
検出を使用するディジタルラジオ受信機において、ＶＣ
Ｏ２０１は、２（又は４）倍のシンボルレートでオーバ
ーサンプリングクロック信号を供給するＶＣＯと、上記
オーバーサンプリングクロック信号から第１のクロック
信号を得る２（又は４）倍の分周器とから構成される。
オーバーサンプリングクロック信号は、ディジタル検出
を実現するため使用され、ディジタル検出の結果は、入
力信号をチャンネル等価フィルタ１６、１０６又は１１
６に供給するため第１のクロック信号レートで副標本化
される。
【００８３】有限インパルス応答（ＦＩＲ）フィルタを
非有限インパルス応答（ＩＩＲ）フィルタと縦続する等
化フィルタは周知である。ＩＩＲフィルタは、ディジタ
ル加算器の合計出力ポートから第１の加数入力ポートに
接続されたコンポーネントＦＩＲフィルタとディジタル
加算器から形成してもよく、ＩＩＲフィルタの入力及び
出力ポートは夫々ディジタル加算器の第２の加数入力ポ
ート及びディジタル加算器の合計出力ポートにある。Ｉ
ＩＲフィルタに通常関連する不安定性の問題を回避する
ため、ＩＩＲフィルタ内のコンポーネントＦＩＲの係数
は、伝送されたデータの一部に含まれるゴースト消去基
準（ＧＣＲ）信号の如くの教師信号に応答するＤＳＰに
よって最初に調節される。次いで、コンポーネントＦＩ
Ｒフィルタの係数は、本発明の開示に従って、正しいフ
ィルタ応答の最良の評価が実際のフィルタ応答を量子化
することによって形成される決定論的手法を実現する等
価なカーネル幅を有する更なるＦＩＲフィルタを使用し
て計算することが可能である。有限インパルス応答（Ｆ
ＩＲ）フィルタを非有限インパルス応答（ＩＩＲ）フィ
ルタと縦続する等化フィルタにおいて、フィルタの係数
は別個に調節される。
【図面の簡単な説明】
【図１】本発明の第１の実施例に従って構成された適応
チャンネル等化フィルタを含む高品位テレビジョンセッ
トに利用し得るディジタルラジオ受信機の系統線図であ
る。
【図２】本発明の第１の実施例に従って第１及び第２の
ビデオレートディジタルフィルタから構成された適応チ
ャンネル等化フィルタの系統図である。
【図３】図２のチャンネル等化フィルタ回路の動作シー
ケンスのタイミングチャートである。
【図４】第１のビデオレートディジタルフィルタを含む
図２の適応チャンネル等化フィルタの一部をより詳細に
示す系統図である。
【図５】第２のビデオレートディジタルフィルタを含む
図２の適応チャンネル等化フィルタの一部をより詳細に
示す系統図である。
【図６】図１のディジタルラジオ受信機に使用されるラ
イン同期検出器の系統線図である。
【図７】本発明の第２の実施例に従って構成された適応
チャンネル等化フィルタを含む高品位テレビジョンセッ
トに使用し得るディジタルラジオ受信機の系統線図であ
る。
【図８】本発明の第２の実施例に従って第１及び第２の
ビデオレートディジタルフィルタから構成された適応チ
ャンネル等化フィルタの系統線図である。
【図９】図８のチャンネル等化フィルタ回路の動作シー
ケンスのタイミングチャートである。
【図１０】第１のビデオレートディジタルフィルタを含
む図８の適応チャンネル等化フィルタの一部のより詳細
な系統線図である。
【図１１】第２のビデオレートディジタルフィルタを含
む図８の適応チャンネル等化フィルタの一部のより詳細
な系統線図である。
【図１２】本発明の第３の実施例に従って構成された適
応チャンネル等化フィルタを含む高品位テレビジョンセ
ットに使用し得る他のディジタルラジオ受信機の系統線
図である。
【図１３】本発明の第３の実施例に従って第１及び第２
のビデオレートディジタルフィルタから構成された適応
チャンネル等化フィルタの系統線図である。
【図１４】第１のビデオレートディジタルフィルタを含
む図１２の適応チャンネル等化フィルタの一部のより詳
細な系統線図である。
【図１５】第２のビデオレートディジタルフィルタを含
む図１２の適応チャンネル等化フィルタの一部のより詳
細な系統線図である。
【図１６】第１のビデオレートディジタルフィルタを含
む図１３の適応チャンネル等化フィルタの一部に対し行
い得る変形例の系統線図である。
【符号の説明】
１０，１００，１１０ ディジタルラジオ受信機 １１ 受信アンテナ １２ チューナ １３ 最後のＩ−Ｆ増幅器 １４ 検出器 １５ アナログ−ディジタル変換器 １６，１０６，１１６ 適応チャンネル等化フィルタ １７ シンボル再現回路 １８ デインターリーブ器 １９ エラー補正回路 ２０，２００，２１０ クロック発生器 ３１，３２ ＦＩＲフィルタ ３３，３１１，３２１，３６１，３７６ 遅延線 ３４，３８，３９，５４，５５，３８０，３９０ デ
ィジタル減算器 ３５ 最良評価発生器 ３６ 計数器 ３７ 係数累算レジスタバンク ４０ ディジタル信号プロセッサ ４１ アドレスマルチプレクサ ４２ 後縁検出器 ４３ マルチプレクサ ４４ 排他的論理和ゲート ４５ 量子化器 ５１，５２，５３ シンボルラッチ ５６，３１４，３２４，３７３ ディジタル加算器 ５７ ウィンドウ検出器 ５８ タップ制御形ディジタル遅延線 ５９ 平均化器 ６０ 閾値検出器 １０５，１１５，２０５ カウンタ １０８，１１７，２０６，２０７，２０８ デコーダ １０９ 論理和ゲート ２０１ 電圧制御発振器 ２０２ 自動周波数及び位相制御回路 ２０３ ライン同期検出器 ２０４ ライン当たりサンプルカウンタ ２１０ データラインカウンタ ２１１ フィールド同期検出器 ２１２，３８１，３９１ 読み出し専用メモリ ２１３ プロセッサ ２１４ ２重閾値検出器 ３１２，３２２ 重み付き合計器 ３１３，３１６，３２３，３２６，３７２ ディジタ
ルレジスタのバンク ３１５，３２５ 後処理レジスタ ３７１ 書込みマルチプレクサ ３７５ 一時記憶回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 7/081 (72)発明者 ティアンミン リウ アメリカ合衆国 ニュージャージー 08648 ローレンスヴィル マーシュ・ コート 12 (72)発明者 アレン ルロイ リンバーグ アメリカ合衆国 ニュージャージー 08551 ハート・レーン・リンゴーズ 22 (56)参考文献 特開 昭48−17242（ＪＰ，Ａ) 特開 平３−62628（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04B 3/00 - 3/18 H04B 7/005 H03H 15/00 - 21/00 H04N 5/00 H04N 7/00

Claims (44)

    (57)【特許請求の範囲】
  1. 【請求項１】 ディジタル信号に従って変調された受信
    した搬送波に応答して不所望な量の多重路歪みを時々う
    ける変調信号のディジタルサンプルを再現する、チャン
    ネル等化フィルタと組み合わされたディジタル受信機で
    あって、該チャンネル等化フィルタは：各々が該変調信
    号のディジタルサンプルが印加される夫々の入力ポート
    と夫々の出力ポートを有し、各々はＮタップの形であ
    り、そのタップは適応的に重み付けされた第１及び第２
    の有限インパルス応答フィルタであり、該第１の有限イ
    ンパルス応答フィルタは、該チャンネル等化器の出力信
    号をその出力に発生するためその該入力ポートに印加さ
    れた該変調信号に応答し、該第２の有限インパルス応答
    フィルタは該第１の有限インパルス応答フィルタの上記
    タップの重みを更新する補正をその出力に発生するため
    その該入力ポートに印加された該変調信号に応答する第
    １及び第２の有限インパルス応答フィルタと；該第１の
    有限インパルス応答フィルタの応答のサンプルを対応す
    る理想的な応答のサンプルと比較するため接続され、該
    第２の有限インパルス応答フィルタの更新されたタップ
    の重みを発生するディジタル比較器とからなる、チャン
    ネル等化フィルタと組み合わされたディジタルラジオ受
    信機。
  2. 【請求項２】 前記補正が該第１の有限インパルス応答
    フィルタの上記対応するタップの重みの前の値と共に前
    記第２の有限インパルス応答フィルタの上記出力ポート
    に発生されるときに、前記第１の有限インパルス応答フ
    ィルタの上記タップの重みを更新する上記補正を夫々に
    累算する係数累算レジスタのバンクと、 該第１の有限インパルス応答フィルタの該更新されたタ
    ップの重みを該第１の有限インパルス応答フィルタに印
    加する手段とを更に有する、請求項１記載のチャンネル
    等化フィルタと組み合わされたディジタルラジオ受信
    機。
  3. 【請求項３】 前記補正が前記第２の有限インパルス応
    答フィルタの上記出力ポートに発生されるときに、前記
    第１の有限インパルス応答フィルタの上記タップの重み
    を更新する補正を遅延させる手段を更に有し、該第１の
    有限インパルス応答フィルタの上記タップの重みを更新
    する遅延させられた補正は、前記係数累算レジスタのバ
    ンク内に事前に一時的に格納されるときに、対応する該
    第１の有限インパルス応答フィルタの上記タップの重み
    の一つとの夫々の累算のため該係数累算レジスタのバン
    クに供給される、請求項１記載のチャンネル等化フィル
    タと組み合わされたディジタルラジオ受信機。
  4. 【請求項４】 第１及び第２の加数入力信号に応じ加算
    出力信号を発生するディジタル加算器であって、前記補
    正は該ディジタル加算器に印加される上記第１の加数入
    力信号であるディジタル加算器と、 更新された第１の有限インパルス応答フィルタのタップ
    の重みを供給するため該ディジタル加算器からの上記加
    算出力信号が印加される夫々の入力接続を有し、その夫
    々の入力接続で直列に受けられる更新された第１の有限
    インパルス応答フィルタのタップの重みの第１の数を一
    時的に記憶し、遅延し更新された第１の有限インパルス
    応答フィルタのタップの重みを供給する出力接続を有す
    る第１の遅延線と、 遅延し更新された第１の有限インパルス応答のタップの
    重みを受ける夫々の入力接続と、その夫々の入力接続で
    直列に受けられる更新された第１の有限インパルス応答
    フィルタのタップの重みの第２の数を一時的に記憶し、
    上記第２の加数入力信号がそこへ供給されるときに、該
    第１の有限インパルス応答フィルタの更に遅延し更新さ
    れたタップの重みを該ディジタル加算器に供給する夫々
    の出力接続を有する第２の遅延線であって上記第１及び
    第２の数は該第１の有限インパルス応答フィルタのタッ
    プの重みの数に一致する合計を有する第２の遅延線と、 該第１の遅延線の該出力接続から供給されるときに該第
    １の有限インパルス応答フィルタの遅延された更新され
    たタップの重みを該第１の有限インパルス応答フィルタ
    と該第２の遅延線の上記入力接続とに印加する手段とを
    更に有する、請求項１記載のチャンネル等化フィルタと
    組み合わされたディジタルラジオ受信機。
  5. 【請求項５】 前記第１の有限インパルス応答フィルタ
    の応答の前記サンプルに応答し前記対応する理想的な応
    答の前記サンプルを発生する量子化器を更に有する請求
    項１記載のチャンネル等化フィルタと組み合わされたデ
    ィジタルラジオ受信機。
  6. 【請求項６】 既知の特性の前記変調信号の一部の間に
    周期的に読み出され前記対応する理想的な応答の前記サ
    ンプルを発生するメモリを更に有する請求項１記載のチ
    ャンネル等化フィルタに組み合わされたディジタルラジ
    オ受信機。
  7. 【請求項７】 前記ディジタル比較器は、本質的に前記
    第１の有限インパルス応答フィルタの応答のサンプルを
    被減数信号として受け、対応する理想的な応答のサンプ
    ルを減数信号として受け、前記第２の有限インパルス応
    答フィルタの前記更新されたタップの重みをそれらの差
    分信号サンプルとして発生するため接続されたディジタ
    ル減算器よりなる、請求項１記載のチャンネル等化フィ
    ルタと組み合わされたディジタルラジオ受信機。
  8. 【請求項８】 前記対応する理想的な応答の前記ディジ
    タルサンプルを発生する手段を更に有し、該手段は：前
    記ディジタル減算器に該対応する理想的な応答の該ディ
    ジタルサンプルを供給するため接続された出力ポート
    と、第１及び第２の入力ポートを有し、第１の値を有す
    る制御信号によって上記第１の入力ポートで受けられた
    信号を上記出力ポートで再現する条件を付けられ、第２
    の値を有する該制御信号によって上記第２の入力ポート
    で受けられる信号を上記出力ポートで再現する条件を付
    けられる更なるマルチプレクサと；該更なるマルチプレ
    クサの該制御信号の該第１の値を発生する教師信号を含
    む前記変調信号に対する該チャンネル等化フィルタの応
    答の一部に応答し、該更なるマルチプレクサの該制御信
    号を発生する手段と；多重路歪みのない理想的な教師信
    号のサンプルを該更なるマルチプレクサの該第１の入力
    ポートに読み出すメモリと；該第１の有限インパルス応
    答フィルタの応答の該サンプルに応答し該更なるマルチ
    プレクサの該第２の入力ポートに印加される該対応する
    サンプルを発生する量子化器とからなる、適応的に重み
    付けされた請求項７記載のチャンネル等化フィルタ。
  9. 【請求項９】 前記変調信号に含まれた教師信号に応答
    し初期化処理中に前記第１の有限インパルス応答フィル
    タのタップの重みの組を発生するディジタル信号プロセ
    ッサを更に有し、該第１の有限インパルス応答フィルタ
    のタップの重みの組は多重路受信に対する第１の有限イ
    ンパルス応答フィルタの応答を抑圧する、請求項１記載
    のチャンネル等化フィルタと組み合わされたディジタル
    ラジオ受信機。
  10. 【請求項１０】 ディジタル信号に従って変調された受
    信した搬送波に応答して不所望の量の多重路歪みを時々
    うける変調信号のディジタルサンプルを再現する、チャ
    ンネル等化フィルタと組み合わされたディジタルラジオ
    受信機であって、該チャンネル等化フィルタは：各々が
    夫々の入力ポートと夫々の出力ポートを有し、各々はＮ
    タップ形である第１及び第２の有限インパルス応答フィ
    ルタであって、上記第１の有限インパルス応答フィルタ
    のＮ個のタップはその周期的な更新の間に同時に適応的
    に重み付けされ得、上記第２の有限インパルス応答フィ
    ルタのＮ個のタップはその周期的な更新の間に同時に適
    応的に重み付けされ得る第１及び第２の有限インパルス
    応答フィルタと；該チャンネル等化フィルタの出力信号
    である第１の有限インパルス応答フィルタの応答のディ
    ジタルサンプルをその該出力ポートに発生し、該変調信
    号の該ディジタルサンプルを連続的に印加する第１の変
    調信号印加手段と；該第１の有限インパルス応答フィル
    タの応答の上記ディジタルサンプルを対応する理想的な
    応答のディジタルサンプルと比較し、これにより、該第
    １の有限インパルス応答フィルタの応答が該第１の有限
    インパルス応答フィルタのタップの重みの該周期的な更
    新の一回の後に生じる該変調信号のＮ個の連続的なディ
    ジタルサンプルの夫々の組に現に対応する周期中に該第
    ２の有限インパルス応答フィルタの次の更新タップの重
    みを発生するディジタル比較器と；該第２の有限インパ
    ルス応答フィルタの上記次の更新タップの重みをそれら
    の発生する各周期の間一時的に記憶し、次いで、該第２
    の有限インパルス応答フィルタの上記次の更新タップを
    更新されたタップの重みとして該Ｎ個のタップの夫々に
    印加し、これにより、該第２の有限インパルス応答フィ
    ルタのタップの重みの該周期的な更新の一回を実現す
    る、第１の一時記憶手段と；該第２の有限インパルス応
    答フィルタのタップの重みの該周期的な更新の各々の後
    に、該ディジタル比較器によって上記更新された第２の
    有限インパルス応答フィルタのタップの重みがそこから
    発生された上記第１の有限インパルス応答フィルタの応
    答を発生した該第１の有限インパルス応答フィルタのタ
    ップの重みの該周期的な更新の直前の一回の後に生じ、
    それに応答して該第１の有限インパルス応答フィルタの
    上記タップの重みの補正が順次に発生される該変調信号
    のＮ個のディジタルサンプルの夫々の組を該第２の有限
    インパルス応答フィルタの上記入力ポートに連続的に印
    加する第２の変調信号印加手段と；その順次の発生の終
    了後に該第１の有限インパルス応答フィルタの上記タッ
    プの重みの上記補正を更新されたタップの重みとしてそ
    の該Ｎ個のタップの一つずつに同時に印加する手段とか
    らなり、これにより、該第１の有限インパルス応答フィ
    ルタのタップの重みの該周期的な更新の一回を実現す
    る、チャンネル等化フィルタと組み合わされたディジタ
    ルラジオ受信機。
  11. 【請求項１１】 その順次の発生の終了後に前記第１の
    有限インパルス応答フィルタの上記タップの重みの上記
    補正を同時に印加する前記手段は：該第１の有限インパ
    ルス応答フィルタの上記タップの重みを一時的に記憶
    し、補正が生成されるときにそこに累算する第２の一時
    記憶手段と；その後該第１の有限インパルス応答フィル
    タの上記補正されたタップの重みを該第１の有限インパ
    ルス応答フィルタに並列的に転送する手段とを有し、こ
    れにより、該第１の有限インパルス応答フィルタのタッ
    プの重みの前記周期的な更新の一回を実現する請求項１
    ０記載のチャンネル等化フィルタと組み合わされたディ
    ジタルラジオ受信機。
  12. 【請求項１２】 その後該第１の有限インパルス応答フ
    ィルタの上記補正されたタップの重みを該第１の有限イ
    ンパルス応答フィルタに並列的に転送する手段は：該第
    １の有限インパルス応答フィルタの上記タップの重みを
    一時的に記憶しそこに補正を累算する前記手段から該第
    １の有限インパルス応答フィルタの該補正されたタップ
    の重みを受けるため接続され、該第１の有限インパルス
    応答フィルタのタップの重みの該周期的な更新の各々の
    間に該第１の有限インパルス応答フィルタの上記補正さ
    れたタップの重みを該第１の有限インパルス応答フィル
    タに並列的に転送するため更に接続された「裏の」係数
    レジスタのバンクをそこに含む、請求項１１記載のチャ
    ンネル等化フィルタと組み合わされたディジタルラジオ
    受信機。
  13. 【請求項１３】 前記第２の変調信号印加手段は：前記
    第１の有限インパルス応答フィルタの上記入力ポートに
    接続された入力ポートを有し、前記変調信号の遅延した
    ディジタルサンプルを該第２の有限インパルス応答フィ
    ルタの上記入力ポートに連続的に印加するため前記第２
    の有限インパルス応答フィルタの上記入力ポートに接続
    された出力ポートを有するディジタル遅延線からなる、
    請求項１２記載のチャンネル等化フィルタと組み合わさ
    れたディジタルラジオ受信機。
  14. 【請求項１４】 前記第２の一時記憶手段は：前記第２
    の有限インパルス応答フィルタによって順次に生成され
    る際に前記第１の有限インパルス応答フィルタの上記タ
    ップの重みの前記補正を受ける第１の加数入力ポート
    と、第２の加数入力ポートと、該第１の有限インパルス
    応答フィルタの該補正されたタップの重みを前記「裏
    の」係数レジスタのバンクに順次に供給する合計出力ポ
    ートとを有するディジタル加算器と；その前の内容が該
    ディジタル加算器の該第２の加数入力に順次に読み出さ
    れた直後に書き込むため、該第１の有限インパルス応答
    フィルタの該補正されたタップの重みは該ディジタル加
    算器の該合計出力ポートから順次に供給される「前の」
    係数レジスタのバンクとからなる、請求項１２記載のチ
    ャンネル等化フィルタと組み合わされたディジタルラジ
    オ受信機。
  15. 【請求項１５】 前記第２の一時記憶手段は：遅延した
    補正を生成するため上記補正が前記第２の有限インパル
    ス応答フィルタの上記出力ポートで生成されるときに前
    記第１の有限インパルス応答フィルタの上記タップの重
    みを更新する上記補正を遅延させる手段と；該遅延した
    補正を受ける第１の加数入力ポートと、第２の加数入力
    ポートと、該第１の有限インパルス応答フィルタの該補
    正されたタップの重みを前記「裏の」係数レジスタのバ
    ンクに順次供給するため接続された合計出力ポートとを
    有するディジタル加算器と；その前の内容が該ディジタ
    ル加算器の該第２の加数入力に順次に読み出された直後
    に書き込むため、該第１の有限インパルス応答フィルタ
    の該補正されたタップの重みが該ディジタル加算器の該
    合計出力ポートから順次に供給される「前の」係数レジ
    スタのバンクとからなる、請求項１２記載のチャンネル
    等化フィルタと組み合わされたディジタルラジオ受信
    機。
  16. 【請求項１６】 前記第２の一時記憶手段は：前記第２
    の有限インパルス応答フィルタで発生される際に前記第
    １の有限インパルス応答フィルタの上記タップの重みの
    前記補正を受ける第１の加数入力ポートと、第２の加数
    入力ポートと、合計出力ポートとを有するディジタル加
    算器と；更新された第１の有限インパルス応答フィルタ
    のタップの重みを供給するため該ディジタル加算器から
    の上記合計出力信号が印加される夫々の入力接続を有
    し、その夫々の入力接続で直列的に受けた更新された第
    １の有限インパルス応答フィルタのタップの重みの第１
    の数を一時的に記憶し、遅延した更新された第１の有限
    インパルス応答フィルタのタップの重みを供給する出力
    接続を有する第１の遅延線と；遅延した更新された第１
    の有限インパルス応答フィルタのタップの重みを受ける
    夫々の入力接続を有し、その夫々の入力接続で直列的に
    受けた更新された第１の有限インパルス応答フィルタの
    タップの重みの第２の数を一時的に記憶し、該第１の有
    限インパルス応答フィルタの更に遅延した更新されたタ
    ップの重みを該ディジタル加算器に上記第２の加数入力
    信号として供給する夫々の出力接続を有し、上記第１及
    び第２の数は該第１の有限インパルス応答フィルタのタ
    ップの数に一致する合計を有する第２の遅延線と；該第
    １の遅延線の上記出力接続から供給される際の該第１の
    有限インパルス応答フィルタの上記遅延した更新された
    タップの重みを該第１の有限インパルス応答フィルタと
    該第２の遅延線の上記入力接続とに印加する手段とから
    なる、請求項１２記載のチャンネル等化フィルタと組み
    合わされたディジタルラジオ受信機。
  17. 【請求項１７】 ディジタル信号に従って変調された受
    信した搬送波に応答して不所望な量の多重路歪みを時々
    うける変調信号のディジタルサンプルを再現するディジ
    タル受信機と組み合わされるチャンネル等化フィルタで
    あって、 各々が該変調信号のディジタルサンプルが印加される夫
    々の入力ポートと夫々の出力ポートを有し、各々はＮタ
    ップの形であり、そのタップは適応的に重み付けされた
    第１及び第２の有限インパルス応答フィルタであり、該
    第１の有限インパルス応答フィルタは、該チャンネル等
    化フィルタの出力信号をその出力に発生するためその該
    入力ポートに印加された該変調信号に応答し、該第２の
    有限インパルス応答フィルタは該第１の有限インパルス
    応答フィルタの上記タップの重みを更新する補正をその
    出力に発生するためその該入力ポートに印加された該変
    調信号に応答する第１及び第２の有限インパルス応答フ
    ィルタと；該第１の有限インパルス応答フィルタの応答
    のサンプルを対応する理想的な応答のサンプルと比較す
    るため接続され、該第２の有限インパルス応答フィルタ
    の更新されたタップの重みを発生するディジタル比較器
    とからなる、チャンネル等化フィルタ。
  18. 【請求項１８】 ディジタル信号に従って変調された受
    信した搬送波に応答して変調信号のディジタルサンプル
    を再現し、上記変調信号は時々不所望の量の多重路歪み
    を受けるディジタルラジオ受信機における該変調信号の
    適応的に重み付けをされたチャンネル等化フィルタであ
    って：該変調信号の該ディジタルサンプルが再現される
    レートに一致する第１のクロック周波数で第１のクロッ
    ク信号を発生し、該第１のクロック周波数の（２Ｌ＋２
    Ｎ）番目の約数である第２のクロック周波数で第２のク
    ロック信号を発生し、該第１のクロック周波数の（Ｌ＋
    Ｎ）サイクルで該第２のクロック信号から位相が偏移し
    た該第２のクロック周波数で第３のクロック信号を発生
    し、ここで、Ｎは少なくとも数十の大きさの正の整数で
    あり、Ｌはかなり小さい正の整数であり、該クロック信
    号の周波数及び位相は自動周波数及び位相制御信号に応
    じて制御されるクロック発生器と；該変調信号に応答し
    該自動周波数及び位相制御信号を発生する自動周波数及
    び位相制御検出器と；そのアドレスポートで受けた第１
    のアドレス信号によって別々に選択され、その係数ロー
    ドポートを介してロードされる「裏の」フィルタ係数レ
    ジスタの第１のバンクと、 その係数転送命令ポートで受けた該第３の信号に応答し
    て該「裏の」フィルタ係数レジスタの対応する一つから
    その第１のバンクに並列的にロードされる「作動中」フ
    ィルタ係数レジスタの第１のバンクと、 該変調信号の該ディジタルサンプルを受ける夫々の入力
    ポートを有し、全部でＮ個のタップを構成する夫々の段
    からの出力ポートの数が複数の（Ｎ−１）である１段当
    たり多重ビットの（Ｎ−１）段の第１のシフトレジスタ
    と、 該第１のシフトレジスタのＮ個のタップで「作動中」フ
    ィルタ係数レジスタの該第１のバンクに一時的に記憶さ
    れた対応する「作業中」フィルタリング係数によって応
    答を乗算し、該適応的に重みを付けられたチャンネル等
    化フィルタの応答を発生する第１の有限インパルス応答
    フィルタの応答ポートに供給される第１の重み付き合計
    を発生するため積を加算する第１の重み付き合計器とを
    含む第１の有限インパルス応答フィルタと；そのアドレ
    スポートで受けた第２のアドレス信号によって別々に選
    択され、その係数ロードポートを介してロードされる
    「裏の」フィルタ係数レジスタの第２のバンクと、 その係数転送命令ポートで受けた該第２のクロック信号
    に応答して該「裏の」フィルタ係数レジスタの対応する
    一つからその第２のバンクに並列的にロードされる「作
    動中」フィルタ係数レジスタの第２のバンクと、 夫々の入力ポートを有し、全部でＮ個のタップを構成す
    る夫々の段からの出力ポートの数が複数の（Ｎ−１）で
    ある１段当たり多重ビットの（Ｎ−１）段の第２のシフ
    トレジスタと、 該第２のシフトレジスタのＮ個のタップで「作動中」フ
    ィルタ係数レジスタの該第１のバンクに一時的に記憶さ
    れた対応する「作動中」フィルタリング係数によって応
    答を乗算し、Ｌサンプルの潜伏後に第２の有限インパル
    ス応答フィルタの応答ポートに供給される第２の重み付
    き合計を発生するため積を加算する第２の重み付き合計
    器とを含む第２の有限インパルス応答フィルタと；該第
    １のシフトレジスタの最後の段の上記出力ポートから接
    続された入力ポートを有し、そのディジタル遅延線の上
    記入力ポートで受けたサンプルに対する応答をＬサンプ
    ルの潜伏後に該第２のシフトレジスタの上記入力ポート
    に供給する出力ポートを有するディジタル遅延線と；該
    第１の重み付き合計の上記ディジタルサンプルを対応す
    る理想的な応答のディジタルサンプルと減算的に結合す
    るため接続され、これにより、該第２の「裏の」フィル
    タ係数レジスタのバンクの上記係数ロードポートに印加
    される差分出力信号のディジタルサンプルを発生するデ
    ィジタル減算器と；該第１の「裏の」フィルタ係数レジ
    スタのバンクを含み、第３のクロック信号に応答して該
    第１の「作動中」フィルタ係数レジスタのバンクの内容
    を更新する手段と；カウント信号を発生するため該第１
    のクロック信号のサイクルをカウントするカウンタと、 該第２のクロック信号が現れる毎にその後該第１のクロ
    ック信号がＬ回現れた時点から始まり、該第１のクロッ
    ク信号がその後Ｎ回現れた時点で終わる所定の範囲内に
    ある順次の該第１のアドレスの値を該カウント信号から
    得る手段と、 該第３のクロック信号が現れる毎にその後該第１のクロ
    ック信号がＬ回現れた時点から該第１のクロック信号が
    その後Ｎ回現れた時点で終わる所定の範囲内にある順次
    の該第２のアドレスの値を該カウント信号から得る手段
    とを含むアドレス発生器とからなる、適応的に重み付け
    をされたチャンネル等化フィルタ。
  19. 【請求項１９】 前記第３のクロック信号に応答して前
    記第１の「作動中」フィルタ係数レジスタのバンクの内
    容を更新する手段は：合計出力ポートと、第１及び第２
    の加数入力ポートを有するディジタル加算器と；少なく
    とも通常動作中に該ディジタル加算器の合計出力ポート
    から更新された第１の有限インパルス応答フィルタのフ
    ィルタリング係数を前記第１の「裏の」フィルタ係数レ
    ジスタのバンクの係数ロードポートに印加する手段と；
    前記第２の重み付き合計の一部を該ディジタル加算器の
    上記第１の加数入力ポートに印加する手段と；そのアド
    レスポートで受けた前記第１のアドレス信号によって別
    々に選択される「前の」フィルタ係数レジスタのバンク
    であり、該第１の有限インパルス応答フィルタの前のフ
    ィルタリング係数を上記選択された「前の」フィルタ係
    数レジスタから該ディジタル加算器の上記第２の加数入
    力ポートに読み出し、次いで、該第１の有限インパルス
    応答フィルタの前記更新されたフィルタリング係数で書
    き直す「前の」フィルタ係数レジスタのバンクとを更に
    含む、請求項１８記載の適応的に重み付けをされたチャ
    ンネル等化フィルタ。
  20. 【請求項２０】 前記第１の有限インパルス応答フィル
    タの更新されたフィルタリング係数を前記第１の「裏
    の」フィルタ係数レジスタのバンクの係数ロードポート
    に印加する手段は：該第１の「裏の」フィルタ係数レジ
    スタのバンクの係数ロードポートに接続された出力ポー
    トと、第１の入力ポートと、前記ディジタル加算器の上
    記合計出力ポートが接続する第２の入力ポートとを有
    し、印加された制御信号によって前記通常動作の時間だ
    けにその第２の入力ポートに供給された信号を再現し、
    他の時間にはその第１の入力ポートに供給された信号を
    再現する条件が付けられている書込みマルチプレクサよ
    りなる、請求項１９記載の適応的に重み付けをされたチ
    ャンネル等化フィルタ。
  21. 【請求項２１】 既知の情報を含むような前記適応的に
    重み付けをされたチャンネル等化フィルタの前記応答の
    一部を初期化又は再初期化動作中に選択的に受けるディ
    ジタル信号プロセッサを更に有し、 該ディジタル信号プロセッサは前記書込みマルチプレク
    サの前記第１の入力ポートに印加される前記第１の有限
    インパルス応答フィルタのフィルタリング係数の初期値
    を計算するようプログラムされ、該ディジタル信号プロ
    セッサは該書込みマルチプレクサの前記制御信号を発生
    するようプログラムされ、上記制御信号は初期化又は再
    初期化動作の前記時間に該書込みマルチプレクサがその
    第１の入力ポートに供給された信号を再現する条件を付
    ける、請求項２０記載の適応的に重み付けをされたチャ
    ンネル等化フィルタ。
  22. 【請求項２２】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    前記第１の有限インパルス応答フィルタの応答の前記サ
    ンプルに応答し、該対応する理想的な応答の該サンプル
    を発生する量子化器よりなる、請求項２１記載の適応的
    に重み付けをされたチャンネル等化フィルタ。
  23. 【請求項２３】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    その特性が分かっている前記変調信号の一部の間で周期
    的に読まれ、該対応する理想的な応答の該ディジタルサ
    ンプルを発生するメモリよりなる、請求項２１記載の適
    応的に重み付けをされたチャンネル等化フィルタ。
  24. 【請求項２４】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    該対応する理想的な応答の該ディジタルサンプルを前記
    ディジタル減算器に供給するため接続された出力ポート
    と、第１及び第２の入力ポートを有し、第１の値を有す
    る制御信号によって上記第１の入力ポートで受けた信号
    を上記出力ポートで再現する条件を付けられ、第２の値
    を有する該制御信号によって上記第２の入力ポートで受
    けた信号を上記出力ポートで再現する条件を付けられて
    いる更なるマルチプレクサと；該更なるマルチプレクサ
    の該制御信号の該第１の値を発生し、それ以外の場合に
    該更なるマルチプレクサの該制御信号の該第２の値を発
    生する教師信号を含む前記変調信号に対する前記チャン
    ネル等化フィルタの応答の一部に応答し、該更なるマル
    チプレクサの該制御信号を発生する手段と；多重路歪み
    のない理想的な教師信号のサンプルを該更なるマルチプ
    レクサの該第１の入力ポートに読み出すメモリと；該第
    １の有限インパルス応答フィルタの応答の該サンプルに
    応答し、該更なるマルチプレクサの該第２の入力に印加
    される該対応するサンプルを発生する量子化器とからな
    る、請求項２１記載の適応的に重み付けをされたチャン
    ネル等化フィルタ。
  25. 【請求項２５】 ディジタル信号に従って変調された受
    信した搬送波に応答して変調信号のディジタルサンプル
    を再現し、上記変調信号は時々不所望の量の多重路歪み
    を受けるディジタルラジオ受信機における該変調信号の
    適応的に重み付けをされたチャンネル等化フィルタであ
    って：該変調信号の該ディジタルサンプルが再現される
    レートに一致する第１のクロック周波数で第１のクロッ
    ク信号を発生し、該第１のクロック周波数の（Ｌ＋Ｎ）
    番目の約数である第２のクロック周波数で第２のクロッ
    ク信号を発生し、ここで、Ｎは少なくとも数十の大きさ
    の正の整数であり、Ｌはかなり小さい正の整数であり、
    該クロック信号の周波数及び位相は自動周波数及び位相
    制御信号に応じて制御されるクロック発生器と；該変調
    信号に応答し該自動周波数及び位相制御信号を発生する
    自動周波数及び位相制御検出器と；そのアドレスポート
    で受けた第１のアドレス信号によって別々に選択され、
    その係数ロードポートを介してロードされる第１の「裏
    の」フィルタ係数レジスタのバンクと、 その係数転送命令ポートで受けた該第２の信号に応答し
    て該「裏の」フィルタ係数レジスタの対応する一つから
    その第１のバンクに並列的にロードされる第１の「作動
    中」フィルタ係数レジスタのバンクと、 該変調信号の該ディジタルサンプルを受ける夫々の入力
    ポートを有し、全部でＮ個のタップを構成する夫々の段
    からの出力ポートの数が複数の（Ｎ−１）である１段当
    たり多重ビットの（Ｎ−１）段の第１のシフトレジスタ
    と、 該第１のシフトレジスタのＮ個のタップで該第１の「作
    動中」フィルタ係数レジスタのバンクに一時的に記憶さ
    れた対応する「作業中」フィルタリング係数によって応
    答を乗算し、該適応的に重みを付けられたチャンネル等
    化フィルタの応答を発生する第１の有限インパルス応答
    フィルタの応答ポートに供給される第１の重み付き合計
    を発生するため積を加算する第１の重み付き合計器とを
    含む第１の有限インパルス応答フィルタと；そのアドレ
    スポートで受けた第２のアドレス信号によって別々に選
    択され、その係数ロードポートを介してロードされる第
    ２の「裏の」フィルタ係数レジスタのバンクと、 その係数転送命令ポートで受けた該第２のクロック信号
    に応答して該「裏の」フィルタ係数レジスタの対応する
    一つからその第２のバンクに並列的にロードされる第２
    の「作動中」フィルタ係数レジスタのバンクと、 夫々の入力ポートを有し、全部でＮ個のタップを構成す
    る夫々の段からの出力ポートの数が複数の（Ｎ−１）で
    ある１段当たり多重ビットの（Ｎ−１）段の第２のシフ
    トレジスタと、 該第２のシフトレジスタのＮ個のタップで該第１の「作
    動中」フィルタ係数レジスタのバンクに一時的に記憶さ
    れた対応する「作動中」フィルタリング係数によって応
    答を乗算し、Ｌサンプルの潜伏後に第２の有限インパル
    ス応答フィルタの応答ポートに供給される第２の重み付
    き合計を発生するため積を加算する第２の重み付き合計
    器とを含む第２の有限インパルス応答フィルタと；該第
    １のシフトレジスタの最後の段の上記出力ポートから接
    続された入力ポートを有し、そのディジタル遅延線の上
    記入力ポートで受けたサンプルに対する応答をＬサンプ
    ルの潜伏後に該第２のシフトレジスタの上記入力ポート
    に供給する出力ポートを有するディジタル遅延線と；該
    第１の重み付き合計の上記ディジタルサンプルを理想的
    な応答の対応するディジタルサンプルと減算的に結合す
    るため接続され、これにより、該第２の「裏の」フィル
    タ係数レジスタのバンクの上記係数ロードポートに印加
    される差分出力信号のディジタルサンプルを発生するデ
    ィジタル減算器と；該第１の「裏の」フィルタ係数レジ
    スタのバンクを含み、第２のクロック信号に応答して該
    第１の「作動中」フィルタ係数レジスタのバンクの内容
    を更新する手段と；カウント信号を発生するため該第１
    のクロック信号のサイクルをカウントするカウンタと、 該第２のクロック信号が現れる毎にその後該第１のクロ
    ック信号がＬ回現れた時点から始まり、該第１のクロッ
    ク信号がその後Ｎ回現れた時点で終わる所定の範囲内に
    ある順次の該第１のアドレスの値を該カウント信号から
    得る手段と、 該第２のクロック信号が現れる毎にその後該第１のクロ
    ック信号がＬ回現れた時点から該第１のクロック信号が
    その後Ｎ回現れた時点で終わる所定の範囲内にある順次
    の該第２のアドレスの値を該カウント信号から得る手段
    とを含むアドレス発生器とからなる、適応的に重み付け
    をされたチャンネル等化フィルタ。
  26. 【請求項２６】 前記第２のクロック信号に応答して前
    記第１の「作動中」フィルタ係数レジスタのバンクの内
    容を更新する手段は：合計出力ポートと、第１及び第２
    の加数入力ポートを有するディジタル加算器と；少なく
    とも通常動作中に該ディジタル加算器の合計出力ポート
    から更新された第１の有限インパルス応答フィルタのフ
    ィルタリング係数を前記第１の「裏の」フィルタ係数レ
    ジスタのバンクの係数ロードポートに印加する手段と；
    前記第２の重み付き合計の一部を該ディジタル加算器の
    上記第１の加数入力ポートに印加する手段と；そのアド
    レスポートで受けた前記第１のアドレス信号によって別
    々に選択される「前の」フィルタ係数レジスタのバンク
    であり、該第１の有限インパルス応答フィルタの前のフ
    ィルタリング係数を上記選択された「前の」フィルタ係
    数レジスタから該ディジタル加算器の上記第２の加数入
    力ポートに読み出し、次いで、該第１の有限インパルス
    応答フィルタの前記更新されたフィルタリング係数で書
    き直す「前の」フィルタ係数レジスタのバンクとを更に
    含む、請求項２５記載の適応的に重み付けをされたチャ
    ンネル等化フィルタ。
  27. 【請求項２７】 前記第１の有限インパルス応答フィル
    タの更新されたフィルタリング係数を前記第１の「裏
    の」フィルタ係数レジスタのバンクの係数ロードポート
    に印加する手段は：該第１の「裏の」フィルタ係数レジ
    スタのバンクの係数ロードポートに接続された出力ポー
    トと、第１の入力ポートと、前記ディジタル加算器の上
    記合計出力ポートが接続する第２の入力ポートとを有
    し、印加された制御信号によって前記通常動作の時間だ
    けにその第２の入力ポートに供給された信号を再現し、
    他の時間にはその第１の入力ポートに供給された信号を
    再現する条件が付けられている書込みマルチプレクサよ
    りなる、請求項２６記載の適応的に重み付けをされたチ
    ャンネル等化フィルタ。
  28. 【請求項２８】 既知の情報を含むような前記適応的に
    重み付けをされたチャンネル等化フィルタの前記応答の
    一部を初期化又は再初期化動作中に選択的に受けるディ
    ジタル信号プロセッサを更に有し、 該ディジタル信号プロセッサは前記書込みマルチプレク
    サの前記第１の入力ポートに印加される前記第１の有限
    インパルス応答フィルタのフィルタリング係数の初期値
    を計算するようプログラムされ、該ディジタル信号プロ
    セッサは該書込みマルチプレクサの前記制御信号を発生
    するようプログラムされ、上記制御信号は初期化又は再
    初期化動作の前記時間に該書込みマルチプレクサがその
    第１の入力ポートに供給された信号を再現する条件を付
    ける、請求項２７記載の適応的に重み付けをされたチャ
    ンネル等化フィルタ。
  29. 【請求項２９】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    前記第１の有限インパルス応答フィルタの応答の前記サ
    ンプルに応答し、該対応する理想的な応答の該サンプル
    を発生する量子化器よりなる、請求項２８記載の適応的
    に重み付けをされたチャンネル等化フィルタ。
  30. 【請求項３０】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    その特性が分かっている前記変調信号の一部の間で周期
    的に読まれ、該対応する理想的な応答の該ディジタルサ
    ンプルを発生するメモリよりなる、請求項２８記載の適
    応的に重み付けをされたチャンネル等化フィルタ。
  31. 【請求項３１】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    該対応する理想的な応答の該ディジタルサンプルを前記
    ディジタル減算器に供給するため接続された出力ポート
    と、第１及び第２の入力ポートを有し、第１の値を有す
    る制御信号によって上記第１の入力ポートで受けた信号
    を上記出力ポートで再現する条件を付けられ、第２の値
    を有する該制御信号によって上記第２の入力ポートで受
    けた信号を上記出力ポートで再現する条件を付けられて
    いる更なるマルチプレクサと；該更なるマルチプレクサ
    の該制御信号の該第１の値を発生し、それ以外の場合に
    該更なるマルチプレクサの該制御信号の該第２の値を発
    生する教師信号を含む前記変調信号に対する前記チャン
    ネル等化フィルタの応答の一部に応答し、該更なるマル
    チプレクサの該制御信号を発生する手段と；多重路歪み
    のない理想的な教師信号のサンプルを該更なるマルチプ
    レクサの該第１の入力ポートに読み出すメモリと；該第
    １の有限インパルス応答フィルタの応答の該サンプルに
    応答し、該更なるマルチプレクサの該第２の入力に印加
    される該対応するサンプルを発生する量子化器とからな
    る、請求項２８記載の適応的に重み付けをされたチャン
    ネル等化フィルタ。
  32. 【請求項３２】 ディジタル信号に従って変調された受
    信した搬送波に応答して変調信号のディジタルサンプル
    を再現し、上記変調信号は時々不所望の量の多重路歪み
    を受けるディジタルラジオ受信機における該変調信号の
    適応的に重み付けをされたチャンネル等化フィルタであ
    って：該変調信号の該ディジタルサンプルが再現される
    レートに一致する第１のクロック周波数で第１のクロッ
    ク信号を発生し、該第１のクロック周波数のＮ番目の約
    数である第２のクロック周波数で第２のクロック信号を
    発生し、該第１のクロック周波数のＬサイクルで該第２
    のクロック信号を遅延させる該第２のクロック周波数で
    第３のクロック信号を発生し、ここで、Ｎは少なくとも
    数十の大きさの正の整数であり、Ｌはかなり小さい正の
    整数であり、該クロック信号の周波数及び位相は自動周
    波数及び位相制御信号に応じて制御されるクロック発生
    器と；該変調信号に応答し該自動周波数及び位相制御信
    号を発生する自動周波数及び位相制御検出器と；そのア
    ドレスポートで受けた第１のアドレス信号によって別々
    に選択され、その係数ロードポートを介してロードされ
    る第１の「裏の」フィルタ係数レジスタのバンクと、 その係数転送命令ポートで受けた該第３の信号に応答し
    て該「裏の」フィルタ係数レジスタの対応する一つから
    その第１のバンクに並列的にロードされる第１の「作動
    中」フィルタ係数レジスタのバンクと、 該変調信号の該ディジタルサンプルを受ける夫々の入力
    ポートを有し、全部でＮ個のタップを構成する夫々の段
    からの出力ポートの数が複数の（Ｎ−１）である１段当
    たり多重ビットの（Ｎ−１）段の第１のシフトレジスタ
    と、 該第１のシフトレジスタのＮ個のタップで該第１の「作
    動中」フィルタ係数レジスタのバンクに一時的に記憶さ
    れた対応する「作業中」フィルタリング係数によって応
    答を乗算し、該適応的に重みを付けられたチャンネル等
    化フィルタの応答を発生する第１の有限インパルス応答
    フィルタの応答ポートに供給される第１の重み付き合計
    を発生するため積を加算する第１の重み付き合計器とを
    含む第１の有限インパルス応答フィルタと；そのアドレ
    スポートで受けた第２のアドレス信号によって別々に選
    択され、その係数ロードポートを介してロードされる第
    ２の「裏の」フィルタ係数レジスタのバンクと、 その係数転送命令ポートで受けた該第２のクロック信号
    に応答して該「裏の」フィルタ係数レジスタの対応する
    一つからその第２のバンクに並列的にロードされる第２
    の「作動中」フィルタ係数レジスタのバンクと、 夫々の入力ポートを有し、全部でＮ個のタップを構成す
    る夫々の段からの出力ポートの数が複数の（Ｎ−１）で
    ある１段当たり多重ビットの（Ｎ−１）段の第２のシフ
    トレジスタと、 該第２のシフトレジスタのＮ個のタップで該第１の「作
    動中」フィルタ係数レジスタのバンクに一時的に記憶さ
    れた対応する「作動中」フィルタリング係数によって応
    答を乗算し、Ｌサンプルの潜伏後に第２の有限インパル
    ス応答フィルタの応答ポートに供給される第２の重み付
    き合計を発生するため積を加算する第２の重み付き合計
    器とを含む第２の有限インパルス応答フィルタと；該第
    １のシフトレジスタの最後の段の上記出力ポートから接
    続された入力ポートを有し、そのディジタル遅延線の上
    記入力ポートで受けたサンプルに対する応答をＬサンプ
    ルの潜伏後に該第２のシフトレジスタの上記入力ポート
    に供給する出力ポートを有する第１のディジタル遅延線
    と；該第１の重み付き合計の上記ディジタルサンプルを
    理想的な応答の対応するディジタルサンプルと減算的に
    結合するため接続され、これにより、該第２の「裏の」
    フィルタ係数レジスタのバンクの上記係数ロードポート
    に印加される差分出力信号のディジタルサンプルを発生
    するディジタル減算器と；該第１の「裏の」フィルタ係
    数レジスタのバンクを含み、第３のクロック信号に応答
    して該第１の「作動中」フィルタ係数レジスタのバンク
    の内容を更新する手段と；カウント信号を発生するため
    該第１のクロック信号のサイクルをカウントするカウン
    タと、 該第３のクロック信号が現れる毎に始まり、該第１のク
    ロック信号がその後Ｎ回現れた時点で終わる所定の範囲
    内にある順次の該第１のアドレスの値を該カウント信号
    から得る手段と、 該第３のクロック信号が現れる毎にその後該第１のクロ
    ック信号がＬ回現れた時点で始まり、該第１のクロック
    信号がその後Ｎ回現れた時点で終わる所定の範囲内にあ
    る順次の該第２のアドレスの値を該カウント信号から得
    る手段とを含むアドレス発生器とからなる、適応的に重
    み付けをされたチャンネル等化フィルタ。
  33. 【請求項３３】 前記第３のクロック信号に応答して前
    記第１の「作動中」フィルタ係数レジスタのバンクの内
    容を更新する手段は：合計出力ポートと、第１及び第２
    の加数入力ポートを有するディジタル加算器と；少なく
    とも通常動作中に該ディジタル加算器の合計出力ポート
    から更新された第１の有限インパルス応答フィルタのフ
    ィルタリング係数を前記第１の「裏の」フィルタ係数レ
    ジスタのバンクの係数ロードポートに印加する手段と；
    前記第１のクロック信号の（Ｎ−２Ｌ）回の出現によっ
    て遅延される如くの前記第２の重み付き合計の一部を該
    ディジタル加算器の上記第１の加数入力ポートに印加す
    る手段と；そのアドレスポートで受けた前記第１のアド
    レス信号によって別々に選択される「前の」フィルタ係
    数レジスタのバンクであり、該第１の有限インパルス応
    答フィルタの前のフィルタリング係数を上記選択された
    「前の」フィルタ係数レジスタから該ディジタル加算器
    の上記第２の加数入力ポートに読み出し、次いで、該第
    １の有限インパルス応答フィルタの前記更新されたフィ
    ルタリング係数で書き直す「前の」フィルタ係数レジス
    タのバンクとを更に含む、請求項３２記載の適応的に重
    み付けをされたチャンネル等化フィルタ。
  34. 【請求項３４】 前記第１の有限インパルス応答フィル
    タの更新されたフィルタリング係数を前記第１の「裏
    の」フィルタ係数レジスタのバンクの係数ロードポート
    に印加する手段は：該第１の「裏の」フィルタ係数レジ
    スタのバンクの係数ロードポートに接続された出力ポー
    トと、第１の入力ポートと、前記ディジタル加算器の上
    記合計出力ポートが接続する第２の入力ポートとを有
    し、印加された制御信号によって前記通常動作の時間だ
    けにその第２の入力ポートに供給された信号を再現し、
    他の時間にはその第１の入力ポートに供給された信号を
    再現する条件が付けられている書込みマルチプレクサよ
    りなる、請求項３３記載の適応的に重み付けをされたチ
    ャンネル等化フィルタ。
  35. 【請求項３５】 既知の情報を含むような前記適応的に
    重み付けをされたチャンネル等化フィルタの前記応答の
    一部を初期化又は再初期化動作中に選択的に受けるディ
    ジタル信号プロセッサを更に有し、 該ディジタル信号プロセッサは前記書込みマルチプレク
    サの前記第１の入力ポートに印加される前記第１の有限
    インパルス応答フィルタのフィルタリング係数の初期値
    を計算するようプログラムされ、該ディジタル信号プロ
    セッサは該書込みマルチプレクサの前記制御信号を発生
    するようプログラムされ、上記制御信号は初期化又は再
    初期化動作の前記時間に該書込みマルチプレクサがその
    第１の入力ポートに供給された信号を再現する条件を付
    ける、請求項３４記載の適応的に重み付けをされたチャ
    ンネル等化フィルタ。
  36. 【請求項３６】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    前記第１の有限インパルス応答フィルタの応答の前記サ
    ンプルに応答し、該対応する理想的な応答の該サンプル
    を発生する量子化器よりなる、請求項３５記載の適応的
    に重み付けをされたチャンネル等化フィルタ。
  37. 【請求項３７】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    その特性が分かっている前記変調信号の一部の間で周期
    的に読まれ、該対応する理想的な応答の該ディジタルサ
    ンプルを発生するメモリよりなる、請求項３５記載の適
    応的に重み付けをされたチャンネル等化フィルタ。
  38. 【請求項３８】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    該対応する理想的な応答の該ディジタルサンプルを前記
    ディジタル減算器に供給するため接続された出力ポート
    と、第１及び第２の入力ポートを有し、第１の値を有す
    る制御信号によって上記第１の入力ポートで受けた信号
    を上記出力ポートで再現する条件を付けられ、第２の値
    を有する該制御信号によって上記第２の入力ポートで受
    けた信号を上記出力ポートで再現する条件を付けられて
    いる更なるマルチプレクサと；該更なるマルチプレクサ
    の該制御信号の該第１の値を発生し、それ以外の場合に
    該更なるマルチプレクサの該制御信号の該第２の値を発
    生する教師信号を含む前記変調信号に対する前記チャン
    ネル等化フィルタの応答の一部に応答し、該更なるマル
    チプレクサの該制御信号を発生する手段と；多重路歪み
    のない理想的な教師信号のサンプルを該更なるマルチプ
    レクサの該第１の入力ポートに読み出すメモリと；該第
    １の有限インパルス応答フィルタの応答の該サンプルに
    応答し、該更なるマルチプレクサの該第２の入力に印加
    される該対応するサンプルを発生する量子化器とからな
    る、請求項３５記載の適応的に重み付けをされたチャン
    ネル等化フィルタ。
  39. 【請求項３９】 前記第３のクロック信号に応答して前
    記第１の「作動中」フィルタ係数レジスタのバンクの内
    容を更新する手段は：合計出力ポートと、第１及び第２
    の加数入力ポートを有するディジタル加算器と；該ディ
    ジタル加算器の上記第１の加数入力ポートに前記第２の
    重み付き合計を供給する手段と；第２のディジタル遅延
    線、該ディジタル加算器の上記合計出力ポートから接続
    された入力ポートを有し、２Ｌサンプルの潜伏周期後に
    そのディジタル遅延線の上記入力ポートで受けたサンプ
    ルに対する応答を供給する出力ポートを有し、 少なくとも通常動作中に該ディジタル加算器の合計出力
    ポートから更新された第１の有限インパルス応答フィル
    タのフィルタリング係数を前記第１の「裏の」フィルタ
    係数レジスタのバンクの係数ロードポートに印加する手
    段と；（Ｎ−２Ｌ）サンプルで遅延するように、更新さ
    れた第１の有限インパルス応答フィルタの係数を該ディ
    ジタル加算器の上記第１の加数入力ポートに供給する第
    ３のディジタル遅延線とを更に含む、請求項３２記載の
    適応的に重み付けをされたチャンネル等化フィルタ。
  40. 【請求項４０】 前記更新された第１の有限インパルス
    応答フィルタのフィルタリング係数を前記第１の「裏
    の」フィルタ係数レジスタのバンクの係数ロードポート
    に印加する手段は：該第１の「裏の」フィルタ係数レジ
    スタのバンクの係数ロードポートに接続された出力ポー
    トと、第１の入力ポートと、前記第２のディジタル遅延
    線の上記出力ポートが接続する第２の入力ポートとを有
    し、印加された制御信号によって前記通常動作の時間だ
    けにその第２の入力ポートに供給された信号を再現し、
    他の時間にはその第１の入力ポートに供給された信号を
    再現する条件が付けられている書込みマルチプレクサよ
    りなる、請求項３９記載の適応的に重み付けをされたチ
    ャンネル等化フィルタ。
  41. 【請求項４１】 既知の情報を含むような前記適応的に
    重み付けをされたチャンネル等化フィルタの前記応答の
    一部を初期化又は再初期化動作中に選択的に受けるディ
    ジタル信号プロセッサを更に有し、 該ディジタル信号プロセッサは前記書込みマルチプレク
    サの前記第１の入力ポートに印加される前記第１の有限
    インパルス応答フィルタのフィルタリング係数の初期値
    を計算するようプログラムされ、該ディジタル信号プロ
    セッサは該書込みマルチプレクサの前記制御信号を発生
    するようプログラムされ、上記制御信号は初期化又は再
    初期化動作の前記時間に該書込みマルチプレクサがその
    第１の入力ポートに供給された信号を再現する条件を付
    ける、請求項４０記載の適応的に重み付けをされたチャ
    ンネル等化フィルタ。
  42. 【請求項４２】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    前記第１の有限インパルス応答フィルタの応答の前記サ
    ンプルに応答し、該対応する理想的な応答の該サンプル
    を発生する量子化器よりなる、請求項４１記載の適応的
    に重み付けをされたチャンネル等化フィルタ。
  43. 【請求項４３】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    その特性が分かっている前記変調信号の一部の間で周期
    的に読まれ、該対応する理想的な応答の該ディジタルサ
    ンプルを発生するメモリよりなる、請求項４１記載の適
    応的に重み付けをされたチャンネル等化フィルタ。
  44. 【請求項４４】 前記対応する理想的な応答の前記ディ
    ジタルサンプルを発生する手段を更に有し、該手段は：
    該対応する理想的な応答の該ディジタルサンプルを前記
    ディジタル減算器に供給するため接続された出力ポート
    を有し、第１及び第２の入力ポートを有し、第１の値を
    有する制御信号によって上記第１の入力ポートで受けた
    信号を上記出力ポートで再現する条件を付けられ、第２
    の値を有する該制御信号によって上記第２の入力ポート
    で受けた信号を上記出力ポートで再現する条件を付けら
    れている更なるマルチプレクサと；該更なるマルチプレ
    クサの該制御信号の該第１の値を発生し、それ以外の場
    合に該更なるマルチプレクサの該制御信号の該第２の値
    を発生する教師信号を含む前記変調信号に対する前記チ
    ャンネル等化フィルタの応答の一部に応答し、該更なる
    マルチプレクサの該制御信号を発生する手段と；多重路
    歪みのない理想的な教師信号のサンプルを該更なるマル
    チプレクサの該第１の入力ポートに読み出すメモリと；
    該第１の有限インパルス応答フィルタの応答の該サンプ
    ルに応答し、該更なるマルチプレクサの該第２の入力に
    印加される該対応するサンプルを発生する量子化器とか
    らなる、請求項４１記載の適応的に重み付けをされたチ
    ャンネル等化フィルタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803970B1 (en) 1994-03-24 2004-10-12 Samsung Electronics Co., Ltd. Digital television receiver with match filter responsive to field synchronization code
US6512555B1 (en) * 1994-05-04 2003-01-28 Samsung Electronics Co., Ltd. Radio receiver for vestigal-sideband amplitude-modulation digital television signals
US5999223A (en) * 1994-05-23 1999-12-07 Samsung Electronics Co., Ltd. System for controlling the operating mode of an adaptive equalizer within a digital TV signal receiver
KR0169619B1 (ko) * 1995-06-09 1999-03-20 김광호 데이타 세그먼트 동기신호 발생 장치 및 방법
JPH09135397A (ja) * 1995-11-09 1997-05-20 Nippon Soken Inc 移動体ｔｖ受信装置
KR0170730B1 (ko) * 1996-01-12 1999-03-20 김광호 필드 동기신호 검출회로 및 그 방법
KR100260421B1 (ko) * 1996-11-07 2000-07-01 윤종용 최종 중간 주파수 신호 포락선의 필드 동기화 코드에 응답하는정합필터를 구비한 디지털 수신기
US6084907A (en) * 1996-12-09 2000-07-04 Matsushita Electric Industrial Co., Ltd. Adaptive auto equalizer
US6430287B1 (en) 1997-03-25 2002-08-06 Level One Communications, Inc. Combined parallel adaptive equalizer/echo canceller
US5835895A (en) * 1997-08-13 1998-11-10 Microsoft Corporation Infinite impulse response filter for 3D sound with tap delay line initialization
US6600778B1 (en) * 1997-11-03 2003-07-29 Lg Electronics Inc. Method and apparatus for VSB symbol sync recovery
KR100269130B1 (ko) * 1997-11-21 2000-10-16 윤종용 단일고스트제거기를갖는디지털/아날로그tv방송공용수신기와고스트제거방법
US6222592B1 (en) * 1998-01-13 2001-04-24 Samsung Electronics Co., Ltd. TV receiver equalizer storing channel characterizations for each TV channel between times of reception therefrom
US6313882B1 (en) * 1998-01-13 2001-11-06 Samsung Electronics Co., Ltd. TV reception apparatus using same ghost-cancellation circuitry for receiving different types of TV signals
KR100519284B1 (ko) * 1998-01-14 2005-11-25 엘지전자 주식회사 디지탈 티브이의 읽고 쓰기 가능한 필터
SG85096A1 (en) * 1998-02-11 2001-12-19 Samsung Electronics Co Ltd Decimation of baseband dtv signals prior to channel equalization in digital television signal receivers
JP3230482B2 (ja) * 1998-03-13 2001-11-19 日本電気株式会社 適応等化器
US6262937B1 (en) 1998-03-13 2001-07-17 Cypress Semiconductor Corp. Synchronous random access memory having a read/write address bus and process for writing to and reading from the same
US6262936B1 (en) 1998-03-13 2001-07-17 Cypress Semiconductor Corp. Random access memory having independent read port and write port and process for writing to and reading from the same
US6069839A (en) * 1998-03-20 2000-05-30 Cypress Semiconductor Corp. Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method
US6426972B1 (en) * 1998-06-19 2002-07-30 Nxtwave Communications Reduced complexity equalizer for multi mode signaling
US6219379B1 (en) * 1998-11-17 2001-04-17 Philips Electronics North America Corporation VSB receiver with complex equalization for improved multipath performance
KR20000042561A (ko) * 1998-12-26 2000-07-15 전주범 광 디스크 재생장치의 등화기
US6449320B1 (en) 1999-07-02 2002-09-10 Telefonaktiebolaget Lm Ericsson (Publ) Equalization with DC-offset compensation
KR100359497B1 (ko) * 1999-08-12 2002-11-04 엘지전자 주식회사 디지털 ｔｖ 중계기에서 채널 정보 갱신 방법 및 장치
US6532259B1 (en) * 1999-09-28 2003-03-11 International Business Machines Corporation Equalization method and apparatus with gain adjustment for direct access storage device (DASD) data channels
US6538704B1 (en) * 1999-10-21 2003-03-25 General Electric Company NTSC tuner to improve ATSC channel acquisition and reception
US6600617B1 (en) 2000-03-07 2003-07-29 International Business Machines Corporation Method and apparatus for adjusting digital filter taps based upon minimization of viterbi margin counts
US6760371B1 (en) * 2000-03-22 2004-07-06 The Boeing Company Method and apparatus implementation of a zero forcing equalizer
EP1178601B1 (en) * 2000-08-04 2005-02-16 Freescale Semiconductor, Inc. Frequency modulation using a digital filter for baseband waveshaping
US7072392B2 (en) * 2000-11-13 2006-07-04 Micronas Semiconductors, Inc. Equalizer for time domain signal processing
US7173551B2 (en) * 2000-12-21 2007-02-06 Quellan, Inc. Increasing data throughput in optical fiber transmission systems
US6480151B2 (en) 2000-12-29 2002-11-12 Lockheed Martin Corporation GPS receiver interference nuller with no satellite signal distortion
US6940557B2 (en) * 2001-02-08 2005-09-06 Micronas Semiconductors, Inc. Adaptive interlace-to-progressive scan conversion algorithm
US6829297B2 (en) * 2001-06-06 2004-12-07 Micronas Semiconductors, Inc. Adaptive equalizer having a variable step size influenced by output from a trellis decoder
US7190744B2 (en) * 2001-06-07 2007-03-13 Micronas Semiconductors, Inc. Error generation for adaptive equalizer
US7418034B2 (en) * 2001-06-19 2008-08-26 Micronas Semiconductors. Inc. Combined trellis decoder and decision feedback equalizer
GB2379115A (en) * 2001-08-21 2003-02-26 Sony Uk Ltd Introducing test signals into a data signal
US7038733B2 (en) * 2002-01-30 2006-05-02 Ericsson Inc. Television receivers and methods for processing signal sample streams synchronously with line/frame patterns
JP3899966B2 (ja) * 2002-03-14 2007-03-28 松下電器産業株式会社 ディジタル信号受信装置
US20030235259A1 (en) * 2002-04-04 2003-12-25 Jingsong Xia System and method for symbol clock recovery
US20030206053A1 (en) * 2002-04-04 2003-11-06 Jingsong Xia Carrier recovery for DTV receivers
US7376181B2 (en) * 2002-04-05 2008-05-20 Micronas Semiconductors, Inc. Transposed structure for a decision feedback equalizer combined with a trellis decoder
US7321642B2 (en) * 2002-04-05 2008-01-22 Micronas Semiconductors, Inc. Synchronization symbol re-insertion for a decision feedback equalizer combined with a trellis decoder
US7272203B2 (en) * 2002-04-05 2007-09-18 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop for decoding an offset-QAM modulated signal having a pilot
US6995617B2 (en) * 2002-04-05 2006-02-07 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop
US6980059B2 (en) * 2002-04-05 2005-12-27 Micronas Semiconductors, Inc. Data directed frequency acquisition loop that synchronizes to a received signal by using the redundancy of the data in the frequency domain
AU2003256569A1 (en) 2002-07-15 2004-02-02 Quellan, Inc. Adaptive noise filtering and equalization
US8451933B2 (en) 2002-07-18 2013-05-28 Coherent Logix, Incorporated Detection of low-amplitude echoes in a received communication signal
US7346013B2 (en) * 2002-07-18 2008-03-18 Coherent Logix, Incorporated Frequency domain equalization of communication signals
KR100447201B1 (ko) * 2002-08-01 2004-09-04 엘지전자 주식회사 채널 등화 장치 및 이를 이용한 디지털 ｔｖ 수신기
AU2003287628A1 (en) 2002-11-12 2004-06-03 Quellan, Inc. High-speed analog-to-digital conversion with improved robustness to timing uncertainty
KR100463544B1 (ko) * 2002-12-14 2004-12-29 엘지전자 주식회사 채널 등화 장치 및 이를 이용한 디지털 ｔｖ 수신기
WO2004088857A2 (en) * 2003-03-26 2004-10-14 Quellan, Inc. Method and system for equalizing communication signals
US7716712B2 (en) * 2003-06-18 2010-05-11 General Instrument Corporation Narrowband interference and identification and digital processing for cable television return path performance enhancement
US7804760B2 (en) 2003-08-07 2010-09-28 Quellan, Inc. Method and system for signal emulation
US7050388B2 (en) 2003-08-07 2006-05-23 Quellan, Inc. Method and system for crosstalk cancellation
US7098669B2 (en) * 2003-10-01 2006-08-29 Flowline, Inc. Depth determining system
EP1687929B1 (en) * 2003-11-17 2010-11-10 Quellan, Inc. Method and system for antenna interference cancellation
US7616700B2 (en) 2003-12-22 2009-11-10 Quellan, Inc. Method and system for slicing a communication signal
GB2409943A (en) * 2004-01-08 2005-07-13 Wave Ltd M Data compression using matching pursuits algorithms
US7545859B2 (en) * 2004-01-14 2009-06-09 L-3 Communications Integrated Systems L.P. Adaptive channel equalization technique and method for wideband passive digital receivers
DE602005018639D1 (de) * 2004-05-12 2010-02-11 Thomson Licensing Doppelmodus-entzerrer in einem atsc-dtv-empfänger
US7522883B2 (en) 2004-12-14 2009-04-21 Quellan, Inc. Method and system for reducing signal interference
US7725079B2 (en) 2004-12-14 2010-05-25 Quellan, Inc. Method and system for automatic control in an interference cancellation device
KR100708482B1 (ko) * 2005-03-04 2007-04-18 삼성전자주식회사 채널 등화기 및 채널 등화 방법
WO2006126247A1 (ja) * 2005-05-23 2006-11-30 Fujitsu Limited アレイアンテナの指向性制御装置及び指向性制御方法
JP5078991B2 (ja) 2006-04-26 2012-11-21 ケラン エルエルシー 通信チャネルからの放射性放出を削減する方法とシステム
US8285772B2 (en) * 2008-02-04 2012-10-09 Realtek Semiconductor Corp. Order adaptive finite impulse response filter and operating method thereof
US8688758B2 (en) * 2008-12-18 2014-04-01 Telefonaktiebolaget Lm Ericsson (Publ) Systems and methods for filtering a signal
TWI411298B (zh) * 2009-03-05 2013-10-01 Realtek Semiconductor Corp Frequency conversion device and conversion method and filter thereof
CN101571588B (zh) * 2009-06-15 2011-09-14 哈尔滨工程大学 脉冲压缩信号匹配的宽频带数字接收装置
US8208860B2 (en) * 2009-11-03 2012-06-26 International Business Machines Corporation Reducing multipath signal degradation effects in a wireless transmission system
US8559485B2 (en) 2010-04-08 2013-10-15 Andrew Llc Autoregressive signal processing for repeater echo cancellation
US8966353B2 (en) * 2011-10-31 2015-02-24 Hewlett-Packard Development Company L.P. Receiver with tap-coefficient adjustments
US10530339B2 (en) * 2017-02-17 2020-01-07 Schweitzer Engineering Laboratories, Inc. Fixed latency configurable tap digital filter
KR102452622B1 (ko) * 2018-06-11 2022-10-07 삼성전자주식회사 등화기 및 이를 포함하는 송신기
US11356707B2 (en) * 2019-09-23 2022-06-07 Qualcomm Incorporated Signaling filters for video processing
CN111865311B (zh) * 2020-07-27 2024-04-09 中国电子科技集团公司第三十六研究所 一种可变模小数变频并行信号处理装置及方法
TWI774314B (zh) * 2021-04-08 2022-08-11 新唐科技股份有限公司 微控制器及信號調變的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2554996B1 (fr) * 1983-11-14 1986-02-28 Labo Electronique Physique Procede et dispositif pour la determination de la position optimale du coefficient de reference d'un egaliseur adaptatif
US4695969A (en) * 1984-12-17 1987-09-22 American Telephone And Telegraph Company At&T Bell Laboratories Equalizer with improved performance
JPS6211326A (ja) * 1985-07-09 1987-01-20 Hitachi Ltd 自動等化器再設定方式
US4811360A (en) * 1988-01-14 1989-03-07 General Datacomm, Inc. Apparatus and method for adaptively optimizing equalization delay of data communication equipment
US5119196A (en) * 1990-06-25 1992-06-02 At&T Bell Laboratories Ghost cancellation of analog tv signals
US5243624A (en) * 1991-07-26 1993-09-07 General Instrument Corporation Method and apparatus for updating coefficients in a complex adaptive equalizer
US5416799A (en) * 1992-08-10 1995-05-16 Stanford Telecommunications, Inc. Dynamically adaptive equalizer system and method
US5392315A (en) * 1992-08-26 1995-02-21 Zenith Eletronics Corporation FIR filter coefficient updating system
US5483552A (en) * 1992-10-27 1996-01-09 Matsushita Electric Industrial Co., Ltd. Adaptive equalizing apparatus for controlling the input signal level of quantized feedback

Also Published As

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