CN101571588B - 脉冲压缩信号匹配的宽频带数字接收装置 - Google Patents

Abstract

本发明提供的是一种脉冲压缩信号匹配的宽频带数字接收装置。包括高速A/D采样、FPGA、DSP、全局时钟模块、PLL时钟配置模块和AD采样配置模块等，FPGA由LVDS模块、CODE模块、多相滤波模块和FIR滤波器模块构成。数字化接收宽带信号，通过信道化的方式将信号在频域上划分开并且降低了数据率，利用FPGA实现对脉冲压缩信号匹配接收。DSP负责匹配滤波器权系数的计算及动态加载。与模拟方法比较，本装置的设备量和可靠性都明显有利，而且具有较高的灵敏度和动态加载特性。

Description

脉冲压缩信号匹配的宽频带数字接收装置

(一)技术领域

本发明涉及的是一种信号检测与处理技术。

(二)背景技术

随着电子对抗技术的不断发展，为了雷达自身生存的需要，发展了低截获概率(LPI)雷达。其中用脉冲压缩技术降低发射信号的峰值功率。由于雷达信号的峰值功率低，使得常规的电子侦察系统对这类信号的接收变得非常困难，甚至无法检测到信号的存在。通过匹配滤波器实现与脉冲压缩信号匹配接收的方法可以提高接收机灵敏度。使用分离元件构成的全通移相网络，色散延迟线或压控震荡器(VCO)的方法，及声表面波(SAW)器件都可以实现与脉冲压缩信号匹配，但是这些方法都缺乏灵活性不利于宽频带侦察接收。

虽然关于已有部分关于匹配滤波器、数字接收机等的报道。例如：《软件导刊》.2008第01期刊登的“基于FPGA的一种直接序列扩频信号接收技术”；《现代防御技术》.2005第5期刊登的“基于数字接收机脉压雷达信号截获技术研究”；《微电子学与计算机》.2004第9期刊登的“扩频数字接收机匹配滤波器的设计与实现”等。但其中涉及的匹配滤波器可重构性较差或匹配的实现方式与专利申请并不相同。

(三)发明内容

本发明的目的在于提供一种具有较高的灵敏度和动态加载特性，可靠性高的脉冲压缩信号匹配的宽频带数字接收装置。

本发明的目的是这样实现的：

经过高速A/D采样后的数字信号送入FPGA中；所述的FPGA由LVDS模块、CODE模块、多相滤波模块和FIR滤波器模块构成；LVDS模块对高速数据进行降速处理，其中抽取因子为D、D为一固定的常数；降速后的数据经过CODE模块进行数据的调整；调整后的数据共D路送入多相滤波模块，其中多相滤波模块中主要包括D个子带滤波器、D个相应的复系数因子相乘以及D点的DFT运算；D个子带滤波器将宽频带划分成D个子带，实现宽带信道化；DSP将FIR滤波器模块系数写入FPGA内；全局时钟模块利用FPGA内部PLL核进行全局时钟分配；PLL时钟配置模块完成外部高速采样时钟的配置；AD采样配置模块完成对高速A/D工作模式的选择与配置。

所述的高速A/D采样包括用两路，并采用并行交叉采样。

本发明解决其技术问题所采用的基本方案是：数字化接收宽带信号，通过信道化的方式将信号在频域上划分开并且降低了数据率，利用FPGA实现对脉冲压缩信号匹配接收。DSP负责匹配滤波器权系数的计算及动态加载。

本装置利用高速A/D完成对中频信号的采样，并采用并行交叉采样技术，用两路1GHz的A/D并行实现2GHz采样，瞬时带宽可达到1GHz，信道化后2GHz数据，匹配滤波器实现对宽带脉冲信号的时域定位。DSP修改匹配滤波器的权系数实现动态匹配接收。由数字信号处理基本理论可知，时域的两个信号的卷积相当于频域的乘积，所以，两种实现方法的本质是一致的。在实际中，由于频域处理需要按窗处理，缺乏实时性，会造成截获概率的降低，因此本方案采用时域匹配滤波器的方式实现。S_I(t)为输入信号，则匹配滤波器的脉冲相应为H(t)＝S_I ^*(t₀-t)，即脉冲响应为输入信号的镜像共轭。上位机给出信号的脉冲形式(线性调频信号、相位编码信号)、信号的具体参数(载频、脉宽、调频斜率和编码方式等)。DSP利用上述公式计算匹配滤波器的权系数。例如，线性调频信号的调频斜率为k＝B/τ，B为信号带宽，τ为脉冲宽度，则匹配滤波器的系数为 $H\left(n\right)=e^{-j2\mathrm{\π}(f_{0}n+0.5*{\mathrm{kn}}^2)},$ n＝0，1…N-1，f₀为信号载频，N为滤波器的阶数，滤波器阶数根据FPGA的资源、信号采样率和信号脉宽确定。N≤fs×τ，fs为信道化以后的数据率。在FPGA资源充足的情况下N＝fs×τ，若资源紧张，则N＜fs×τ，相干积累的效果就要差一些。采用的ADC为8bit，因此匹配滤波器的系数采用8bit整数。DSP通过EMIF接口将滤波器系数写入FPGA的匹配滤波器的寄存器中。

本发明的数字接收部分全部在FPGA和DSP中完成。

由于采用了以上技术，本发明与现有的宽频带数字信号处理装置相比，具有以下优点：

1、利用高速A/D完成中频信号的采样送入各自FPGA中，由于高速A/D采样速率较高，送入FPGA中数据的数据率可达到几百兆赫兹，FPGA很难直接进行实时处理，这就需要对高达几百兆的数据率进行降速处理，并对数据进行调整，将调整后的数据分别送入信道化中的子带滤波器，各子带滤波器输出结果乘以相应复系数后进行DFT运算。

2、根据FPGA的资源，不同子带的滤波器可以共用1个匹配滤波器或同时对接多个匹配滤波器，这样节省了FPGA的内部资源，降低了功耗。当通道中出现脉冲压缩信号时，通过匹配滤波器即可检测到脉冲信号。

3、利用匹配滤波器接收的情况下，累积“增益”是与独立样本M成正比的，或以dB即10log(M)来计算。在M非常大的情况下，非相干积累增益约为5log(M)+5.5dB。假设M＝100，相干或匹配滤波器的输出信噪比大于输入信噪比，为10log(100)＝20dB，而非相干累积的输出信噪比大于输入信噪比，约为5log(100)+5.5＝15.5dB。因此利用在侦察接收装置内使用匹配滤波器可以大大提高信号的检测灵敏度。

与模拟方法比较，本装置的设备量和可靠性都明显有利，而且具有较高的灵敏度和动态加载特性。

(四)附图说明

图1是本发明的内部功能结构框图；

图2是本发明的压缩滤波器图。

(五)具体实施方式

下面结合附图举例对本发明做更详细地描述：

结合图1。经过高速A/D采样后的数字信号以较高的速率(几百兆赫兹)送入各自FPGA中，为了使FPGA可以实时处理，首先利用LVDS模块1实现了高速数据的降速处理，其中抽取因子为D(D为一固定的常数)；并对降速后的数据经过CODE模块2完成数据的调整；调整后的数据共D路送入多相滤波模块3，其中多相滤波模块3中主要包括了D个子带滤波器、D个相应的复系数因子相乘以及D点的DFT运算；利用D个子带滤波器将宽频带划分成D个子带，实现了宽带信道化；DSP将FIR滤波器模块4系数写入FPGA内。DSP计算电路中的参数时需要考虑数据/系数的宽度；乘法器的流水级数。为了对不同脉冲压缩信号保持电路的通用性，信道化技术保证了处理数据的数据率保持不变，这样只要调整滤波器的权系数及乘法器的流水级数，即可实现最高效率的匹配接收。全局时钟模块5利用FPGA内部PLL核实现系统全局时钟分配；PLL时钟配置模块6完成外部高速采样时钟的配置；AD采样配置模块7实现对高速A/D工作模式的选择与配置。

结合图2。S_I为信道化以后固定数据率的信号。Ts为数据流的时间间隔，h(0)，h1(2)，…h(N-1)为匹配滤波器系数，N为滤波器阶数。为了适应不同的脉冲压缩信号，匹配滤波器的系数需要动态加载，其系数由DSP计算后统一加载到FPGA的RAM中，为匹配滤波器运算时，乘法加法器模块调用RAM中的权系数h(n)即可实现运算。不同的脉冲信号需要不同的乘法加法器，但是累积的信号越多，增益越高，检测概率也越高，因此尽力使用全部的乘法加法器完成匹配运算。输入信号数据的时钟为60MHz低于FPGA的最高运算时钟200MHz，因此可实现实时的匹配滤波运算。

Claims (2)

1.一种脉冲压缩信号匹配的宽频带数字接收装置，其特征是：经过高速A/D采样后的数字信号送入FPGA中；所述的FPGA由LVDS模块、CODE模块、多相滤波模块和FIR滤波器模块构成；LVDS模块对高速数据进行降速处理，其中抽取因子为D、D为一固定的常数；降速后的数据经过CODE模块进行数据的调整；调整后的数据共D路送入多相滤波模块，其中多相滤波模块中主要包括D个子带滤波器、D个相应的复系数因子相乘以及D点的DFT运算；D个子带滤波器将宽频带划分成D个子带，实现宽带信道化；DSP将FIR滤波器模块系数写入FPGA内；FPGA还包括全局时钟模块、PLL时钟配置模块和AD采样配置模块，全局时钟模块利用FPGA内部PLL核进行全局时钟分配；PLL时钟配置模块完成外部高速采样时钟的配置；AD采样配置模块完成对高速A/D工作模式的选择与配置。

2.根据权利要求1所述的脉冲压缩信号匹配的宽频带数字接收装置，其特征是：所述的高速A/D采样包括用两路，并采用并行交叉采样。

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