CN101217307A - Td-scdma直放站基带解码装置及实现解码同步的方法 - Google Patents

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本发明涉及一种TD－SCDMA直放站基带解码装置及实现解码同步的方法，本发明装置包括零中频解调单元、AD采样滤波单元、DSP单元、FPGA单元，所述的零中频解调单元，包括射频低噪声放大器、直接变换混频器、TD－SCDMA信道基带滤波器、VCO及合成器，以实现从射频信号到模拟基带信号的直接转换；所述的高速AD采样单元，包括由FPGA单元AGC程序控制的增益调节模块VGA，高速AD采样芯片，以实现在大动态范围内输出数字基带工Q信号；本发明的显著优点在于该装置工作可靠，投入成本低并可简单的获得TD－SCDMA系统两个转换点，以实现直放站的上下行切换，及系统同步。

Description

TD-SCDMA直放站基带解码装置及实现解码同步的方法
技术领域：
本发明涉及一种TD-SCDMA直放站基带解码装置及实现解码同步的方法。
背景技术：
TD-SCDMA是ITU正式发布的第三代移动通信空间接口技术规范之一，它得到了CWTS及3GPP的全面支持。是中国电信百年来第一个完整的通信技术标准，是UTRA-FDD可替代的方案，是集CDMA、TDMA等技术优势于一体、系统容量大、频谱利用率高、抗干扰能力强的移动通信技术，它采用了智能天线、联合检测、同步CDMA、多时隙、可变扩频系统、自适应功率调整等技术。
TD-SCDMA的码片速率为1.2Mc/s，载频带宽为1.6MHz，它的下行和上行的信息是在同一频率的不同时隙上进行传送的，帧结构将10ms的无线帧分成两个5ms的子帧，每个子帧中有7个常规时隙和3个特殊时隙，三个特殊时隙分别为下行导频时隙DwPTS，保护时隙GP和上行导频时隙UpPTS。7个常规时隙分别为TS0，TS1，TS2，TS3，TS4，TS5，TS6。其中TS0总是分配给下行链路，而TS1总是分配给上行链路。上行时隙和下行时隙之间由转换点分开。在TD-SCDMA中，每个5ms的子帧有两个转换点：第一个转换点是从下行链路到上行链路，位置在DwPTS和UpPTS之间的GP，第一个转换点相对于每个子帧的开始时间是固定的；第二个转换点是从上行链路到下行链路。位置根据网络的需要在不同的上下行时隙配比关系而定，第二个转换点在系统中是可变的。
在TD-SCDMA系统中，上行链路信号和下行链路信号处于同一频率，通过时分复用的方式来区分上行和下行。因此TD-SCDMA直放站需要获取两个转换点的位置信息与时刻参数，实现其射频链路的上下行切换，从而达到与系统的同步。这种方式工作稳定性不高，设备成本高。
发明内容：
本发明的目的在于提供一种TD-SCDMA直放站基带解码装置及实现解码同步的方法，该装置及方法工作可靠，投入成本低。可简单的获得TD-SCDMA系统两个转换点，以实现直放站的上下行切换，及系统同步。
本发明TD-SCDMA直放站基带解码装置，其特征在于：包括零中频解调单元、AD采样滤波单元、DSP单元、FPGA单元，所述的零中频解调单元，包括射频低噪声放大器、直接变换混频器、TD-SCDMA信道基带滤波器、VCO及合成器，以实现从射频信号到模拟基带信号的直接转换；所述的高速AD采样单元，包括由FPGA单元AGC程序控制的增益调节模块VGA，高速AD采样芯片，以实现在大动态范围内输出数字基带IQ信号；所述的DSP单元，包括基带波形匹配滤波器与下行导频时隙检测器，以实现快速地找出DWPTS时隙位置；所述的FPGA单元，包括自动增益控制AGC模块和开关控制信号模块，以实现控制AD采样单元中的VGA模块，和生成直放站的上下行射频放大器的开关控制信号。
实现本发明TD-SCDMA直放站基带解码同步的方法，其特征在于，该方法包括如下步骤：
a.TD-SCDMA直放站基带解码装置将TD-SCDMA射频信号输入零中频解调单元中进行解调，输出模拟基带IQ信号；
b.TD-SCDMA直放站基带解码装置将模拟基带IQ信号输入到高速AD采样单元进行高速的数据采样，输出两路正交的数字基带IQ信号；
c.TD-SCDMA直放站基带解码装置将两路正交的数字基带IQ信号输入到DSP单元，DSP单元根据利用恢复出的数字信号和TD-SCDMA帧结构独特的导频结构迅速找出DWPTS时隙位置；
d.TD-SCDMA直放站基带解码装置在DWPTS结束时刻发送下降沿给FPGA，由FPGA生成最终控制直放站上下行低噪放、功放的开关信号。
本发明的显著优点在于该装置工作可靠，投入成本低并可简单的获得TD-SCDMA系统两个转换点，以实现直放站的上下行切换，及系统同步。
附图说明：
图1是本发明TD-SCDMA直放站基带解码装置作用示意图；
图2是本发明TD-SCDMA直放站基带解码装置原理结构图；
图3是本发明装置零中频解调单元原理结构图；
图4是本发明装置高速AD采样单元的结构示意图；
图5是本发明装置系统时隙结构示意图；
图6是本发明AGC在系统中的位置示意图；
图7是本发明生成控制开关信号部分结构示意图。
具体实施方式：
TD-SCDMA基带同步装置是TD-SCDMA直放站的核心部件，控制直放站上下行射频通道的转换，通过时分区别上下行信号。该装置在直放站中作用如图1所示。
本发明TD-SCDMA直放站基带解码装置原理结构如图2所示，从施主天线输入的射频信号经过一个工作频段为2010~2025MHz的声表滤波器后输入零中频解调单元，该单元内部集成了低噪放，混频器，本振等芯片，采用零中频结构，直接输出模拟基带IQ信号，模拟IQ信号通过增益调节VGA模块后送入高速AD采样单元转换后生成成两路正交的数字IQ信号。DSP单元在接收到两路正交的数字IQ信号后进行相干解调，从而恢复出数据信息。DSP单元根据利用恢复出的数字信号进行快速傅立叶变换，计算功率谱，根据TD-SCDMA帧结构独特的导频结构找出DWPTS时隙位置，在DWPTS结束时刻发送下降沿给FPGA单元，由FPGA单元生成最终控制直放站上下行低噪放、功放的开关信号。
为了提高同步范围，采用了AGC控制电路，由FPGA单元编程设计实现。
1.零中频解调单元
该单元内部采用了独特的零中频方案，包含了RF LNA、直接变换混频器、TD-SCDMA信道滤波的基带滤波器、VCO及合成器，能够实现从RF信号到模拟基带信号的直接转换，如图3所示。
2.高速AD采样单元
由抽样定理可知，为了无失真地表示信号s(t)，抽样速率fs应大于s(t)最高频率分量的两倍，由于采用了零中频方案，直接从RF信号下变频到模拟基带信号s(t)，TD-SCDMA中基带信号的速率为1.28M，根据抽样定理，只需要按照2.56M的采样速率对s(t)进行抽样就可以了，在本发明实施例中采用了双通道高速AD，用12.8M的采样速率对s(t)进行10倍抽样。
高速AD采样单元的结构如图4所示
该单元的内部有两个独立的采样保持通道可以同时工作，采样的最高频率为20MHz，输入模拟量端口支持差分输入，单端输入，转换数据在对应的5个时钟周期后输出，输出的数字量为10位。
3.DSP单元
输入DSP单元的两路正交数字IQ信号通过数字化检测恢复出数据信息，解调的原理是：通过选择眼图平均张开最大的采样点来估计位定时；通过对眼图平均张开最大采样点出平均相位旋转得到载波频差估计；利用估计出的位定时和载波频差对信号作出判决。DSP单元中基于搜索下行导频时刻的功能模块主要有两个部分组成：基带波形匹配滤波器与下行导频时隙检测器。
基带波形匹配滤波器的基本工作原理如下：对恢复出的数据信息通过快速傅立叶变换进行功率谱计算，由于TD-SCDMA中独特的帧结构特点，如图5所示，DWPTS中下行同步码前面32chips的时间内没有数据，而SYNC_DL后面的GP是保护时隙，也是没有数据，考虑TD的帧结构，保护时隙GP的功率很小，故从接收功率的时间分布上来看，与GP相比SYNC_DL段的功率较大。当用SYNC_DL段的64码片之和除以SYNC_DL前后个32个码片相加之和，结果大于3时，就可以判断出SYNC_DL的大致位置。因此，基于这种方法，DSP在5ms的周期中遍取6400个码片的数据，每64个码片做积分，依次向前滚动计算，同时做除法运算，最后即可计算出SYNC_DL在一帧6 400个码片中的大致位置和能量。下行导频时隙检测器的基本工作原理如下：在找到下行导频位置的大致位置的前提下，在前后共128chips的搜索窗口内对下行导频的时刻进行连续4帧的计数判决，从而确定连续64chips的SYNC_DL的精确时序位置。
4.FPGA单元
FPGA单元的功能包括AGC和生成控制开关信号两部分。
4.1AGC部分
TD-SCDMA基带同步装置需要在动态范围很大的信号都能保持同步，这需要进行增益调整，通过FPGA编程的AGC控制电路的控制可以实现与输入的信号能量通常成对数关系(线性分贝)的控制。
在本单元中，前端TD_SCDMA的射频信号RF输入后，经过零中频下变频解调后进行增益处理。VGA输出的信号经过ADC变换后就成为数字基带IQ信号，经DSP处理恢复出数字信息。该数字信息可以经过AGC控制算法处理后控制VGA的增益。AGC增益控制算法在数字部分来实现，在本单元中，AGC电路可以有效提高链路的动态范围(-45～-105dBm)，提高ADC输出的SNR，以使DSP能更容易地实现DWPTS同步。AGC在系统中的位置如图(6)线框所示：
4.1.1计算下行同步码功率(SYNC_DL)模块
计算下行同步码功率(SYNC_DL)模块对应于图6中的判断部分，是AGC中最为重要算法计算。TD_SCD-MA每个帧有6400个码片，在其一帧5ms的时间上是不连续的，因此只能求出下行同步码(SYNC_DL)的功率值，以此为依据控制VGA的电压值。
由图(5)的TD_SCDMA的帧结构知道，下行同步码(SYNC_DL)在下行导频时隙(DwPTS)发射，SYNC_DL的长为64个码片，在其左边和右边各有32和96个码片的保护时隙(GP)。为此，在FPGA单元中共用了2种不同的方法计算其功率值。
方法一由DSP单元方根据传过来的数据，检测出SYNC_DL的精确位置，并把这个位置参数传送给FPGA。FPGA收到这一点的位置后，根据DSP传过来的SYNC_DL的位置，计算出这一点之后的64个码片的积分值，作为SYNC_DL的总功率，并以此控制VGA的电压；
方法二当信号的强度变得很弱，信号可能淹没在了噪声当中，DSP单元的相干法都计算不出SYNC_DL的位置和能量。在这种情况下，认为在5ms时域上信号连续，能量均衡，FPGA单元求5ms帧的平均值，以此作为SYNC_DL的功率，并控制VGA。
4.1.2求对数运算模块
在本模块，将上面得到的功率值进行求对数运算，以减少数据的运算量。用FPGA单元实现求对数运算时，可以先将数据归一化在1～2之间，然后通过将数据平方后推导出最高位的方法逐位求出所求数据的二进制数值。假定自变量X归一化在区间[1，2]内，用二进制数据可表示为1.X1X2…Xn，则所求的对数值在区间[0，1]内，用二进制数据可表示为0.Y1Y2…Ym，因而可用数学方法表示为20.Y1Y2…Ym＝1.X1X2…Xn，问题归结为求Y1Y2…Ym。将上式左右两边同时平方，可以得出2Y1Y2…Ym＝(1.X11X21…Xn1)2，由此可推倒出Y1来。(X为已知，若等式右边数据小于2，则Y1＝0；反之，若大于或等于2，则Y1＝1)求出Y1后可以导出20.Y2Y3…Ym＝1.X11X21…Xn1，同理可推倒出Y2。依此类推，可求出对数值的各位。
4.1.3求指数运算模块
经过求对数模块后，一路数据传送到IIR中，另一路数据则要传送到DSP单元中进行算法运算，因此，需要增加一个求指数模块，将对数模块运算后的结果还原成原来的数据送到DSP中。指数换底公式可知：2x＝ex1n2，由双曲函数定义及特性可知：ex＝sinh(x)+cosh(x)，而当自变量x在[-π/4，7c/4]范围内时，可以采用FPGA的IP CORE(CORDIC算法)实现双曲正弦函数和双曲余弦函数，因此在FPGA内部求以2为底的指数函数时，可以先将自变量归一化在[0，1]内，然后将自变量乘以常系数1n 2，由于1n 2＜π/4，故可以新乘得的数据作为新的自变量，利用IPCORE求出其双曲正弦函数和双曲余弦函数后将其相加，即可得到所需要的指数函数值。
4.1.4IIR反馈模块
IIR反馈模块包括3部分：IIR滤波单元、饱和反馈单元和VGA控制单元，其中IIR滤波单元负责将求对数模块得出的数值与参考数值比较后得出的误差数据Uerr作IIR滤波计算得出Ufilter，然后依据相关算法计算出Urssi。饱和反馈单元负责将Urssi与饱和限幅数据比较后得出误差电压Uerr2，然后依照相关算法求出U2送到求指数模块，从而能够控制误差反馈增益Gain2。VGA控制单元负责将Urssi进行饱和限幅后得到输出控制电压Uda，量化后经过数模变换从而控制VGA。
VGA电压调节范围在0.3～1.8V之间，共45个dB的调节范围，因此AGC在+10～-35之间起调节作用，信号低于-35dBm时，VGA电压保持1.8V最大值；高于+10dBm时，VGA电压保持在最小0.3V。在本装置中，FPGA可在-45～-105dBm范围内搜索到SYNC_DL的位置。
4.2生成控制开关信号部分(如图7所示)
◆ENABLE为同步使能管脚，高电平‘1’表示DSP已经检测同步；
◆INT    为DSP发送出的下降沿脉冲，该下降沿时刻对齐Dwpts结束时刻；
◆DELAY  为四路开关信号的各个时延信息；
◆MODE   为上下行时隙配比
◆DLNAEna为下行低噪放的开关信号，低电平有效；
◆DPAEna 为下行功放的开关信号，低电平有效；
◆ULNAEna为上行低噪放的开关信号，低电平有效；
◆UPAEna 为上行功放的开关信号，低电平有效；
在DSP单元通过检测出SYNC_DL的精确位置后，把同步管脚置高，并在每帧的Dwpts结束时刻发送一个下降沿信号给FPGA，FPGA单元内部采用VHDL硬件编程语言编程，在ENABLE输入管脚有效时，把INT输入信号作为全局复位信号，启动程序进程。根据MODE的输入值，可以知道对应的第二个切换点位于TS1~TS5中的哪个时隙结束尾。FPGA单元在知道第二个转换点后可以生成对应的各种时隙配比的开关波形，再通过DELAY的输入值，加入各个开关信号的偏移值，最终生成控制TD-SCDMA直放站内部的低噪放、功放的四路开关信号。

Claims (2)

1.一种TD-SCDMA直放站基带解码装置，其特征在于：包括零中频解调单元、AD采样滤波单元、DSP单元、FPGA单元，所述的零中频解调单元，包括射频低噪声放大器、直接变换混频器、TD-SCDMA信道基带滤波器、VCO及合成器，以实现从射频信号到模拟基带信号的直接转换；所述的高速AD采样单元，包括由FPGA单元AGC程序控制的增益调节模块VGA，高速AD采样芯片，以实现在大动态范围内输出数字基带IQ信号；所述的DSP单元，包括基带波形匹配滤波器与下行导频时隙检测器，以实现快速地找出DWPTS时隙位置；所述的FPGA单元，包括自动增益控制AGC模块和开关控制信号模块，以实现控制AD采样单元中的VGA模块，和生成直放站的上下行射频放大器的开关控制信号。
2.一种实现权利要求1所述TD-SCDMA直放站基带解码同步的方法，其特征在于，该方法包括如下步骤：
a.TD-SCDMA直放站基带解码装置将TD-SCDMA射频信号输入零中频解调单元中进行解调，输出模拟基带IQ信号；
b.TD-SCDMA直放站基带解码装置将模拟基带IQ信号输入到高速AD采样单元进行高速的数据采样，输出两路正交的数字基带IQ信号；
c.TD-SCDMA直放站基带解码装置将两路正交的数字基带IQ信号输入到DSP单元，DSP单元根据利用恢复出的数字信号和TD-SCDMA帧结构独特的导频结构迅速找出DWPTS时隙位置；
d.TD-SCDMA直放站基带解码装置在DWPTS结束时刻发送下降沿给FPGA，由FPGA生成最终控制直放站上下行低噪放、功放的开关信号。
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