CN102447509A - Td-scdma直放站的基于下行同步码自相关性的下行同步系统及其方法 - Google Patents

Abstract

本发明公开了一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法，该系统包括第一天线、第二天线、第一TD上下行切换开关、第二TD上下行切换开关、模数转换处理单元、第一复混频处理单元、数字下变频处理单元、TD下行同步处理单元、TD上下行切换控制单元、数字上变频处理单元、第二复混频处理单元、数模转换处理单元和功放模块，通过TD下行同步处理单元对下行同步码进行自相关性处理，来得到对上下行切换开关的控制信号，再通过对上下行切换开关的控制从而实现上下行链路的选择。该系统及其方法具有实现容易，成本低的特点。

Description

TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法

技术领域

本发明涉及通信技术领域，特别是涉及一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法。

背景技术

目前，常规的无线同频直放站的TD-SCDMA系统是应用了多种新技术的第三代移动通信系统，TD-SCDMA系统中，采用了时分同步技术，上、下行链路信号处于同一频率，通过时分复用的方式区分上行和下行，而且根据不同业务的需要，还可以灵活配置上下行时隙来改变功率开关切换点，以满足上下行非对称业务的需求，因此要求系统内的设备在收发上必须同步，否则不能保证上下行通讯链路的正常建立。

现有技术的TD-SCDMA直放站的同步方式，主要有包络检波、基带解码、GPS同步等三种。

包络检波是一种最直接最简单的同步方式。优点：当有信号来时，检波器检测到信号的能量，当超过预先设定的值时，通过比较器或运放输出控制信号，完全由硬件产生同步，不需要MCU(微控制器)或FPGA(现场可编程门阵列)。缺点：控制信号总是滞后于待传输信号，对信号的完整性有一定影响。使用这种方式时输入的TD-SCDMA信号必须有足够的强度，而且整个判断时间Δt要小于1个码片的时间，否则将严重影响传输质量，引起输出信号的削波，峰值矢量误差恶化。此种方式对于语音通信是可以的，但是对于高速率的数据通信难以成功。

基带解码是类似于终端的同步，及解调出TD-SCDMA信号的同步子帧DWPTS内容，通过对同步字的判读出同步字的起始或终了位置，在本地产生和同步字同步的信号作为帧同步信号。首先，对接受到的TD-SCDMA信号进行初同步，就是利用能量检测等方式获得下行同步的大概位置。然后对DWPTS部分进行解调，由于DWPTS部分编码相对于其他时隙来说是很简单的，而且在DWPTS部分的扩频码是相对固定的。因此对该部分时隙的解调容易实现。对于完成解调的DWPTS信号，其中包含了下行同步字，利用同步字的相关性，使用本地预知的同步字和解调得到的码段进行运算，得到下行同步字的中心位置。优点：可以实现位同步，同步精度高；缺点：对射频信号接受灵敏度不高，实现复杂，成本高。

GPS同步是直放站通过对GPS的秒脉冲分频或倍频使其转换成5ms信号，使直放站获得与基站相同的基准起点。当GPS不具备授时功能时，可以采用本地时钟(LO)，本地时钟是为了MCU(微控制器)可以获得准确的收发时隙控制，用来产生5ms内的两次切换控制信号，以保持长时间同步或GPS信号不稳定时自主同步。当选择的GPS具有授时功能时，本地时钟可以不要，而直接使用MCU(微控制器)内部的计数或计时器产生帧内的转换点。无论使用高稳定的外部时钟还是MCU(微控制器)内部的计数器，当收到GPS发出的5ms信号时，都要和这个5ms信号同步，及复位计时或计数装置。目前TD-SCDMA直放站大多使用这种方式。优点：算法简单，同步精度高；缺点：对射频信号接受灵敏度不高，实现复杂，GPS需单独架设，成本高。

发明内容

本发明的目的在于克服现有技术之不足，提供一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法，是采用对下行同步码的自相关性进行处理后，得到对上下行切换开关的控制信号，通过对上下行切换开关的控制从而实现上下行链路的选择，具有实现容易，成本低的特点。

本发明解决其技术问题所采用的技术方案是：一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统，包括：

一第一天线，用于实现与基站之间的信号的双向传输；

一第二天线，用于实现与移动终端之间的信号的双向传输；

一第一TD上下行切换开关，用于实现信号连通方式的切换；

一第二TD上下行切换开关，用于实现信号连通方式的切换；

一模数转换处理单元，其用于将模拟中频信号数字化；

一第一复混频处理单元，其用于产生所需频率并进行信道混频；

一数字下变频处理单元，其用于信道抽取与滤波；

一TD下行同步处理单元，其用于对下行信号进行同步处理，以判断下行同步时刻；

一TD上下行切换控制单元，根据下行同步时刻，对上下行进行切换控制；

一数字上变频处理单元，其用于将低速率基带信号上变频至中频；

一第二复混频处理单元，其用于产生所需频率并进行信道混频；

一数模转换处理单元，其用于将数字中频信号转为模拟输出；

一功放模块，用于实现功率放大；

第一天线、第二天线的信号接收端分别接至第一TD上下行切换开关的输入，以将第一天线、第二天线所接收的天线信号传输给第一TD上下行切换开关；第一天线、第二天线的信号发送端分别接至第二TD上下行切换开关的输出，以将第二TD上下行切换开关传输给的信号通过第一天线或第二天线发送出去；第一TD上下行切换开关的输出接模数转换处理单元的输入；模数转换处理单元的输出接至第一复混频处理单元的输入；第一复混频处理单元的输出接数字下变频处理单元的输入；数字下变频处理单元的输出分别接TD下行同步处理单元的输入和数字上变频处理单元的输入；数字上变频处理单元的输出接第二复混频处理单元的输入，第二复混频处理单元的输出接数模转换处理单元的输入；数模转换处理单元的输出接功放模块的输入；功放模块的输出接第二TD上下行切换开关的输入；TD下行同步处理单元的输出接TD上下行切换控制单元的输入；TD上下行切换控制单元的输出分别接第一TD上下行切换开关和第二TD上下行切换开关的控制端，TD上下行切换控制单元向第一TD上下行切换开关和第二TD上下行切换开关输出控制信号，控制第一TD上下行切换开关和第二TD上下行切换开关的切换动作。

所述TD下行同步处理单元，包括：

一第一移位寄存器模块，与数字下变频处理单元的输出相连接，用来存储经过数字下变频处理后的32路实部数据；

一第二移位寄存器模块，与数字下变频处理单元的输出相连接，用来存储经过数字下变频处理后的32路虚部数据；

一第一计数器，用来读取第一移位寄存器模块和第二移位寄存器模块的数据；

二个延迟模块，用来分别接收第一计数器所读出的第一移位寄存器模块和第二移位寄存器模块的数据，并分别进行延迟处理；

二个取反模块，用来分别接收第一计数器所读出的第一移位寄存器模块和第二移位寄存器模块的数据，并分别进行取反处理；

一第二计数器，用来分别读取第一移位寄存器模块的32路实部存储表数据和第二移位寄存器模块的32路虚部存储表数据；

64个四路选择器，用来选择输出，每个选择器的输入分别与二个延迟模块的输出、二个取反模块的输出以及32路实部存储表中对应的一路输出或32路虚部存储表中对应的一路输出相连接；

64个累加器，每个累加器的输入分别与对应的四路选择器的输出相连接；

一第一32路时分复用模块，其输入分别与具有实部结果的32个累加器的输出相连接；

一第二32路时分复用模块，其输入分别与具有虚部结果的32个累加器的输出相连接；

一第一平方处理模块，其输入与第一32路时分复用模块的输出相连接；

一第二平方处理模块，其输入与第二32路时分复用模块的输出相连接；

一相加处理模块，其输入分别与第一平方处理模块和第二平方处理模块相连接；

一比较判断模块，其输入与相加处理模块的输出相连接，将相加处理模块的输出与预先设置的门限值进行比较，并输出判断结果。

所述的数字下变频处理单元由一个CIC滤波器、一个补偿滤波器和一个基带成型滤波器构成，CIC滤波器的输入接第一复混频处理单元的输出，CIC滤波器的输出接补偿滤波器的输入，补偿滤波器的输出接基带成型滤波器的输入，基带成型滤波器的输出分别接TD下行同步处理单元的输入和数字上变频处理单元的输入。

本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统，在TD微型直放站系统中，开机时，首先将第一TD上下行切换开关设置为输入下行信号，即第一天线接收来自基站的下行信号，第二TD上下行切换开关设置为输出下行信号，即第二天线发射来自基站的下行信号，模拟中频信号经过ADC转化为数字信号进入FPGA，数字信号经过NCO进行混频搬移到零中频，再经过数字下变频转化为基带信号；基带信号一路送入TD下行同步处理单元，判断该时刻是否是下行同步时刻，结果送入TD上下行切换控制单元；上下行切换控制单元根据下行同步时刻判断下一帧数据的上下行切换时刻，当输入信号为下行信号时，第一天线为接收天线，第二天线为发射天线，当输入为上行信号时，第二天线为接收天线，第一天线为发射天线。采用两根天线可以保证接收发射信号的隔离度满足要求

TD下行同步处理单元模块，其工作流程如下：首先将数字下变频接收到的IQ数据分别存入两个移位寄存器模块，用第一计数器读取两个移位寄存器模块的数据，将输出数据经过延迟和取反模块，变为四路信号送入64个四路选择器，用第二计数器分别读取32路的实部存储表和32路的虚部存储表的数据用来选择64个四路选择器的输出数据，64路输出的数据分别经过64个累加器累加64次，得到64个输入数据与32路下行同步码自相关的实部结果和虚部结果，再经过时分复用，可以节省乘法器资源；经过平方相加的运算后与设定的门限值比较，大于等于门限值时，表示该时刻是下行同步时刻，小于门限值表示该时刻不是下行同步时刻。

数字下变频处理单元由一个CIC滤波器、补偿滤波器和一个基带成型滤波器构成。其中CIC滤波器进行24倍抽取，第二级补偿滤波器进行2倍抽取，最后的RRC用于基带成型，无抽取；需要注意的是，信号在经过CIC 24倍抽取之后，对于TD而言，带内边沿会被衰减，此时需要一个补偿滤波器来补偿1.28M的带内衰减，使之平坦。

一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步方法，包括如下步骤：

a.将模拟中频信号转化为数字中频信号；

b.对该数字中频信号进行信道混频处理，将信号频谱搬移至零中频；

c.进行数字下变频处理；

d.利用TD下行同步码的自相关性来判断TD下行同步时刻，控制上下行转换点的切换；

e.进行数字上变频处理，将数据速率恢复到原始数据率；

f.进行信道混频处理，将频谱搬回中频信号中心频点；

g.最后再将数字信号转化为模拟信号。

所述利用TD下行同步码的自相关性来判断TD下行同步时刻：是将输入信号与32路下行同步码分别做自相关处理，因为每一路同步码有64个码字，所以将64个输入数据与64个码字分别相乘，再相加后的结果再进行平方运算，最后将I，Q两路数据相加，将得到的结果与设定的门限值比较，来判断该时刻是否为下行同步时刻。根据TD协议，由于下行同步码复值化后，值为1或-1，所以64个输入数据与64个码字分别相乘可以采用将输入信号分别经过延迟和取反模块，得到正负信号，再通过多路选择器进行选择来实现。

本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法，是基于下行同步码自相关性来得到对上下行切换开关的控制信号，通过对上下行切换开关的控制从而实现上下行链路的选择。

本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法，采用下列公式求自相关：

$\mathrm{ACCUI}1=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXI}1\left(n\right)$

$\mathrm{ACCUI}2=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXI}2\left(n\right)$

……

$\mathrm{ACCUI}32=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXI}32\left(n\right)$

$\mathrm{ACCUQ}1=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXQ}1\left(n\right)$

$\mathrm{ACCUQ}2=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXQ}2\left(n\right)$

……

$\mathrm{ACCUQ}32=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXQ}32\left(n\right)$

其中MUXI1(n)，MUXI2(n)，……MUXI2(n)分别表示32路实部存储表选择的数据，MUXQ1(n)，MUXQ2(n)，……MUXQ2(n)分别表示32路虚部存储表选择的数据。

用TMI表示ACCUI1，ACCUI2，……ACCUI32经过32路时分复用1的输出数据，

用TMQ表示ACCUQ1，ACCUQ2，……ACCUQ32经过32路时分复用2的输出数据，那么有下列公式：

SOI＝TMI²

SQQ＝TMQ²

ADDIQ＝SQI+SQQ

本发明的有益效果是，由于采用了第一天线、第二天线、第一TD上下行切换开关、第二TD上下行切换开关、模数转换处理单元、第一复混频处理单元、数字下变频处理单元、TD下行同步处理单元、TD上下行切换控制单元、数字上变频处理单元、第二复混频处理单元、数模转换处理单元和功放模块来构成TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统，通过TD下行同步处理单元对下行同步码进行自相关性处理，来得到对上下行切换开关的控制信号，再通过对上下行切换开关的控制从而实现上下行链路的选择。该系统及其方法具有实现容易，成本低的特点。

以下结合附图及实施例对本发明作进一步详细说明；但本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法不局限于实施例。

附图说明

图1是本发明的系统的原理框图；

图2是本发明的系统的下行同步处理单元的原理框图；

图3是本发明的系统的数字下变频处理单元的原理框图；

图4是本发明的含有下行同步码的数据与32路下行同步码自相关的结果的示意图。

具体实施方式

实施例，参见附图所示，本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统，包括：

一第一天线11，用于实现与基站之间的信号的双向传输；

一第二天线12，用于实现与移动终端之间的信号的双向传输；

一第一TD上下行切换开关13，用于实现信号连通方式的切换；

一第二TD上下行切换开关14，用于实现信号连通方式的切换；

一模数转换处理单元15，其用于将模拟中频信号数字化；

一第一复混频处理单元16，其用于产生所需频率并进行信道混频；

一数字下变频处理单元17，其用于信道抽取与滤波；

一TD下行同步处理单元18，其用于对下行信号进行同步处理，以判断下行同步时刻；

一TD上下行切换控制单元19，根据下行同步时刻，对上下行进行切换控制；

一数字上变频处理单元20，其用于将低速率基带信号上变频至中频；

一第二复混频处理单元21，其用于产生所需频率并进行信道混频；

一数模转换处理单元22，其用于将数字中频信号转为模拟输出；

一功放模块23，用于实现功率放大；

第一天线11的信号接收端接至第一TD上下行切换开关13的输入，第二天线12的信号接收端也接至第一TD上下行切换开关13的输入，这样，就可以实现将第一天线11、第二天线12所接收的天线信号传输给第一TD上下行切换开关13；第一天线11的信号发送端接至第二TD上下行切换开关14的输出，第二天线12的信号发送端也接至第二TD上下行切换开关14的输出，这样，就可以将第二TD上下行切换开关14传输出来给的信号通过第一天线11或第二天线12发送出去；第一TD上下行切换开关13的输出接模数转换处理单元15的输入；模数转换处理单元15的输出接至第一复混频处理单元16的输入；第一复混频处理单元16的输出接数字下变频处理单元17的输入；数字下变频处理单元17的输出分别接TD下行同步处理单元18的输入和数字上变频处理单元20的输入；数字上变频处理单元20的输出接第二复混频处理单元21的输入，第二复混频处理单元21的输出接数模转换处理单元22的输入；数模转换处理单元22的输出接功放模块23的输入；功放模块23的输出接第二TD上下行切换开关14的输入；TD下行同步处理单元18的输出接TD上下行切换控制单元19的输入；TD上下行切换控制单元19的输出分别接第一TD上下行切换开关13和第二TD上下行切换开关14的控制端，TD上下行切换控制单元19向第一TD上下行切换开关13和第二TD上下行切换开关14输出控制信号，控制第一TD上下行切换开关13和第二TD上下行切换开关14的切换动作。

所述TD下行同步处理单元18，包括：

一第一移位寄存器模块51，与数字下变频处理单元17的输出相连接，用来存储经过数字下变频处理后的32路实部数据；第一移位寄存器模块为地址可读的64移位寄存器模块；

一第二移位寄存器模块52，与数字下变频处理单元17的输出相连接，用来存储经过数字下变频处理后的32路虚部数据；第二移位寄存器模块也为地址可读的64移位寄存器模块；

一第一计数器53，用来读取第一移位寄存器模块51和第二移位寄存器模块52的数据；第一计数器为64计数器；

二个延迟模块54，用来分别接收第一计数器53所读出的第一移位寄存器模块和第二移位寄存器模块的数据，并分别进行延迟处理；

二个取反模块55，用来分别接收第一计数器53所读出的第一移位寄存器模块和第二移位寄存器模块的数据，并分别进行取反处理；

一第二计数器56，用来分别读取第一移位寄存器模块51的32路实部存储表数据和第二移位寄存器模块52的32路虚部存储表数据；第二计数器也为64计数器；

64个四路选择器57，用来选择输出，每个选择器的输入分别与二个延迟模块54的输出、二个取反模块55的输出以及32路实部存储表中对应的一路输出或32路虚部存储表中对应的一路输出相连接；

64个累加器58，每个累加器的输入分别与对应的四路选择器的输出相连接；

一第一32路时分复用模块59，其输入分别与具有实部结果的32个累加器的输出相连接；

一第二32路时分复用模块60，其输入分别与具有虚部结果的32个累加器的输出相连接；

一第一平方处理模块611，其输入与第一32路时分复用模块59的输出相连接；

一第二平方处理模块612，其输入与第二32路时分复用模块60的输出相连接；

一相加处理模块62，其输入分别与第一平方处理模块611和第二平方处理模块612相连接；

一比较判断模块63，其输入与相加处理模块62的输出相连接，将相加处理模块的输出与预先设置的门限值进行比较，并输出判断结果。

所述的数字下变频处理单元17由一个CIC滤波器171、一个补偿滤波器172和一个基带成型滤波器173构成，CIC滤波器171的输入接第一复混频处理单元16的输出，CIC滤波器171的输出接补偿滤波器172的输入，补偿滤波器172的输出接基带成型滤波器173的输入，基带成型滤波器173的输出分别接TD下行同步处理单元18的输入和数字上变频处理单元20的输入。

本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统，在TD微型直放站系统中，开机时，首先将第一TD上下行切换开关13设置为输入下行信号，即第一天线11接收来自基站的下行信号，第二TD上下行切换开关14设置为输出下行信号，即第二天线12发射来自基站的下行信号，模拟中频信号经过ADC转化为数字信号进入FPGA，数字信号经过NCO进行混频搬移到零中频，再经过数字下变频转化为基带信号；基带信号一路送入TD下行同步处理单元18，判断该时刻是否是下行同步时刻，结果送入TD上下行切换控制单元19；上下行切换控制单元19根据下行同步时刻判断下一帧数据的上下行切换时刻，当输入信号为下行信号时，第一天线11为接收天线，第二天线12为发射天线，当输入为上行信号时，第二天线12为接收天线，第一天线11为发射天线。采用两根天线可以保证接收发射信号的隔离度满足要求

TD下行同步处理单元模块18，其工作流程如下：首先将数字下变频接收到的IQ数据分别存入两个移位寄存器模块，用第一计数器读取两个移位寄存器模块的数据，将输出数据经过延迟和取反模块，变为四路信号送入64个四路选择器，用第二计数器分别读取32路的实部存储表和32路的虚部存储表的数据用来选择64个四路选择器的输出数据，64路输出的数据分别经过64个累加器累加64次，得到64个输入数据与32路下行同步码自相关的实部结果和虚部结果，再经过时分复用，可以节省乘法器资源；经过平方相加的运算后与设定的门限值比较，大于等于门限值时，表示该时刻是下行同步时刻，小于门限值表示该时刻不是下行同步时刻。

数字下变频处理单元由一个CIC滤波器、补偿滤波器和一个基带成型滤波器构成。其中CIC滤波器进行24倍抽取，第二级补偿滤波器进行2倍抽取，最后的RRC用于基带成型，无抽取；需要注意的是，信号在经过CIC 24倍抽取之后，对于TD而言，带内边沿会被衰减，此时需要一个补偿滤波器来补偿1.28M的带内衰减，使之平坦。

本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步方法，包括如下步骤：

a.将模拟中频信号转化为数字中频信号；

b.对该数字中频信号进行信道混频处理，将信号频谱搬移至零中频；

c.进行数字下变频处理；

d.利用TD下行同步码的自相关性来判断TD下行同步时刻，控制上下行转换点的切换；

e.进行数字上变频处理，将数据速率恢复到原始数据率；

f.进行信道混频处理，将频谱搬回中频信号中心频点；

g.最后再将数字信号转化为模拟信号。

所述利用TD下行同步码的自相关性来判断TD下行同步时刻：是将输入信号与32路下行同步码分别做自相关处理，因为每一路同步码有64个码字，所以将64个输入数据与64个码字分别相乘，再相加后的结果再进行平方运算，最后将I，Q两路数据相加，将得到的结果与设定的门限值比较，来判断该时刻是否为下行同步时刻。根据TD协议，由于下行同步码复值化后，值为1或-1，所以64个输入数据与64个码字分别相乘可以采用将输入信号分别经过延迟和取反模块，得到正负信号，再通过多路选择器进行选择来实现。

本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法，是基于下行同步码自相关性来得到对上下行切换开关的控制信号，通过对上下行切换开关的控制从而实现上下行链路的选择。

根据TD协议，32路下行同步码转化为二进制表示后，用-1表示0，1表示1，每一路下行同步码可以表示为：

y＝(y₁，y₂，…，y₆₄)  y_n∈{1，-1}，n＝1，2，...，64

再根据下面公式进行复值化：

$\stackrel{\‾}{y_n}={\left(j\right)}^n\·y_n$ y_n∈{1，-1}，n＝1，2，...，64

$\stackrel{\‾}{y}=(\stackrel{\‾}{y_1},\stackrel{\‾}{y_2},...,\stackrel{\‾}{y_{64}})$ $\stackrel{\‾}{y_n}\∈\{1,-1,j,-j\},n=\mathrm{1,2},...,64$

因此，中各元素是实数、虚数交替取值。

设定s为来自基站的有用信号；s(n)＝I(n)+j·Q(n)；

设定y1为第1路下行同步码；

设定y2为第2路下行同步码；

……

设定y32为第32路下行同步码；

采用下列公式求自相关：

$\mathrm{ACCUI}1=\mathrm{real}\left(\underset{n=1}{\overset{N}{\mathrm{\Σ}}}s\left(n\right)y1{\left(n\right)}^{*}\right)---\left(1\right)$

$\mathrm{ACCUI}2=\mathrm{real}\left(\underset{n=1}{\overset{N}{\mathrm{\Σ}}}s\left(n\right)y2{\left(n\right)}^{*}\right)---\left(2\right)$

……

$\mathrm{ACCUI}32=\mathrm{real}\left(\underset{n=1}{\overset{N}{\mathrm{\Σ}}}s\left(n\right)y32{\left(n\right)}^{*}\right)---\left(32\right)$

$\mathrm{ACCUQ}1=\mathrm{imag}\left(\underset{n=1}{\overset{N}{\mathrm{\Σ}}}s\left(n\right)y1{\left(n\right)}^{*}\right)---\left(33\right)$

$\mathrm{ACCUQ}2=\mathrm{imag}\left(\underset{n=1}{\overset{N}{\mathrm{\Σ}}}s\left(n\right)y2{\left(n\right)}^{*}\right)---\left(34\right)$

……

$\mathrm{ACCUQ}32=\mathrm{imag}\left(\underset{n=1}{\overset{N}{\mathrm{\Σ}}}s\left(n\right)y32{\left(n\right)}^{*}\right)---\left(64\right)$

其中，N＝64，^*表示共轭运算，real表示取实部数据，imag表示取虚部数据。

ACCUI1，ACCUI2，……ACCUI32分别表示输入信号s与32路下行同步码自相关的实部结果，ACCUQ1，ACCUQ2，……ACCUQ32分别表示输入信号s与32路下行同步码自相关的虚部结果。

因为 $\stackrel{\‾}{y_n}\∈\{1,-1,j,-j\};$

所以 $s\left(n\right){\stackrel{\‾}{y_n}}^{*}\∈\{I\left(n\right)+j\·Q\left(n\right),I\left(n\right)-j\·Q\left(n\right),Q\left(n\right)-j\·I\left(n\right),-Q\left(n\right)+j\·I\left(n\right)\};$

因为32路下行同步码复值化的结果已知，当

分别为1，-1，J，-J时，对应的

结果为I(n)+j·Q(n)，-I(n)-j·Q(n)，Q(n)-j·I(n)，-Q(n)+j·I(n)，因此

实部和虚部可以各用一个四选一的选择器来实现，四输入数据顺序为I(n)，-I(n)，Q(n)，-Q(n)，

当

时，实部的四选一选择器输入为0，虚部的四选一选择器输入为2，当

时，实部的四选一选择器输入为1，虚部的四选一选择器输入为3，当

时，实部的四选一选择器输入为2，虚部的四选一选择器输入为1，当

时，实部的四选一选择器输入为3，虚部的四选一选择器输入为0。因此实部虚部各需要32个存储表。

这样可以不占用fpga的乘法器资源。因此将公式(1)——(64)改写成下面的格式：

$\mathrm{ACCUI}1=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXI}1\left(n\right)$

$\mathrm{ACCUI}2=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXI}2\left(n\right)$

……

$\mathrm{ACCUI}32=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXI}32\left(n\right)$

$\mathrm{ACCUQ}1=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXQ}1\left(n\right)$

$\mathrm{ACCUQ}2=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXQ}2\left(n\right)$

……

$\mathrm{ACCUQ}32=\underset{n=1}{\overset{N}{\mathrm{\Σ}}}\mathrm{MUXQ}32\left(n\right)$

其中MUXI1(n)，MUXI2(n)，……MUXI2(n)分别表示32路实部存储表选择的数据，MUXQ1(n)，MUXQ2(n)，……MUXQ2(n)分别表示32路虚部存储表选择的数据。

用TMI表示ACCUI1，ACCUI2，……ACCUI32经过32路时分复用1的输出数据，

用TMQ表示ACCUQ1，ACCUQ2，……ACCUQ32经过32路时分复用2的输出数据，那么有下列公式：

SOI＝TMI²

SQQ＝TMQ²

ADDIQ＝SQI+SQQ

设定下行同步码到达时自相关的门限值为THR，那么当ADDIQ≥THR时，表示该时刻是下行同步码到达时刻，OUT输出为1，当ADDIQ＜THR时，表示该时刻不是下行同步码到达时刻，OUT输出为0。

设定下行同步码到来的时刻为t，设定数据经过模数转换处理单元，第一复混频处理单元，数字下变频处理单元，TD下行同步处理单元的时间为t1，因为TD每一帧数据时长为5ms，设定下一帧数据的上下行第一转换点的时刻为t2，那么t2可以按下列公式计算：

t2＝t+5ms-t1+0.0375ms

其中0.0375ms为TD上下行同步码之间保护时隙时间的一半。

当上下行时隙按照1∶6，2∶5，3∶4，4∶3，5∶2，6∶1，配置的时候，设定相应的上下行第二转换点的时刻为t3，那么t3可以按下列公式计算：

t3＝t2+0.0375ms+0.125ms+0.675ms*i-0.00625ms  i＝1，2，3，4，5，6

其中0.0375ms为TD上下行同步码之间保护时隙时间的一半，0.125ms为上行同步码的时长，0.675ms是TD规定的一个时隙的时长，i为上行时隙的个数，0.00625ms为8个chip的时长。

上述实施例仅用来进一步说明本发明的一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统及其方法，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。

Claims (4)

1.一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统，其特征在于：包括：

一第一天线，用于实现与基站之间的信号的双向传输；

一第二天线，用于实现与移动终端之间的信号的双向传输；

一第一TD上下行切换开关，用于实现信号连通方式的切换；

一第二TD上下行切换开关，用于实现信号连通方式的切换；

一模数转换处理单元，其用于将模拟中频信号数字化；

一第一复混频处理单元，其用于产生所需频率并进行信道混频；

一数字下变频处理单元，其用于信道抽取与滤波；

一TD下行同步处理单元，其用于对下行信号进行同步处理，以判断下行同步时刻；

一TD上下行切换控制单元，根据下行同步时刻，对上下行进行切换控制；

一数字上变频处理单元，其用于将低速率基带信号上变频至中频；

一第二复混频处理单元，其用于产生所需频率并进行信道混频；

一数模转换处理单元，其用于将数字中频信号转为模拟输出；

一功放模块，用于实现功率放大；

第一天线、第二天线的信号接收端分别接至第一TD上下行切换开关的输入，以将第一天线、第二天线所接收的天线信号传输给第一TD上下行切换开关；第一天线、第二天线的信号发送端分别接至第二TD上下行切换开关的输出，以将第二TD上下行切换开关传输给的信号通过第一天线或第二天线发送出去；第一TD上下行切换开关的输出接模数转换处理单元的输入；模数转换处理单元的输出接至第一复混频处理单元的输入；第一复混频处理单元的输出接数字下变频处理单元的输入；数字下变频处理单元的输出分别接TD下行同步处理单元的输入和数字上变频处理单元的输入；数字上变频处理单元的输出接第二复混频处理单元的输入，第二复混频处理单元的输出接数模转换处理单元的输入；数模转换处理单元的输出接功放模块的输入；功放模块的输出接第二TD上下行切换开关的输入；TD下行同步处理单元的输出接TD上下行切换控制单元的输入；TD上下行切换控制单元的输出分别接第一TD上下行切换开关和第二TD上下行切换开关的控制端，TD上下行切换控制单元向第一TD上下行切换开关和第二TD上下行切换开关输出控制信号，控制第一TD上下行切换开关和第二TD上下行切换开关的切换动作。

2.根据权利要求1所述的TD-SCDMA直放站的基于下行同步码自相关性的下行同步系统，其特征在于：所述TD下行同步处理单元，包括：

一第一移位寄存器模块，与数字下变频处理单元的输出相连接，用来存储经过数字下变频处理后的32路实部数据；

一第二移位寄存器模块，与数字下变频处理单元的输出相连接，用来存储经过数字下变频处理后的32路虚部数据；

一第一计数器，用来读取第一移位寄存器模块和第二移位寄存器模块的数据；

二个延迟模块，用来分别接收第一计数器所读出的第一移位寄存器模块和第二移位寄存器模块的数据，并分别进行延迟处理；

二个取反模块，用来分别接收第一计数器所读出的第一移位寄存器模块和第二移位寄存器模块的数据，并分别进行取反处理；

一第二计数器，用来分别读取第一移位寄存器模块的32路实部存储表数据和第二移位寄存器模块的32路虚部存储表数据；

64个四路选择器，用来选择输出，每个选择器的输入分别与二个延迟模块的输出、二个取反模块的输出以及32路实部存储表中对应的一路输出或32路虚部存储表中对应的一路输出相连接；

64个累加器，每个累加器的输入分别与对应的四路选择器的输出相连接；

一第一32路时分复用模块，其输入分别与具有实部结果的32个累加器的输出相连接；

一第二32路时分复用模块，其输入分别与具有虚部结果的32个累加器的输出相连接；

一第一平方处理模块，其输入与第一32路时分复用模块的输出相连接；

一第二平方处理模块，其输入与第二32路时分复用模块的输出相连接；

一相加处理模块，其输入分别与第一平方处理模块和第二平方处理模块相连接；

一比较判断模块，其输入与相加处理模块的输出相连接，将相加处理模块的输出与预先设置的门限值进行比较，并输出判断结果。

3.根据权利要求1所述的基于互相关和LMS的干扰迭代消除系统，其特征在于：所述的数字下变频处理单元由一个CIC滤波器、一个补偿滤波器和一个基带成型滤波器构成，CIC滤波器的输入接第一复混频处理单元的输出，CIC滤波器的输出接补偿滤波器的输入，补偿滤波器的输出接基带成型滤波器的输入，基带成型滤波器的输出分别接TD下行同步处理单元的输入和数字上变频处理单元的输入。

4.一种TD-SCDMA直放站的基于下行同步码自相关性的下行同步方法，其特征在于：包括如下步骤：

a.将模拟中频信号转化为数字中频信号；

b.对该数字中频信号进行信道混频处理，将信号频谱搬移至零中频；

c.进行数字下变频处理；

d.利用TD下行同步码的自相关性来判断TD下行同步时刻，控制上下行转换点的切换；

e.进行数字上变频处理，将数据速率恢复到原始数据率；

f.进行信道混频处理，将频谱搬回中频信号中心频点；

g.最后再将数字信号转化为模拟信号。

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