CN103078592B - 基于相同fpga乘法器资源实现的任意抽取数字下变频方法 - Google Patents

基于相同fpga乘法器资源实现的任意抽取数字下变频方法 Download PDF

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Abstract

本发明涉及一种基于相同FPGA乘法器资源实现的任意抽取数字下变频方法，充分利用FPGA的内部资源，使用移位寄存器进行数据顺序的改变，将两路一倍数据率的数据变换成一路两倍数据率的数据，按照系数对称的原则进行预加处理。使用相同的乘法器资源，在不同抽取率条件下复用这些乘法器，以实现不同抽取率的数字下变频运算，抽取率可为任意整数。本发明的优越性在于：使用相同的乘法器资源实现不同抽取的数字下变频处理；抽取率可以为任意整数。

Description

基于相同FPGA乘法器资源实现的任意抽取数字下变频方法
技术领域
本发明属于雷达信号处理中的数字中频接收领域，具体涉及一种基于相同FPGA乘法器资源实现的任意抽取数字下变频方法。
背景技术
数字中频接收是通信及雷达系统必不可少的组成部分。传统的数字下变频方法，是在经过中频AD采样后，使用同向和正交两个支路对采样数据进行抽取滤波处理，但由于系统存在不同抽取率分时工作的可能性，因此针对不同抽取率的数字下变频模块需要独立设计，增加了FPGA的乘法器资源。
发明内容
要解决的技术问题
为了避免现有技术的不足之处，本发明提出一种基于相同FPGA乘法器资源实现的任意抽取数字下变频方法，针对不同抽取率的数字下变频模块需要重新设计的问题提出的解决方案，可以应用于存在多种抽取率的军用和民用中频数字接收产品领域。
技术方案
一种基于相同FPGA乘法器资源实现的任意抽取数字下变频方法，其特征在于步骤如下：
步骤1：将XMHz数据率的数据与数字本振产生的正弦相乘得到混频后的数据Imix(0)，与数字本振产生的余弦数据相乘得到混频后的Qmix(0)；
步骤2：采用移位寄存器对数据Imix(0)进行N个XMHz时钟周期的延时，得到Imix(1N)；所述N为抽取率；
采用移位寄存器对数据Imix(1N)进行N个XMHz时钟周期的延时，得到Imix(2N),采用同样的方法分别得到Imix(3N)、Imix(4N)、Imix(5N)、Imix(6N)、Imix(7N)、Imix(8N)、Imix(9N)、Imix(10N)；
所述N为抽取率；
步骤3：使用可变延时的移位寄存器，以输入的Imix(9N)数据中的N个数据为一组，奇数组与相邻的偶数组相互交换，得到输出数据Imix(11N)；
步骤4：采用移位寄存器对数据Imix(11N)进行N个XMHz时钟周期的延时，得到Imix(12N),采用同样的方法分别得到Imix(13N)、Imix(14N)、Imix(15N)、Imix(16N)、Imix(17N)、Imix(18N)、Imix(19N)、Imix(20N)；
步骤5：产生系数对称的20N阶抽取滤波器权系数，将其中系数的第1～2N存在只读存储器ROM1中、系数的第2N+1～4N存在只读存储器ROM2中、系数的第4N+1～6N存在只读存储器ROM3中、系数的第6N+1～8N存在只读存储器ROM4中、系数的第8N+1～10N存在只读存储器ROM5中；
步骤6：以两倍速率时钟2XMHz为时钟，以复位信号sclr上升沿为起始，同步计数产生数据选择信号sel信号、flag信号以及滤波器系数读地址raddr；
当sel信号为0时，I2x(1N)等于Imix(1N)、I2x(1N)等于Imix(3N)、I2x(3N)等于Imix(5N)、I2x(4N)等于Imix(7N)、I2x(5N)等于Imix(9N)、I2x(6N)等于Imix(11N)、I2x(7N)等于Imix(13N)、I2x(8N)等于Imix(15N)、I2x(9N)等于Imix(17N)、I2x(10N)等于Imix(19N)；
当sel信号为1时，I2x(1N)等于Imix(2N)、I2x(1N)等于Imix(4N)、I2x(3N)等于Imix(6N)、I2x(4N)等于Imix(8N)、I2x(5N)等于Imix(10N)、I2x(6N)等于Imix(12N)、I2x(7N)等于Imix(14N)、I2x(8N)等于Imix(16N)、I2x(9N)等于Imix(18N)、I2x(10N)等于Imix(20N)；
步骤7：
将I2x(1N)、I2x(10N)送给乘法器模块1的A和D端，I2x(1N)对应的滤波器系数送给乘法器模块1的B端；所述的乘法器模块1为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM1中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(2N)、I2x(9N)送给乘法器模块2的A和D端，I2x(2N)对应的滤波器系数送给乘法器模块2的B端；所述的乘法器模块2为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM2中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(3N)、I2x(8N)送给乘法器模块3的A和D端，I2x(3N)对应的滤波器系数送给乘法器模块3的B端；所述的乘法器模块3为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM3中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(4N)、I2x(7N)送给乘法器模块4的A和D端，I2x(4N)对应的滤波器系数送给乘法器模块4的B端；所述的乘法器模块4为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM4中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(5N)、I2x(6N)送给乘法器模块5的A和D端，I2x(5N)对应的滤波器系数送给乘法器模块5的B端；所述的乘法器模块5为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM5中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
步骤8：将flag信号产生时延时N个周期得到有效信号fir_v，当fir_v为1时，将五个乘法器的输出数据P1、P2、P3、P4和P5进行求和得到任意抽取的DDC的I路输出；
以Qmix(0)数据替换Imix(0)，按照步骤2~步骤8的处理方法，得到任意抽取的DDC的Q路输出。
有益效果
本发明提出的一种基于相同FPGA乘法器资源实现的任意抽取数字下变频方法，充分利用FPGA的内部资源，使用移位寄存器进行数据顺序的改变，将两路一倍数据率的数据变换成一路两倍数据率的数据，按照系数对称的原则进行预加处理。使用相同的乘法器资源，在不同抽取率条件下复用这些乘法器，以实现不同抽取率的数字下变频运算，抽取率可为任意整数。
与传统检测方法相比，本发明的优越性在于：
1、使用相同的乘法器资源实现不同抽取的数字下变频处理；
2、抽取率可以为任意整数。
具体实施方式
现结合实施例对本发明作进一步描述：
步骤一：
将XMHz数据率的数据与数字本振产生的正弦相乘得到混频后的数据Imix(0)，与数字本振产生的余弦数据相乘得到混频后的Qmix(0)；
步骤二：
采用移位寄存器对数据Imix(0)进行N个XMHz时钟周期的延时，得到Imix(1N)，
采用移位寄存器对数据Imix(1N)进行N个XMHz时钟周期的延时，得到Imix(2N)，
采用移位寄存器对数据Imix(2N)进行N个XMHz时钟周期的延时，得到Imix(3N)，
采用移位寄存器对数据Imix(3N)进行N个XMHz时钟周期的延时，得到Imix(4N)，
采用移位寄存器对数据Imix(4N)进行N个XMHz时钟周期的延时，得到Imix(5N)，
采用移位寄存器对数据Imix(5N)进行N个XMHz时钟周期的延时，得到Imix(6N)，
采用移位寄存器对数据Imix(6N)进行N个XMHz时钟周期的延时，得到Imix(7N)，
采用移位寄存器对数据Imix(7N)进行N个XMHz时钟周期的延时，得到Imix(8N)，
采用移位寄存器对数据Imix(8N)进行N个XMHz时钟周期的延时，得到Imix(9N)，
采用移位寄存器对数据Imix(9N)进行N个XMHz时钟周期的延时，得到Imix(10N)；
步骤三：使用可变延时的移位寄存器，以输入的Imix(9N)数据中的N个数据为一组，奇数组与相邻的偶数组相互交换，得到输出数据Imix(11N)；例如N=2时，输入数据顺序为：Imix(0)、Imix(1)、Imix(2)、Imix(3)、Imix(4)、Imix(5)、Imix(6)、Imix(7)……，经过处理后，输出数据的顺序为：Imix(2)、Imix(3)、Imix(0)、Imix(1)、Imix(6)、Imix(7)、Imix(4)、Imix(5)……；
步骤四：
采用移位寄存器对数据Imix(11N)进行N个XMHz时钟周期的延时，得到Imix(12N)，
采用移位寄存器对数据Imix(12N)进行N个XMHz时钟周期的延时，得到Imix(13N)，
采用移位寄存器对数据Imix(13N)进行N个XMHz时钟周期的延时，得到Imix(14N)，
采用移位寄存器对数据Imix(14N)进行N个XMHz时钟周期的延时，得到Imix(15N)，
采用移位寄存器对数据Imix(15N)进行N个XMHz时钟周期的延时，得到Imix(16N)，
采用移位寄存器对数据Imix(16N)进行N个XMHz时钟周期的延时，得到Imix(17N)，
采用移位寄存器对数据Imix(17N)进行N个XMHz时钟周期的延时，得到Imix(18N)，
采用移位寄存器对数据Imix(18N)进行N个XMHz时钟周期的延时，得到Imix(19N)，
采用移位寄存器对数据Imix(19N)进行N个XMHz时钟周期的延时，得到Imix(20N)；
步骤五：
产生系数对称的20N阶抽取滤波器权系数，将其中的系数的第1～2N存在只读存储器ROM1中、系数的第2N+1～4N存在只读存储器ROM2中、系数的第4N+1～6N存在只读存储器ROM3中、系数的第6N+1～8N存在只读存储器ROM4中、系数的第8N+1～10N存在只读存储器ROM5中；
步骤六：以两倍速率时钟2XMHz为时钟，以复位信号sclr上升沿为起始，同步计数产生数据选择信号sel信号、flag信号以及滤波器系数读地址raddr；sel信号为0时，I2x(1N)等于Imix(1N)、I2x(1N)等于Imix(3N)、I2x(3N)等于Imix(5N)、I2x(4N)等于Imix(7N)、I2x(5N)等于Imix(9N)、I2x(6N)等于Imix(11N)、I2x(7N)等于Imix(13N)、I2x(8N)等于Imix(15N)、I2x(9N)等于Imix(17N)、I2x(10N)等于Imix(19N)，sel信号为1时，I2x(1N)等于Imix(2N)、I2x(1N)等于Imix(4N)、I2x(3N)等于Imix(6N)、I2x(4N)等于Imix(8N)、I2x(5N)等于Imix(10N)、I2x(6N)等于Imix(12N)、I2x(7N)等于Imix(14N)、I2x(8N)等于Imix(16N)、I2x(9N)等于Imix(18N)、I2x(10N)等于Imix(20N)；
步骤七：
将I2x(1N)、I2x(10N)送给乘法器模块1的A和D端，I2x(1N)对应的滤波器系数送给乘法器模块1的B端；所述的乘法器模块1为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM1中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(2N)、I2x(9N)送给乘法器模块2的A和D端，I2x(2N)对应的滤波器系数送给乘法器模块2的B端；所述的乘法器模块2为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM2中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(3N)、I2x(8N)送给乘法器模块3的A和D端，I2x(3N)对应的滤波器系数送给乘法器模块3的B端；所述的乘法器模块3为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM3中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(4N)、I2x(7N)送给乘法器模块4的A和D端，I2x(4N)对应的滤波器系数送给乘法器模块4的B端；所述的乘法器模块4为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM4中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(5N)、I2x(6N)送给乘法器模块5的A和D端，I2x(5N)对应的滤波器系数送给乘法器模块5的B端；所述的乘法器模块5为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM5中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
步骤八：将flag信号产生时延时N个周期得到有效信号fir_v，当fir_v为1时，将五个乘法器的输出数据P1、P2、P3、P4和P5进行求和得到任意抽取的DDC的I路输出；
以Qmix(0)数据替换Imix(0)，按照步骤二~步骤八的处理方法，得到任意抽取的DDC的Q路输出。

Claims (1)

1.一种基于相同FPGA乘法器资源实现的任意抽取数字下变频方法，其特征在于步骤如下：
步骤1：将XMHz数据率的数据与数字本振产生的正弦相乘得到混频后的数据Imix(0)，与数字本振产生的余弦数据相乘得到混频后的Qmix(0)；
步骤2：采用移位寄存器对数据Imix(0)进行N个XMHz时钟周期的延时，得到Imix(1N)；所述N为抽取率；
采用移位寄存器对数据Imix(1N)进行N个XMHz时钟周期的延时，得到Imix(2N),采用同样的方法分别得到Imix(3N)、Imix(4N)、Imix(5N)、Imix(6N)、Imix(7N)、Imix(8N)、Imix(9N)、Imix(10N)；
所述N为抽取率；
步骤3：使用可变延时的移位寄存器，以输入的Imix(9N)数据中的N个数据为一组，奇数组与相邻的偶数组相互交换，得到输出数据Imix(11N)；
步骤4：采用移位寄存器对数据Imix(11N)进行N个XMHz时钟周期的延时，得到Imix(12N),采用同样的方法分别得到Imix(13N)、Imix(14N)、Imix(15N)、Imix(16N)、Imix(17N)、Imix(18N)、Imix(19N)、Imix(20N)；
步骤5：产生系数对称的20N阶抽取滤波器权系数，将其中系数的第1～2N存在只读存储器ROM1中、系数的第2N+1～4N存在只读存储器ROM2中、系数的第4N+1～6N存在只读存储器ROM3中、系数的第6N+1～8N存在只读存储器ROM4中、系数的第8N+1～10N存在只读存储器ROM5中；
步骤6：以两倍速率时钟2XMHz为时钟，以复位信号sclr上升沿为起始，同步计数产生数据选择信号sel信号、flag信号以及滤波器系数读地址raddr；
当sel信号为0时，I2x(1N)等于Imix(1N)、I2x(1N)等于Imix(3N)、I2x(3N)等于Imix(5N)、I2x(4N)等于Imix(7N)、I2x(5N)等于Imix(9N)、I2x(6N)等于Imix(11N)、I2x(7N)等于Imix(13N)、I2x(8N)等于Imix(15N)、I2x(9N)等于Imix(17N)、I2x(10N)等于Imix(19N)；
当sel信号为1时，I2x(1N)等于Imix(2N)、I2x(1N)等于Imix(4N)、I2x(3N)等于Imix(6N)、I2x(4N)等于Imix(8N)、I2x(5N)等于Imix(10N)、I2x(6N)等于Imix(12N)、I2x(7N)等于Imix(14N)、I2x(8N)等于Imix(16N)、I2x(9N)等于Imix(18N)、I2x(10N)等于Imix(20N)；
步骤7：
将I2x(1N)、I2x(10N)送给乘法器模块1的A和D端，I2x(1N)对应的滤波器系数送给乘法器模块1的B端；所述的乘法器模块1为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM1中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(2N)、I2x(9N)送给乘法器模块2的A和D端，I2x(2N)对应的滤波器系数送给乘法器模块2的B端；所述的乘法器模块2为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM2中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(3N)、I2x(8N)送给乘法器模块3的A和D端，I2x(3N)对应的滤波器系数送给乘法器模块3的B端；所述的乘法器模块3为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM3中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(4N)、I2x(7N)送给乘法器模块4的A和D端，I2x(4N)对应的滤波器系数送给乘法器模块4的B端；所述的乘法器模块4为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM4中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
将I2x(5N)、I2x(6N)送给乘法器模块5的A和D端，I2x(5N)对应的滤波器系数送给乘法器模块5的B端；所述的乘法器模块5为实现（A+D）×B以及（A+D）×B＋P运算的乘法器模块；所述滤波器系数根据滤波器系数读地址raddr从只读存储器ROM5中读出，flag为1时进行（A+D）×B运算，flag为0时进行（A+D）×B＋P；
步骤8：将flag信号产生时延时N个周期得到有效信号fir_v，当fir_v为1时，将五个乘法器的输出数据P1、P2、P3、P4和P5进行求和得到任意抽取的DDC的I路输出；
以Qmix(0)数据替换Imix(0)，按照步骤2~步骤8的处理方法，得到任意抽取的DDC的Q路输出。
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王春来.数字下变频的FPGA实现.《中国优秀硕士学位论文全文数据库》.2012,第1-38页. *

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CN103078592A (zh) 2013-05-01

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