CN201656979U - 一种低时延的数字选频器 - Google Patents

Abstract

本实用新型公开了一种低时延的数字选频器，包括下行下变频器、下行ADC、下行DAC、下行上变频器、下行本振、FPGA数字选频子模块、上行下变频器、上行ADC、上行DAC、上行上变频器、上行本振、电源管理子模块、监控子模块和时钟管理子模块；FPGA数字选频子模块包括多个混频器、多个第一积分器组、多个降采样器、一合路器，一第一微分器组，一FIR滤波器，一第二微分器组、一分路器、多个升采样器、多个第二积分器组、多个复混频器和四个加法器。利用FPGA数字选频子模块来基于多时钟域的数字选频，使得在确定的降采样率R下，共用一组滤波器的信道数量超过降采样率R，有效地解决现有技术中的生产性差、覆盖率低的问题。

Description

一种低时延的数字选频器

技术领域

本实用新型涉及一种通信技术领域中的选频装置，特别是涉及一种能够解决资源消耗的低时延的数字选频器。

背景技术

在我国现在的通信系统中常用的选频方法基本为模拟选频，模拟选频主要存在有如下问题：一是，使调试工作很难，可生产性差，工程调试不方便；二是，上下行的隔离度难做，容易自激；三是，模拟选频的GSM直放站很难满足欧洲标准；四是，不能做到时隙AGC(对每个时隙进行自动增益调节的一种技术)，使GSM的直放站的覆盖效率大大降低。

目前，已公开的专利号为ZL 200920012632.4的专利文件介绍了一种GSM数字多选频直放站及所采用的多信道选频数字信号处理方法，它包括：上行链路、下行链路、第一双工器模块、第二双工器模块及控制单元；所述上行链路包括上行低噪声放大模块、上行第一模拟混频模块、上行模数转换模块、上行数字信道选频模块、上行数模转换模块、上行第二模拟混频模块及上行功放模块；所述下行链路包括下行低噪声放大模块、下行第一模拟混频模块、下行模数转换模块、下行数字信道选频模块、下行数模转换模块、下行第二模拟混频模块及下行功放模块；所述上行模数转换模块、上行数字信道选频模块、上行数模转换模块、下行模数转换模块、下行数字信道选频模块和下行数模转换模块的端口接控制单元的端口。施主天线接收基站下行信号，经第一双工器模块送下行低噪声放大模块放大后，由下行第一模拟混频模块下变频到中频信号，再经下行模数转换模块转换后进入下行数字信道选频模块完成选频功能，选频信号经下行数模转换模块进行转换后，再经下行第二模拟混频模块上变频到射频信号，经下行功放模块放大后通过第二双工器模块送往电缆及分配系统，由重发天线向覆盖区辐射。重发天线接收移动台上行信号，经第二双工器模块将上行信号送上行低噪声放大模块放大后，由上行第一模拟混频模块下变频到模拟中频信号，再经上行模数转换模块转换后进入上行数字信道选频模块完成数字选频功能，选频信号经上行数模转换模块进行转换后，再经上行第二模拟混频模块上变频到射频信号，经上行功放模块放大后通过第一双工器模块送往施主天线，再经施主天线发送到基站，中频的信道选择、滤波需要用软件实现。

在数字选频直放站中，资源消耗和系统延时是两大核心指标。直放站一般要求延时必须小于10us。基于多采样率滤波组技术的数字选频，其延时的大小主要由FIR滤波器的组延时决定。一般来说，采样率降低得越多，同等带外抑制指标下，数字选频所需的资源越少，但是相应的延时也越大。对于直放站的数字选频器，降采样率R主要从两个方面影响资源消耗：首先，用较少的FIR抽头数量即达到同等带外抑制；其次，多个信道共用一组滤波器。而对于确定抽头量的FIR滤波器，其组延时由样点的采样率决定，或者说，由降采样率R决定。在现有的方法中，在确定的降采样率R下，共用一组滤波器的信道数量最多为降采样率R的一半。

实用新型内容

本实用新型的目的在于克服现有技术之不足，提供一种低时延的数字选频器，是在数字选频器内置有基于多时钟域的数字选频方式的器件，使得在确定的降采样率R下，共用一组滤波器的信道数量超过降采样率R，而仅受限于系统所能达到的最高时钟，能够以更低的成本满足直放站的技术指标要求。

本实用新型解决其技术问题所采用的技术方案是：一种低时延的数字选频器，包括下行下变频器、下行ADC、下行DAC、下行上变频器、下行本振、FPGA数字选频子模块、上行下变频器、上行ADC、上行DAC、上行上变频器、上行本振、电源管理子模块、监控子模块和时钟管理子模块；

下行下变频器的输入接至下行链路的低噪模块，下行下变频器的输出接至下行ADC的输入，下行ADC的输出接至FPGA数字选频子模块的输入，FPGA数字选频子模块的输出接至下行DAC的输入，下行DAC的输出接至下行上变频器的输入，下行上变频器的输出接至下行链路的功放模块，下行本振分别与下行下变频器和下行上变频器相连接；

上行下变频器的输入接至上行链路的低噪模块，上行下变频器的输出接至上行ADC的输入，上行ADC的输出接至FPGA数字选频子模块的输入，FPGA数字选频子模块的输出接至上行DAC的输入，上行DAC的输出接至上行上变频器的输入，上行上变频器的输出接至上行链路的功放模块，上行本振分别与上行下变频器和上行上变频器相连接；电源管理子模块连接在上行链路和下行链路中为各个模块的正常工作提供电源；监控子模块连接在上行链路和下行链路中对各个模块进行初始化设置，监控系统的工作状态；时钟管理子模块分别与FPGA数字选频子模块、下行ADC、下行DAC、上行ADC和上行DAC相连接，时钟管理子模块向FPGA数字选频子模块、下行ADC、下行DAC、上行ADC和上行DAC输出时钟信号。

所述的FPGA数字选频子模块包括多个混频器、多个第一积分器组、多个降采样器、一合路器，一第一微分器组，一FIR滤波器，一第二微分器组、一分路器、多个升采样器、多个第二积分器组、多个复混频器和四个加法器；

上行链路和下行连路的AD输出分别接至多个混频器；多个混频器的输出分别接至多个第一积分器组的输入，且是一个混频器的输出分成二路分别接二个第一积分器组；多个第一积分器组的输出分别对应接多个降采样器；多个降采样器的输出接至一个合路器；合路器的输出接第一微分器组的输入；第一微分器组的输出接FIR滤波器的输入；FIR滤波器的输出接第二微分器组的输入；第二微分器组的输出接分路器的输入；分路器的输出分别接多个升采样器的输入；多个升采样器的输出分别对应接多个第二积分器组的输入；多个第二积分器组的输出分别接多个复混频器的输入，且是每两个第二积分器组的输出接一个复混频器；多个复混频器的输出分别接至四个加法器的输入，一个加法器对所有上行的正输出相加，另一个加法器对所有上行的负输出相加，再一个加法器对所有下行的正输出相加，又一个加法器对所有下行的负输出相加。

所述的合路器、第一微分器组、FIR滤波器、第二微分器组和分路器均含有命名为Dg的移位寄存器组，该移位寄存器组的流水线级数为P，等于合路器的输入数量。

本实用新型的一种低时延的数字选频器，FPGA数字选频子模块是连接在由下行下变频器、下行ADC、下行DAC、下行上变频器所构成的下行链路和由上行下变频器、上行ADC、上行DAC、上行上变频器所构成的上行链路中，对下行链路和上行链路的AD输出进行数字多选频处理，并将处理结果作为DA输入返回给下行链路和上行链路；

上行链路的上行低噪模块输出信号进入上行下变频器变换为中频信号，中频信号进入上行ADC进行带通欠采样，采样后的数据进入FPGA数字选频子模块进行数字多选频处理，处理后作为DA输入送往上行DAC产生中频信号，中频信号经上行上变频器变换为射频信号后输出；

下行链路的下行低噪模块输出信号进入下行下变频器变换为中频信号，中频信号进入下行ADC进行带通欠采样，采样后的数据进入FPGA数字选频子模块进行数字多选频处理，处理后作为DA输入送往下行DAC产生中频信号，中频信号经下行上变频器变换为射频信号后输出；

FPGA数字选频子模块在内部处理过程中，是按先后顺序，采用三个时钟域对数字信号进行降采样、滤波和升采样的处理：在第一时钟域中，是用混频器、第一积分器组和降采样器对信号进行顺序处理；在第二时钟域中，是用合路器，第一微分器组，FIR滤波器，第二微分器组和分路器对信号进行顺序处理；在第三时钟域中，是用升采样器、第二积分器组和复混频器对信号进行顺序处理。

FPGA数字选频子模块在内部处理过程中，对于预先设定的信道数K、降采样率R和倍数e，是将4K个降采样器的输出输入到合路器中，由合路器将4K路信号合并成一路信号；

其中，

当4K＝R时，合路器和降采样器采用相同的工作时钟，其中合路器有R个输入；

当4K＜R时，如果合路器和降采样器采用相同的工作时钟，则采用有R个输入的合路器，其中R-4K个输入补零；如果合路器的时钟是降采样器的e倍，则采用有eR(eR＞＝4K)个输入的合路器，其中eR-4K个输入补零；

当4K＞R时，令合路器的时钟是降采样器的e倍，使得eR＞＝4K；此时，采用有eR个输入的合路器，其中eR-4K个输入补零。

FPGA数字选频子模块在内部处理过程中，其中：混频器、第一积分器组工作在相同的时钟下；合路器，第一微分器组，FIR滤波器，第二微分器组和分路器工作在相同的时钟下；第二积分器组和复混频器工作在相同的时钟下。

FPGA数字选频子模块在内部处理过程中，所选定的三个时钟域中，用于滤波的第二时钟域的工作时钟为用于降采样的第一时钟域的工作时钟和用升采样的第三时钟域的工作时钟的若干倍。

本实用新型的一种低时延的数字选频器，由FPGA数字选频子模块进行数字多选频处理，其处理过程为：

对于K选(信道数为K)的数字选频器，采用2K个数字混频器，将待选信道搬移到零频；如果AD欠采样后上下行信道中心频点一致，则采用K个数字混频器，每个数字混频器分别产生I和Q两路信号，上下行信道总共产生4K路信号；

每个混频器需要两路分别为sin和cos信号作为载频，sin和cos信号的产生基于直接数字频率合成技术(DDS)；

数字混频器输出的4K路信号分别送入下变频的第一积分器组，每个下变频的第一积分器组由若干个级联的积分器构成；

每个第一积分器组的输出分别通过一个降速率为R的降采样器，降速率为R的降采样器完成每R个抽样值输出一个的操作；

将4K个降采样器输出的信号输入到合路器，合路器将4K路信号合并成一路信号；合并过程会遇到以下三种情况：

(1)当4K＝R时，合路器和降采样器采用相同的工作时钟，其中合路器有R个输入；

(2)当4K＜R时，

①如果合路器和降采样器采用相同的工作时钟，则采用有R个输入的合路器，其中R-4K个输入补零；

②如果合路器的时钟是降采样器的e倍，则采用有eR(eR＞＝4K)个输入的合路器，其中eR-4K个输入补零；

(3)当4K＞R时，令合路器的时钟是降采样器的e倍，使得eR＞＝4K；此时，采用有eR个输入的合路器，其中eR-4K个输入补零。

合路器、第一微分器组、FIR滤波器、第二微分器组和分路器工作在相同的时钟下；合路器、第一微分器组、FIR滤波器、第二微分器组和分路器均有命名为Dg的移位寄存器组，该移位寄存器组的流水线级数为P，等于合并器的输入数；

合路器的输出信号输入到第一微分器组，第一微分器组由若干个级联的微分器构成；

第一微分器组的输出连接到FIR滤波器的输入；

FIR滤波器的输出连接到第二微分器组的输入，第二微分器组由若干个级联的微分器构成；

第二微分器组的输出与分路器的输入相连接；

分路器将信号分解成P路输出，经筛选后得到4K个有效的输出；

分路器的4K个有效的输出信号分别输给4K个升采样器，4K个升速率为R的升采样器在每两个数据中间插入R-1个零；

4K个升采样器的输出分别连接到第二积分器组的输入；

4K个第二积分器组的输出分别连接到2K个复混频器，即每2个第二积分器组连接一个复混频器；

复混频器产生正负两种输出，所有上行的正输出相加，所有上行的负输出相加，所有下行的正输出相加，所有下行的负输出相加；

4个加法器产生的4个输出信号送给DA转换器。

本实用新型的有益效果是，由于采用了FPGA数字选频子模块进行数字多选频处理，且该FPGA数字选频子模块由多个混频器、多个第一积分器组、多个降采样器、一合路器，一第一微分器组，一FIR滤波器，一第二微分器组、一分路器、多个升采样器、多个第二积分器组、多个复混频器和四个加法器构成，能够实现多时钟域的数字选频方式，使得在确定的降采样率R下，共用一组滤波器的信道数量超过降采样率R，而仅受限于系统所能达到的最高时钟，能够有效降低数字选频的成本，进一步解决现有技术中的生产性差、覆盖率低的问题。

本实用新型的与现有技术相比，具有如下的优点：一是，共用一组滤波器可使信道数量成倍提高，能有效降低资源消耗；二是，中频的信道选择、滤波用工作时钟实现，成本优势明显；三是，产品运行稳定性和可靠性高，后期维护便捷。

以下结合附图及实施例对本实用新型作进一步详细说明；但本实用新型的一种低时延的数字选频器不局限于实施例。

附图说明

图1是本实用新型的结构示意图；

图2是本实用新型的FPGA数字选频子模块的示意图；

图3是本实用新型的FPGA数字选频子模块中的混频器的示意图；

图4是本实用新型的FPGA数字选频子模块中的直接数字频率合成器(DDS)的示意图；

图5是本实用新型的FPGA数字选频子模块中的积分器组的示意图；

图6是本实用新型的FPGA数字选频子模块中的积分器组的积分器的示意图；

图7是本实用新型的FPGA数字选频子模块中的Dg寄存器组的示意图；

图8是本实用新型的FPGA数字选频子模块中的微分器组的示意图；

图9是本实用新型的FPGA数字选频子模块中的微分器组的微分器的示意图；

图10是本实用新型的FPGA数字选频子模块中的FIR滤波器的示意图；

图11是本实用新型的FPGA数字选频子模块中的降采样器的示意图；

图12是本实用新型的FPGA数字选频子模块中的升采样器的示意图；

图13是本实用新型的FPGA数字选频子模块中的复混频器的示意图。

具体实施方式

实施例，参见附图所示，本实用新型的一种低时延的数字选频器，包括下行下变频器11、下行ADC12、下行DAC13、下行上变频器14、下行本振15、FPGA数字选频子模块3、上行下变频器21、上行ADC22、上行DAC23、上行上变频器24、上行本振25、电源管理子模块10、监控子模块20和时钟管理子模块30。

下行下变频器11的输入接至下行链路的低噪模块，下行下变频器11的输出接至下行ADC12的输入，下行ADC12的输出接至FPGA数字选频子模块3的输入，FPGA数字选频子模块3的输出接至下行DAC13的输入，下行DAC13的输出接至下行上变频器14的输入，下行上变频器14的输出接至下行链路的功放模块，下行本振15分别与下行下变频器11和下行上变频器14相连接；上行下变频器21的输入接至上行链路的低噪模块，上行下变频器21的输出接至上行ADC22的输入，上行ADC22的输出接至FPGA数字选频子模块3的输入，FPGA数字选频子模块3的输出接至上行DAC23的输入，上行DAC23的输出接至上行上变频器24的输入，上行上变频器24的输出接至上行链路的功放模块，上行本振25分别与上行下变频器21和上行上变频器24相连接；电源管理子模块10连接在上行链路和下行链路中为各个模块的正常工作提供电源；监控子模块20连接在上行链路和下行链路中对各个模块进行初始化设置，监控系统的工作状态；时钟管理子模块30分别与FPGA数字选频子模块3、下行ADC12、下行DAC13、上行ADC22和上行DAC23相连接，时钟管理子模块30向FPGA数字选频子模块3、下行ADC12、下行DAC13、上行ADC22和上行DAC23输出时钟信号。

本实用新型的一种低时延的数字选频器，是利用FPGA数字选频子模块3来实现数字多选频处理，以K选信道为例，该FPGA数字选频子模块3包括2K个混频器301、4K个第一积分器组302、4K个降采样器303、一合路器304，一第一微分器组305，一FIR滤波器306，一第二微分器组307、一分路器308、4K个升采样器309、4K个第二积分器组310、2K个复混频器311和四个加法器312。

上行链路和下行连路的AD输出分别接至2K个混频器301；2K个混频器301的输出分别接至4K个第一积分器组302的输入，即1个混频器301的输出分成二路接二个第一积分器组302；4K个第一积分器组302的输出分别对应接4K个降采样器303，即每个第一积分器组302的输出接一个降采样器303；4K个降采样器303的输出接至一个合路器304；合路器304的输出接第一微分器组305的输入；微分器组305的输出接FIR滤波器306的输入；FIR滤波器306的输出接第二微分器组307的输入；第二微分器组307的输出接分路器308的输入；分路器308的输出分别接4K个升采样器309的输入；4K个升采样器309的输出分别接4K个第二积分器组310的输入，即每个升采样器309的输出接一个第二积分器组310；4K个第二积分器组310的输出分别接2K个复混频器311的输入，即每两个第二积分器组310的输出接一个复混频器311；2K个复混频器311的输出分别接至四个加法器312的输入，一个加法器312对所有上行的正输出相加，另一个加法器312对所有上行的负输出相加，再一个加法器312对所有下行的正输出相加，又一个加法器312对所有下行的负输出相加。

其中，所述的合路器304、第一微分器组305、FIR滤波器306、第二微分器组307和分路器308均含有命名为Dg的移位寄存器组，该移位寄存器组的流水线级数为P，等于合路器的输入数量。

本实用新型的一种低时延的数字选频器，是将FPGA数字选频子模块3连接在由下行下变频器11、下行ADC12、下行DAC13、下行上变频器14所构成的下行链路和由上行下变频器21、上行ADC22、上行DAC23、上行上变频器24所构成的上行链路中，对下行链路和上行链路的AD输出进行数字多选频处理，并将处理结果作为DA输入返回给下行链路和上行链路；

上行链路的上行低噪模块输出信号进入上行下变频器11变换为中频信号，中频信号进入上行ADC12进行带通欠采样，采样后的数据进入FPGA数字选频子模块3进行数字多选频处理，处理后作为DA输入送往上行DAC13产生中频信号，中频信号经上行上变频器14变换为射频信号后输出；

下行链路的下行低噪模块输出信号进入下行下变频器21变换为中频信号，中频信号进入下行ADC22进行带通欠采样，采样后的数据进入FPGA数字选频子模块3进行数字多选频处理，处理后作为DA输入送往下行DAC23产生中频信号，中频信号经下行上变频器24变换为射频信号后输出；

FPGA数字选频子模块3在内部处理过程中，是按先后顺序，采用三个时钟域对数字信号进行降采样、滤波和升采样的处理：在第一时钟域中，是用混频器301、第一积分器组302和降采样器303对信号进行顺序处理；在第二时钟域中，是用合路器304，第一微分器组305，FIR滤波器306，第二微分器组307和分路器308对信号进行顺序处理；在第三时钟域中，是用升采样器309、第二积分器组310和复混频器311对信号进行顺序处理。

FPGA数字选频子模块3在内部处理过程中，对于预先设定的信道数K、降采样率R和倍数e，是将4K个降采样器的输出输入到合路器304中，由合路器304将4K路信号合并成一路信号；

其中，

当4K＝R时，合路器和降采样器采用相同的工作时钟，其中合路器有R个输入；

当4K＜R时，如果合路器和降采样器采用相同的工作时钟，则采用有R个输入的合路器，其中R-4K个输入补零；如果合路器的时钟是降采样器的e倍，则采用有eR(eR＞＝4K)个输入的合路器，其中eR-4K个输入补零；

当4K＞R时，令合路器的时钟是降采样器的e倍，使得eR＞＝4K；此时，采用有eR个输入的合路器，其中eR-4K个输入补零。

FPGA数字选频子模块3在内部处理过程中，其中：混频器301、第一积分器组302工作在相同的时钟下；合路器304，第一微分器组305，FIR滤波器306，第二微分器组307和分路器308工作在相同的时钟下；第二积分器组310和复混频器311工作在相同的时钟下。

可选择的是，FPGA数字选频子模块3在内部处理过程中，所选定的三个时钟域中，用于滤波的第二时钟域的工作时钟可以为用于降采样的第一时钟域的工作时钟和用升采样的第三时钟域的工作时钟的若干倍。

本实用新型的一种低时延的数字选频器，AD输出的数据进入FPGA数字选频子模块3，由FPGA数字选频子模块3进行数字多选频处理，其处理过程为：

对于K选(信道数为K)的数字选频器，采用2K个数字混频器301，将待选信道搬移到零频；如果AD欠采样后上下行信道中心频点一致，则采用K个数字混频器301，每个数字混频器301分别产生I和Q两路信号，上下行信道总共产生4K路信号；

每个混频器301需要两路分别为sin和cos信号作为载频，sin和cos信号的产生基于直接数字频率合成技术(DDS)；

数字混频器301输出的4K路信号分别送入下变频的第一积分器组302，每个下变频的第一积分器组302由若干个级联的积分器构成；

每个第一积分器组302的输出分别通过一个降速率为R的降采样器303，降速率为R的降采样器303完成每R个抽样值输出一个的操作；

将4K个降采样器303输出的信号输入到合路器304，合路器304将4K路信号合并成一路信号；合并过程会遇到以下三种情况：

(1)当4K＝R时，合路器和降采样器采用相同的工作时钟，其中合路器有R个输入；

(2)当4K＜R时，

①如果合路器和降采样器采用相同的工作时钟，则采用有R个输入的合路器，其中R-4K个输入补零；

②如果合路器的时钟是降采样器的e倍，则采用有eR(eR＞＝4K)个输入的合路器，其中eR-4K个输入补零；

(3)当4K＞R时，令合路器的时钟是降采样器的e倍，使得eR＞＝4K；此时，采用有eR个输入的合路器，其中eR-4K个输入补零。

合路器304、第一微分器组305、FIR滤波器306、第二微分器组307和分路器308工作在相同的时钟下；合路器304、第一微分器组305、FIR滤波器306、第二微分器组307和分路器308均有命名为Dg的移位寄存器组，该移位寄存器组的流水线级数为P，等于合并器的输入数；

合路器304的输出信号输入到第一微分器组305，第一微分器组305由若干个级联的微分器构成；

第一微分器组305的输出连接到FIR滤波器306的输入；

FIR滤波器306的输出连接到第二微分器组307的输入，第二微分器组307由若干个级联的微分器构成；

第二微分器组307的输出与分路器308的输入相连接；

分路器308将信号分解成P路输出，经筛选后得到4K个有效的输出；

分路器308的4K个有效的输出信号分别输给4K个升采样器309，4K个升速率为R的升采样器309在每两个数据中间插入R-1个零；

4K个升采样器309的输出分别连接到第二积分器组310的输入；

4K个第二积分器组310的输出分别连接到2K个复混频器311，即每2个第二积分器组连接一个复混频器；

复混频器311产生正负两种输出，所有上行的正输出相加，所有上行的负输出相加，所有下行的正输出相加，所有下行的负输出相加；

4个加法器312产生的4个输出信号送给DA转换器。

这里以一个16选的GSM数字选频器为例来说明本实用新型实现的数字选频方法，为满足延时要求，令AD转换器采样率为81.92Mbps，降采样率R为32，FIR滤波器的抽头数量为23；由于K＝16，则4K＝64，故4K＞R；此时令合路器、第一微分器组、FIR滤波器、第二微分器组和分路器的工作时钟为163.84，即时钟域2的工作时钟是时钟域1工作时钟的2倍；由于eR＝4K，16选所生成的64路信号只需共用一组合路器、第一微分器组、FIR滤波器、第二微分器组和分路器，即节省了现有技术需要采用的另一组合路器、第一微分器组、FIR滤波器、第二微分器组和分路器；因此在保持确定的时延不变的条件下，本实用新型能有效降低资源消耗。

上述实施例仅用来进一步说明本实用新型的一种低时延的数字选频器，但本实用新型并不局限于实施例，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本实用新型技术方案的保护范围内。

Claims (3)

1.一种低时延的数字选频器，其特征在于：包括下行下变频器、下行ADC、下行DAC、下行上变频器、下行本振、FPGA数字选频子模块、上行下变频器、上行ADC、上行DAC、上行上变频器、上行本振、电源管理子模块、监控子模块和时钟管理子模块；

下行下变频器的输入接至下行链路的低噪模块，下行下变频器的输出接至下行ADC的输入，下行ADC的输出接至FPGA数字选频子模块的输入，FPGA数字选频子模块的输出接至下行DAC的输入，下行DAC的输出接至下行上变频器的输入，下行上变频器的输出接至下行链路的功放模块，下行本振分别与下行下变频器和下行上变频器相连接；

上行下变频器的输入接至上行链路的低噪模块，上行下变频器的输出接至上行ADC的输入，上行ADC的输出接至FPGA数字选频子模块的输入，FPGA数字选频子模块的输出接至上行DAC的输入，上行DAC的输出接至上行上变频器的输入，上行上变频器的输出接至上行链路的功放模块，上行本振分别与上行下变频器和上行上变频器相连接；电源管理子模块连接在上行链路和下行链路中为各个模块的正常工作提供电源；监控子模块连接在上行链路和下行链路中对各个模块进行初始化设置，监控系统的工作状态；时钟管理子模块分别与FPGA数字选频子模块、下行ADC、下行DAC、上行ADC和上行DAC相连接，时钟管理子模块向FPGA数字选频子模块、下行ADC、下行DAC、上行ADC和上行DAC输出时钟信号。

2.根据权利要求1所述的数字选频器，其特征在于：所述的FPGA数字选频子模块包括多个混频器、多个第一积分器组、多个降采样器、一合路器，一第一微分器组，一FIR滤波器，一第二微分器组、一分路器、多个升采样器、多个第二积分器组、多个复混频器和四个加法器；

上行链路和下行连路的AD输出分别接至多个混频器；多个混频器的输出分别接至多个第一积分器组的输入，且是一个混频器的输出分成二路分别接二个第一积分器组；多个第一积分器组的输出分别对应接多个降采样器；多个降采样器的输出接至一个合路器；合路器的输出接第一微分器组的输入；第一微分器组的输出接FIR滤波器的输入；FIR滤波器的输出接第二微分器组的输入；第二微分器组的输出接分路器的输入；分路器的输出分别接多个升采样器的输入；多个升采样器的输出分别对应接多个第二积分器组的输入；多个第二积分器组的输出分别接多个复混频器的输入，且是每两个第二积分器组的输出接一个复混频器；多个复混频器的输出分别接至四个加法器的输入，一个加法器对所有上行的正输出相加，另一个加法器对所有上行的负输出相加，再一个加法器对所有下行的正输出相加，又一个加法器对所有下行的负输出相加。

3.根据权利要求2所述的数字选频器，其特征在于：所述的合路器、第一微分器组、FIR滤波器、第二微分器组和分路器均含有命名为Dg的移位寄存器组，该移位寄存器组的流水线级数为P，等于合路器的输入数量。

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