CN102158451B

CN102158451B - 高速多载波多相内插滤波方法和装置

Info

Publication number: CN102158451B
Application number: CN201010123838.1A
Authority: CN
Inventors: 宋飞; 马永康
Original assignee: ZTE Corp
Current assignee: Shenzhen Fu Hai Sunshine Technology Co., Ltd.
Priority date: 2010-02-11
Filing date: 2010-02-11
Publication date: 2016-03-02
Anticipated expiration: 2030-02-11
Also published as: CN102158451A

Abstract

本发明涉及一种高速多载波多相内插滤波方法和装置。方法包括：根据预先设定的复用关系进行一载波一相一阶的乘处理；重复执行前一步骤M次并累加，获得一载波一相的滤波结果，清除累加结果，其中M为滤波器中一相的阶数；重复执行前一步骤N次，获得N载波一相的滤波结果，其中N为滤波器中的载波数量；重复执行前一步骤K次，实现N载波K相的复用，获得内插的滤波结果，其中K为滤波器的相数。本发明通过提高处理时钟频率后对多载波信号及多相结构的高倍复用，有效降低了信号处理器的资源消耗，并提高了硬件资源利用率。

Description

高速多载波多相内插滤波方法和装置

技术领域

本发明涉及无线通信领域中的数据处理方法和装置，具体涉及一种高速多载波多相内插滤波方法和装置。

背景技术

软件无线电(SDR)是最近几年在无线通信领域提出的一种全新的无线通信系统体系结构，该体系结构以现代通信理论为基础、以数字信号处理为核心、以微电子技术为支撑，其基本思想是以开放性、可扩展、结构最简单的硬件为通用平台，把尽可能多的通信功能用可升级、可替换的软件来实现，因此软件无线电具有很强的灵活性和开放性。

软件无线电的主体结构包括天线、射频前端处理模块、宽带模数及数模(AD/DA)转换器以及通用实时信号处理器等。其中，射频前端处理模块主要完成滤波、功率调整等功能，通用实时信号处理器是软件无线电的核心，其主要完成射频拉远单元(RRU)实时软件处理和基带处理单元(BBU)实时处理等功能。其中RRU的一个重要组成部分是数字上下变频，现代多速率信号处理技术为其提供了理论依据，抽取和内插原理是其最重要最基本的理论。内插是根据系统需要，将数据的采样率提高若干倍，即在每两个样点之间插入L-1(L为内插倍数)个新的样点，同时滤除提高采样率后带来的高频镜像干扰。

目前，现有技术内插滤波器的实现方法主要是直接在每个输入数据后插入L-1个0值，然后用一个采样率为Lf_s的FIR滤波器进行滤波。由于该实现方法中FIR滤波器位于内插之后，即滤波处理是在提速之后的高速率下进行，因此该实现方法大大提高了对运算速度的要求，既不利于信号的实时处理，也增加了信号处理器的资源消耗。此外，现有技术内插滤波器的实现方法主要针对单载波，对于多载波的处理，往往需要调用多次多相结构模块，使信号处理器的资源消耗成倍增加，而且硬件资源利用率低。

发明内容

本发明要解决的技术问题是提供一种高速多载波多相内插滤波方法和装置，有效降低信号处理器的资源消耗，提高硬件资源利用率。

为解决上述技术问题，本发明提供了一种高速多载波多相内插滤波方法，包括：

根据预先设定的复用关系进行一载波一相一阶的乘处理；

重复执行前一步骤M次并累加，获得一载波一相的滤波结果，清除累加结果，其中M为滤波器中一相的阶数；

重复执行前一步骤N次，获得N载波一相的滤波结果，其中N为滤波器中的载波数量；

重复执行前一步骤K次，实现N载波K相的复用，获得内插的滤波结果，其中K为滤波器的相数。

进一步地，所述根据预先设定的复用关系进行一载波一相一阶的乘处理的步骤包括：

按照预先设定的复用关系输出一载波一相的一个数据，按照预先设定的输出时序输出一个内插滤波器系数，所述输出时序由所述复用关系确定，使所述内插滤波器系数与所述数据相对应；

对所述数据和内插滤波器系数进行乘运算，得到一载波一相一阶的乘处理结果。

进一步地，按照预先设定的复用关系输出一载波一相的一个数据，按照预先设定的输出时序输出一个内插滤波器系数的步骤包括：在依次输出第i相的M个载波数据的同时，对第i相对应的第i组的内插滤波器系数进行N次循环输出，每次循环时依次输出该组包含的M个内插滤波器系数。

进一步地，所述滤波器的相数等于内插倍数，内插滤波器系数的个数＝内插倍数×一相的阶数，一相的处理数据数＝一相的阶数。

在上述技术方案基础上，还包括：对所述滤波结果进行截位处理并对齐输出。

进一步地，对所述滤波结果进行截位处理并对齐输出的步骤包括：对滤波结果进行截位处理；对各个载波信号进行提取输出；产生一个使能信号。

在上述技术方案基础上，还包括预先设定复用关系步骤，包括：根据载波个数、滤波器阶数、系统处理时钟余量综合确定复用关系，根据所述复用关系设置内插滤波器系数的输出时序。

为解决上述技术问题，本发明还提供了一种高速多载波多相内插滤波装置，包括：

控制模块，用于根据预先设定的复用关系生成控制信号；

处理模块，与所述控制模块连接，用于根据所述控制信号对数据进行复用，获得内插的滤波结果；

输出模块，与所述处理模块连接，用于对所述内插的滤波结果进行截位处理，并根据系统要求对齐输出。

所述处理模块包括：

数据存储单元，与所述控制模块连接，用于缓存来自外部的数据，并由所述控制模块控制在设定时刻输出I数据和Q数据；

系数存储单元，与所述控制模块连接，用于保存预先确定的内插滤波器系数，并由所述控制模块控制按照输出时序输出与所述I数据和Q数据相对应的内插滤波器系数；

第一乘累加单元，分别与所述数据存储单元和系数存储单元连接，用于分别接收所述I数据和内插滤波器系数，并进行乘累加运算；

第二乘累加单元，分别与所述数据存储单元和系数存储单元连接，用于分别接收所述Q数据和内插滤波器系数，并进行乘累加运算；

寄存单元，分别与所述第一乘累加单元和第二乘累加单元连接，用于暂存滤波结果。

所述控制模块包括：

数据控制单元，与所述数据存储单元连接，用于根据复用关系通过对读写的控制，控制所述数据存储单元在设定时刻输出I数据和Q数据；

系数控制单元，与所述系数存储单元连接，用于根据预先设定的输出时序控制所述系数存储单元在设定时刻输出设定的内插滤波器系数；

节拍控制单元，分别与所述第一乘累加单元、第二乘累加单元和寄存单元连接，用于根据节拍设定，定时产生清乘累加器的控制信号。

进一步地，所述数据控制单元设置有一个时钟计数器，为整个系统提供定时信号，在有效数据输入时，所述时钟计数器开始计数，根据外部的输入时序产生写地址和写使能信号，控制所述数据存储单元缓存来自外部的数据，根据复用关系和定时信号确定各数据输出的有效地址，控制所述数据存储单元按照复用关系在设定时刻输出I数据和Q数据。

进一步地，所述系数控制单元根据定时信号确定各内插滤波器系数的输出时刻，控制所述系数存储单元按照输出时序在设定时刻输出设定的内插滤波器系数，使所述系数存储单元输出的内插滤波器系数与所述数据存储单元输出的数据相对应。

进一步地，还包括异常保护单元，所述异常保护单元分别与数据控制单元和系数控制单元连接，用于保证在系统非正常工作时读写地址和使能正常工作。

进一步地，所述数据控制单元和系数存储单元为双口存储器。

进一步地，所述系数存储单元还与配置内插滤波器系数的CPU连接。

在上述技术方案基础上，所述输出模块包括：

截位处理单元，与所述寄存单元连接，用于对所述内插的滤波结果进行截位处理；

提取输出单元，与所述截位处理单元连接，用于对各个载波信号进行提取输出；

使能信号单元，与所述提取输出单元连接，用于产生一个告知后续模块有有效数据输出的使能信号。

在上述技术方案基础上，还包括设置模块，所述设置模块分别与所述控制模块和处理模块连接，用于根据载波个数、滤波器阶数、系统处理时钟余量综合确定复用关系，根据所述复用关系设置内插滤波器系数的输出时序。

本发明提供了一种高速多载波多相内插滤波方法和装置，通过提高处理时钟频率后对多载波信号及多相结构的高倍复用，有效降低了信号处理器的资源消耗，并提高了硬件资源利用率。具体地，本发明通过采用多相滤波技术方案，滤波处理在内插前的低速率下进行，大大降低了对运算速度的要求，有利于实时处理。本发明通过采用提高处理时钟频率，使处理时钟频率为输入速率的数倍，将数个载波复用到一路，然后统一进行插值滤波处理，把多载波与多相两种复用结合起来，因此可以让乘累加器每个时钟周期都在进行有效的处理，提高了利用率，最大限度地优化了硬件资源。

附图说明

图1为本发明实施例高速多载波多相内插滤波方法的流程图；

图2为本发明实施例根据预先设定的复用关系进行一载波一相一阶的乘处理的流程图；

图3为本发明应用实例所采用复用关系的说明示意图；

图4为本发明应用实例所采用处理模块的结构示意图；

图5为本发明实施例高速多载波多相内插滤波装置的结构示意图。

具体实施方式

下面结合附图，对本发明技术方案做进一步详细说明。

图1为本发明实施例高速多载波多相内插滤波方法的流程图，包括：

步骤1、根据预先设定的复用关系进行一载波一相一阶的乘处理；

步骤2、重复执行M次步骤1并累加，获得一载波一相的滤波结果，清除累加结果，其中M为滤波器中一相的阶数；

步骤3、重复执行N次步骤2，获得N载波一相的滤波结果，其中N为复用的载波数量；

步骤4、重复执行K次步骤3，实现N载波K相的复用，获得内插的滤波结果，其中K为滤波器的相数。

本发明实施例提供了一种高速多载波多相内插滤波方法，采用多相滤波技术方案，由于滤波处理在内插前的低速率下进行，与滤波处理在内插后的现有技术相比，大大降低了对运算速度的要求，有利于实时处理。此外，由于高速处理时钟与输入数据速率的倍数关系，会有一部分时钟余量，本发明实施例利用该时钟余量来提高信号处理的处理效率，通过提高处理时钟频率，把多载波与多相两种复用结合起来，使本发明实施例能够最大限度地提高硬件资源的利用率，降低了信号处理器(如FPGA)的资源消耗。

对于载波数量为N个、滤波器的相数为K个、每相的阶数为M个情况，本发明实施例首先根据预先设定的复用关系进行一载波一相一阶的乘处理，然后将一阶的处理过程重复执行M次并依次累加，获得一载波一相的滤波结果，之后将一载波一相的处理过程重复执行N次，获得N载波一相的滤波结果，最后将N载波一相的处理过程重复执行K次，以实现N载波K相的复用，获得K倍内插的滤波结果。上述流程的具体实现过程为：按照预先设定的复用关系输出一载波第一相的第一个数据，同时按照预先设定的输出时序对应输出第一阶内插滤波器系数，将第一个数据与第一阶内插滤波器系数相乘后获得第一乘处理结果。之后，输出第一相的第二个数据，同时对应输出第二阶内插滤波器系数，将第二个数据与第二阶内插滤波器系数相乘后与第一乘处理结果相加，获得第二乘处理结果。依次类推，输出第一相的第M个数据，同时对应输出第M阶内插滤波器系数，将第M个数据与第M阶内插滤波器系数相乘后与第M-1乘处理结果相加，所得到的第M乘处理结果即为一载波第一相的滤波结果。之后采用上述处理流程进行另一载波第一相的处理，依次类推，可依次获得每个载波第一相的滤波结果。之后采用上述处理流程进行第二相处理，依次类推，可依次获得各相的滤波结果，因此实现了N载波K相的复用，最终获得内插的滤波结果，完成本发明实施例高速多载波多相内插滤波方法的流程。

在前述技术方案基础上，本发明实施例还包括输出滤波结果的步骤：对所述滤波结果进行截位处理，并对齐输出。由于各载波的滤波结果并不是同一时刻产生的，因此需要在相应时刻取值，并根据系统需要对齐输出。输出滤波结果的具体流程为：对滤波结果进行截位处理，即根据输入数据的有效位和内插滤波器系数的有效位进行适当的截位，减小对系统信噪比指标的影响；对各个载波信号进行提取输出，即根据产生的定时信号在有效位置输出相应载波数据；产生一个使能信号，使能信号用于告知后续模块有有效数据输出。

图2为本发明实施例根据预先设定的复用关系进行一载波一相一阶的乘处理的流程图，包括：

步骤11、按照预先设定的复用关系输出一载波一相的一个数据，按照预先设定的输出时序输出一个内插滤波器系数，所述输出时序由所述复用关系确定，使所述内插滤波器系数与所述数据相对应；

步骤12、对所述数据和内插滤波器系数进行乘运算，得到一载波一相一阶的乘处理结果。

上述技术方案中，本发明实施例所述的复用关系是根据载波个数、滤波器阶数、系统处理时钟余量综合确定的，并根据确定好的复用关系设置了内插滤波器系数的输出时序，使输出的内插滤波器系数与输出的数据相对应。

下面以一个应用实例为例详细说明本发明实施例的技术方案。

在实际通信系统中，假设需要将4载波(载波数量N＝4)的基带信号进行上变频，对输入信号进行3倍内插(内插倍数L＝3)，使采样率由1.28MHz上变频到3.84MHz；滤波器处理时钟频率为122.88MHz。根据时钟余量与处理时钟频率关系：时钟余量＝处理时钟频率/输入数据速率，可得出时钟余量为96倍，同时根据时钟余量与载波数量的关系：时钟余量＝载波数×内插倍数×一相的处理数据数，可得出4载波3倍内插时一相的处理数据数为8。根据滤波器设计，相数等于内插倍数，内插滤波器系数的个数＝内插倍数×一相的阶数，充分利用时钟余量时，一相的阶数＝一相的处理数据数，因此滤波器阶数设计为24阶，分为3相，每相8阶(8个内插滤波器系数)。输入信号为4载波，每载波每相需进行8次乘累加处理，复用后时间余量刚好用完。

图3为本发明应用实例所采用复用关系的说明示意图。如图3所示，横轴为时钟周期，I₀ ⁰、Q₀ ⁰为第0载波第0个数据，I₃ ²³、Q₃ ²³为第3载波第23个数据，C₀...C₂₃为24个内插滤波器系数。第一相为前32个时钟周期，处理4个载波的前8个数据，与对应C₀、C₃、......、C₂₁等8个内插滤波器系数进行乘累加运算。第二相为中间32个时钟周期，处理4个载波的中间8个数据，与对应C₁、C₄、......、C₂₂等8个内插滤波器系数进行乘累加运算。第三相为后32个时钟周期，处理4个载波的后8个数据，与对应C₂、C₅、......、C₂₃等8个内插滤波器系数进行乘累加运算。每次计算完一个载波的8个数据后需要清一次乘累加器，以进行下一个载波的计算。24个内插滤波器系数分为分别对应3相的3组，每组包括8个内插滤波器系数。每个时钟周期内输出一个载波数据和一个内插滤波器系数，在输出第一相第一个载波数据的同时，输出第一相对应的第一组的第一个内插滤波器系数，以此类推，在输出第一相第八个载波数据的同时，输出第一组的第八个内插滤波器系数，之后对第一相对应的第一组的8个内插滤波器系数进行4次循环输出。也就是说，在依次输出第i相的M个载波数据的同时，对第i相对应的第i组的内插滤波器系数进行N次循环输出，每次循环时依次输出该组包含的M个内插滤波器系数。

图4为本发明应用实例所采用处理模块的结构示意图。如图4所示，处理模块的主体结构包括数据存储单元、系数存储单元、两个乘累加单元和寄存单元，数据存储单元分别与两个乘累加单元连接，系数存储单元分别与两个乘累加单元，两个乘累加单元分别与寄存单元连接。输入为4载波的串行信号，第0载波数据输入时，有一个输入指示信号sdfs，通知处理模块接收有效数据。根据复用关系通过对读写的控制，数据进入数据存储单元中进行缓存，并在设定时刻输出I数据和Q数据，同时系数存储单元按照输出时序输出与I数据和Q数据相对应的内插滤波器系数。I数据和Q数据与内插滤波器系数一起分别在两个乘累加器中进行乘累加运算，即获得第0载波第一相第一阶的乘累加处理结果。在下一个时钟周期，重复执行上述步骤，即可获得第二阶的乘累加处理结果，依次类推，经过8次乘累加处理过程，可以获得第0载波第一相的乘累加处理结果，将处理结果输出暂存在寄存单元中，同时将累加器中的结果清空，准备下一载波的处理。重复上述过程4次，即可依次获得第1载波第一相、第2载波第一相和第3载波第一相的处理结果。重复上述过程3次，即可依次获得4个载波第一相、第二相和第三相的处理结果。显然，每个载波信号需要经过32个时钟周期才更新为下一相的计算输出，即此时输出的4载波数据速率已经上变频到了3.84MHz。

从上述说明可以看出，本发明实施例处理模块采用两级流水线处理来实现，每个时钟周期流水线前进一拍，串行数据输入到数据存储单元中，经多次复用延迟输出，当完成8次乘累加后，将结果输出到寄存单元中，同时将累加器中的结果清空，寄存单元起到划分节拍的功能。两级流水线为：

第一级，按照预先设定的复用关系将数据和内插滤波器系数发送到乘累加器的输入端；

第二级，乘累加器完成8次乘累加运算后将结果输出。

上述技术方案中，数据存储单元和系数存储单元均为双口存储器。为了根据复用关系控制数据存储单元和系数存储单元的读写，处理模块还分别与数据控制单元、系数控制单元和节拍控制单元连接。其中，数据控制单元与数据存储单元连接，用于根据复用关系通过对读写的控制，控制数据存储单元输出I数据和Q数据；系数控制单元与系数存储单元连接，用于控制系数存储单元输出内插滤波器系数的顺序；节拍控制单元分别与两个乘累加单元和寄存单元连接，用于根据节拍设定，定时产生清乘累加器的控制信号。具体地，数据控制单元设置有一个时钟计数器，为整个系统提供定时信号。在有效数据输入时，数据控制单元的时钟计数器开始计数，数据控制单元首先根据外部的输入时序产生写地址和写使能信号，控制数据存储单元缓存来自外部的数据，然后根据复用关系和定时信号控制数据存储单元在设定时刻输出设定数据。系数控制单元根据输出时序和定时信号确定各内插滤波器系数的输出时刻，控制系数存储单元按照输出时序在输出时刻输出设定的内插滤波器系数，使与数据存储单元输出的数据相对应。结合上述说明可以细化图2所述流程，其中步骤11之前包括：在有效数据输入时，时钟计数器开始计数并提供定时信号，根据外部的输入时序产生写地址和写使能信号，根据写地址缓存来自外部的数据。步骤11中按照预先设定的复用关系输出一载波一相的一个数据包括：根据定时信号和预先设定的复用关系确定各数据输出的有效地址，根据有效地址在设定时刻输出一个设定数据。步骤11中按照预先设定的输出时序输出一个内插滤波器系数包括：根据定时信号和预先设定的输出时序确定各内插滤波器系数的输出时刻，在输出时刻输出设定的内插滤波器系数。

实际使用时，乘累加器可以采用FPGA中集成的硬件DSP运算核，乘法器与加法器集成在一个硬核中使用，可节约出更多逻辑资源。数据存储单元可以采用RAM，RAM的使用可根据FPGA器件的特性灵活选择，需要注意对该RAM的异常保护操作。

进一步地，本发明实施例可以采用两个数据存储单元，利用内插滤波器系数的对称性，在时域按照奇偶把数据分别存放到两个数据存储单元中。读取数据时，第一数据存储单元地址按递增顺序读取，第二数据存储单元地址按递减顺序读取，从而使两个数据存储单元输出的数据对应同样的内插滤波器系数，然后再对两个数据存储单元的输出数据做相加处理，经过一个乘累加器完成一载波一相一阶的乘累加处理。当然，采用两个数据存储单元对于多相滤波来说增加了控制的复杂度。

进一步地，系数存储单元可以采用ROM，以简化结构；也可以采用RAM，使系数存储单元中保存的内插滤波器系数可以通过CPU来灵活配置，增加了滤波器修改的灵活性。

进一步地，如果需要修改内插倍数，则只需要调整多载波复用的控制时序、滤波器每相的内插滤波器系数个数和内插滤波器系数的输出时序，以充分复用，最终实现可灵活支持3倍、6倍、12倍、24倍的内插，不仅提高了整体系统性能，而且增强了本发明在工程应用中的灵活性。例如，若内插倍数修改为6倍插值，还是4载波，则滤波器改为6相，每相处理4个数据，即K＝6，N＝4，M＝4，也可以实现乘法器每时刻的充分复用。

在前述技术方案基础上，本发明实施例高速多载波多相内插滤波方法还包括预先设定复用关系步骤。预先设定复用关系包括：根据载波个数、滤波器阶数、系统处理时钟余量综合确定复用关系，根据确定好的复用关系设置内插滤波器系数的输出时序。

通过上述技术方案可以看出，本发明实施例采用提高处理时钟频率，使处理时钟频率为输入速率的数倍，将数个载波的复用到一路，然后统一进行插值滤波处理，把多载波与多相两种复用结合起来，因此可以让乘累加器每个时钟周期都在进行有效的处理，大大节约了信号处理器资源，提高了利用效率，最大限度地优化了硬件资源。

图5为本发明实施例高速多载波多相内插滤波装置的结构示意图。如图5所示，本实施例高速多载波多相内插滤波装置包括依次连接的处理模块1、控制模块2和输出模块3，处理模块1和输出模块3分别与控制模块2连接，处理模块1用于根据控制模块2的控制信号对数据进行复用，获得内插的滤波结果，控制模块2用于根据预先设定的复用关系生成控制处理模块的控制信号，输出模块3用于对各载波内插的滤波结果进行截位处理，并根据系统要求对齐输出。如图5所示，处理模块1包括数据存储单元11、系数存储单元12、第一乘累加单元13、第二乘累加单元14和寄存单元15；控制模块2包括数据控制单元21、系数控制单元22、节拍控制单元23和异常保护单元24；输出模块3包括截位处理单元31、提取输出单元32和使能信号单元33。

数据存储单元11与控制模块2连接，用于缓存来自外部的数据，并由控制模块2控制在设定时刻输出I数据和Q数据；系数存储单元12与控制模块2连接，用于保存预先确定的内插滤波器系数，并由控制模块2控制按照输出时序输出与I数据和Q数据相对应的内插滤波器系数；第一乘累加单元13分别与数据存储单元11和系数存储单元12连接，用于分别接收数据存储单元11发送的I数据和系数存储单元12发送的内插滤波器系数，对I数据和内插滤波器系数进行乘累加运算；第二乘累加单元14分别与数据存储单元11和系数存储单元12连接，用于分别接收数据存储单元11发送的Q数据和系数存储单元12发送的内插滤波器系数，对Q数据和内插滤波器系数进行乘累加运算；寄存单元15分别与第一乘累加单元13和第二乘累加单元14连接，用于暂存一载波一相的滤波结果。其中，第一乘累加单元13和第二乘累加单元14的结构相同。

数据控制单元21与处理模块1的数据存储单元11连接，用于根据复用关系通过对读写的控制，控制数据存储单元在设定时刻输出I数据和Q数据；系数控制单元22与处理模块1的系数存储单元12连接，用于根据预先设定的输出时序控制系数存储单元在设定时刻输出设定的内插滤波器系数；节拍控制单元23与处理模块1的第一乘累加单元13、第二乘累加单元14和寄存单元15连接，用于根据节拍设定，定时产生清乘累加器的控制信号；异常保护单元24与数据控制单元21和系数控制单元22连接，用于保证在系统非正常工作时读写地址和使能正常工作，不会出现异常。具体地，数据控制单元21设置有一个时钟计数器，为整个系统提供定时信号，在有效数据输入时，数据控制单元21的时钟计数器开始计数，根据外部的输入时序产生写地址和写使能信号，控制数据存储单元11缓存来自外部的数据，然后根据复用关系和定时信号确定各数据输出的有效地址，控制数据存储单元11按照复用关系在设定时刻输出I数据和Q数据。此外，系数控制单元22和节拍控制单元23还与数据控制单元21连接，接收数据控制单元21发送的定时信号。系数控制单元22根据定时信号确定各内插滤波器系数的输出时刻，控制系数存储单元12按照输出时序在设定时刻输出设定的内插滤波器系数，使系数存储单元12输出的内插滤波器系数与数据存储单元11输出的数据相对应。节拍控制单元23根据定时信号经过一段时间的乘累加后产生清掉乘累加的操作信号，以开始下一载波的处理操作。

截位处理单元31与处理模块1的寄存单元15连接，用于对内插的滤波结果进行截位处理，即根据输入数据的有效位和内插滤波器系数的有效位进行适当的截位，减小对系统信噪比指标的影响；提取输出单元32与截位处理单元31连接，用于对各个载波信号进行提取输出，即根据产生的定时信号在有效位置输出相应载波数据；使能信号单元33与提取输出单元32连接，用于产生一个使能信号，告知后续模块有有效数据输出。

从高速多载波多相内插滤波装置的技术方案可以看出，本发明实施例采用滤波处理、控制以及内插滤波器系数产生模块分离的设计思路，控制模块根据预先设定的复用关系产生相应的控制信号，处理模块根据控制模块的控制信号进行复用和内插滤波处理，因此本发明实施例能够最大限度地提高硬件资源的利用率。进一步地，本发明实施例系数存储单元还可以与系统CPU连接，通过CPU来灵活配置内插滤波器系数，如果需要修改内插倍数，则只需要调整多载波复用的控制时序、滤波器每相的内插滤波器系数个数和内插滤波器系数的输出时序，可以实现3倍、6倍、12倍、24倍的内插，不仅提高了整体系统性能，而且增强了本发明在工程应用中的灵活性。

前述技术方案中，数据存储单元和系数存储单元均为双口存储器，乘累加器可以采用FPGA中集成的硬件DSP运算核，复用关系、输出时序、数据存储单元和系数存储单元的结构以及可能存在的结构变形已在前述高速多载波多相内插滤波方法中说明，这里不再赘述。

进一步地，本发明实施例高速多载波多相内插滤波装置还可以包括设置模块，设置模块分别与控制模块和处理模块连接，用于根据载波个数、滤波器阶数、系统处理时钟余量综合确定复用关系，根据确定好的复用关系设置内插滤波器系数的输出时序。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种高速多载波多相内插滤波方法，其特征在于，包括：

根据预先设定的复用关系进行一载波一相一阶的乘处理；

重复执行前一步骤K次，实现N载波K相的复用，获得内插的滤波结果，其中K为滤波器的相数；

所述根据预先设定的复用关系进行一载波一相一阶的乘处理的步骤包括：

2.如权利要求1所述的高速多载波多相内插滤波方法，其特征在于，按照预先设定的复用关系输出一载波一相的一个数据，按照预先设定的输出时序输出一个内插滤波器系数的步骤包括：在依次输出第i相的M个载波数据的同时，对第i相对应的第i组的内插滤波器系数进行N次循环输出，每次循环时依次输出该组包含的M个内插滤波器系数。

3.如权利要求2所述的高速多载波多相内插滤波方法，其特征在于，所述滤波器的相数等于内插倍数，内插滤波器系数的个数＝内插倍数×一相的阶数，一相的处理数据数＝一相的阶数。

4.如权利要求1～3中任一所述的高速多载波多相内插滤波方法，其特征在于，还包括：对所述滤波结果进行截位处理并对齐输出。

5.如权利要求4所述的高速多载波多相内插滤波方法，其特征在于，对所述滤波结果进行截位处理并对齐输出的步骤包括：对滤波结果进行截位处理；对各个载波信号进行提取输出；产生一个使能信号。

6.如权利要求1～3中任一所述的高速多载波多相内插滤波方法，其特征在于，还包括预先设定复用关系步骤，包括：根据载波个数、滤波器阶数、系统处理时钟余量综合确定复用关系，根据所述复用关系设置内插滤波器系数的输出时序。

7.一种高速多载波多相内插滤波装置，其特征在于，包括：

控制模块，用于根据预先设定的复用关系生成控制信号；

输出模块，与所述处理模块连接，用于对所述内插的滤波结果进行截位处理，并根据系统要求对齐输出；

其中，所述处理模块包括：

8.如权利要求7所述的高速多载波多相内插滤波装置，其特征在于，所述控制模块包括：

9.如权利要求8所述的高速多载波多相内插滤波装置，其特征在于，所述数据控制单元设置有一个时钟计数器，为整个系统提供定时信号，在有效数据输入时，所述时钟计数器开始计数，根据外部的输入时序产生写地址和写使能信号，控制所述数据存储单元缓存来自外部的数据，根据复用关系和定时信号确定各数据输出的有效地址，控制所述数据存储单元按照复用关系在设定时刻输出I数据和Q数据。

10.如权利要求8所述的高速多载波多相内插滤波装置，其特征在于，所述系数控制单元根据定时信号确定各内插滤波器系数的输出时刻，控制所述系数存储单元按照输出时序在设定时刻输出设定的内插滤波器系数，使所述系数存储单元输出的内插滤波器系数与所述数据存储单元输出的数据相对应。

11.如权利要求8所述的高速多载波多相内插滤波装置，其特征在于，还包括异常保护单元，所述异常保护单元分别与数据控制单元和系数控制单元连接，用于保证在系统非正常工作时读写地址和使能正常工作。

12.如权利要求7所述的高速多载波多相内插滤波装置，其特征在于，所述数据存储单元和系数存储单元为双口存储器。

13.如权利要求7所述的高速多载波多相内插滤波装置，其特征在于，所述系数存储单元还与配置内插滤波器系数的CPU连接。

14.如权利要求7～13中任一所述的高速多载波多相内插滤波装置，其特征在于，所述输出模块包括：

15.如权利要求7～13中任一所述的高速多载波多相内插滤波装置，其特征在于，还包括设置模块，所述设置模块分别与所述控制模块和处理模块连接，用于根据载波个数、滤波器阶数、系统处理时钟余量综合确定复用关系，根据所述复用关系设置内插滤波器系数的输出时序。