CN101729042B - 用于速率提高的方法以及用于速率降低的方法 - Google Patents

Abstract

本发明涉及一种用于将采样输入序列(x(k))的速率提高到采样输出序列(y(n))的速率的方法以及一种用于将采样输入序列(x(k))的速率降低到采样输出序列(y(n))的速率的方法。对采样输入序列(x(k))进行信号处理。通过信号处理借助计数器(R₀)表现利用第一因子(P)的扩展、插值和利用第二因子(Q)的抽取，以便产生采样输出序列(y(n))。分别用采样输入序列(x(k))或者采样输出序列(y(n))的较大速率为用于计数器(R₀)和信号处理提供时钟。

Description

用于速率提高的方法以及用于速率降低的方法

技术领域

本发明涉及一种用于速率提高的方法以及一种用于采样速率降低的方法。

背景技术

根据信息技术的信号处理是公知的。主要是在通信技术中，时间离散的处理要求对信息技术的信号进行采样。

在信息技术中，经常需要采样率转换。在此情况下，第一速率的第一采样值被转换成第二速率的第二采样值。

通常，以第一因子对第一采样值进行扩展，随后以第二因子对其进行抽取。在此期间产生的信号中，借助还取决于扩展因子的时钟进行插值。在此情况下不利的是，所述时钟主要在扩展因子数值大时通常是不可用的。

例如由US 7236110B2公开了一种用于减小采样率的方法。然而，在那里公开的方法具有其他缺点，即用于实施该方法的FIR(FIR-FiniteImpulse Response：有限冲激响应)滤波器在频率响应特性中不允许有自由度。

发明内容

本发明的任务在于，说明至少一种方法，该方法改进信号处理中以上所述的方法过程。

所述任务通过以下技术方案解决。

在根据本发明的用于将采样输入序列的速率提高到采样输出序列的速率的方法中，所述采样输入序列具有第一速率并且所述采样输出序列具有第二速率，其中，所述第二速率的值大于所述第一速率的值，其中，对所述采样输入序列进行信号处理，通过所述信号处理借助计数器来表现借助第一因子的扩展、插值和借助第二因子的抽取，以便产生所述采样输出序列，其中，用所述第二速率为所述信号处理和所述计数器提供时钟，其中，通过所述计数器控制所述采样输入序列的采样，其方式是，在所述计数器的输出端上形成第一值，所述第一值确定所述采样输入序列的采样，其中，为了产生所述采样输出序列，通过所述计数器控制所述信号处理，从而产生具有所述第二速率的所述采样输出序列，其中，如此控制所述采样，使得为了产生所述第二速率通过所述计数器由第一集合{0，1，...，N-1}形成所述第一值，其中，如此确定所述第一集合的数N，使得由所述第二因子与所述数N的乘积在与所述第一因子进行模除运算时作为结果始终得到数值“0”。

在根据本发明的用于将采样输入序列的速率降低到采样输出序列的速率的方法中，所述采样输入序列具有第一速率并且所述采样输出序列具有第二速率，其中，所述第二速率的值小于所述第一速率的值，其中，对所述采样输入序列进行信号处理，其中，通过所述信号处理借助计数器来表现利用第一因子的扩展、插值和利用第二因子的抽取，以便产生所述采样输出序列，其中，用所述第一速率为所述信号处理和所述计数器提供时钟，其中，通过所述计数器控制采样输出序列，其方式是，在所述计数器的输出端上形成第二值，所述第二值确定由所述采样输入序列构成的经插值的序列的采样，用于产生具有所述第二速率的所述采样输出序列，其中，为了形成所述经插值的序列，通过所述计数器控制所述信号处理，其中，如此控制所述采样，使得为了产生所述第二速率通过所述计数器由第二集合{0，1，...，N-1}形成所述第二值，其中，如此确定所述第二集合的数N，使得由所述第一因子与所述数N的乘积在与所述第二因子进行模除运算时作为结果始终得到数值“0”。

在根据本发明的、将采样输入序列的速率提高到采样输出序列的速率的方法中，对采样输入序列进行信号处理。采样输入序列具有第一速率，而采样输出序列具有第二速率。在此，采样输入序列与采样输出序列的间隔优选是非等距离的。

所述信号处理借助计数器表现(abbilden)利用第一因子的扩展、插值和利用第二因子的抽取，以便产生采样输出序列。在此，信号处理以及计数器由第二速率提供时钟，从而通过计数器来控制采样输入序列的采样，使得在计数器的输出端上形成第一值，这些第一值如此确定采样输入序列的采样，使得产生具有第二速率的采样输出序列，该第二速率的值大于第一速率的值。为了产生采样输出序列，信号处理同样由计数器控制。

在根据本发明的、将采样输入序列的速率降低到采样输出序列的速率的方法中，对采样输入序列进行信号处理。采样输入序列具有第一速率，而采样输出序列具有第二速率。在此，采样输出序列与采样输入序列的间隔优选是非等距离的。

为此，所述信号处理表现利用第一因子的扩展、插值和利用第二因子的抽取，以便产生采样输出序列，其中，所述表现借助计数器进行。信号处理以及计数器由第一速率提供时钟，从而通过计数器控制采样输出序列，使得在计数器的输出端上形成第一值。这些第一值如此确定由采样输入序列构成的经插值的序列的采样，使得产生具有第二速率的采样输出序列，该第二速率的值小于第一速率的值。为了形成经插值的序列，信号处理同样由计数器控制。

根据本发明的方法的重要优点在于，通过从计数器方面实施控制来避免插值的非常高的时钟。因为输入序列与输出序列的等距离的间隔不是必需的，所以可以获得大的扩展因子。

在此，根据本发明的速率提高可特别有利地用于发射机端，因为根据本发明的速率提高在那里具有如下优点，即在发射机端，在数模转换器(DAC)处的采样值通常也必须是时间上等距离的。此外，根据本发明的速率提高还具有如下优点，即在信号处理中不需要大于采样输出速率的速率。与之相反，根据本发明的速率降低特别有利地适用于接收机端，使得在信号处理中不需要大于采样输入速率的速率。

根据一个有利的进一步构型，在速率提高或者速率降低时由计数器控制信号处理，其方式是，借助计数器的输出值来确定信号处理的系数集合(多相索引)。为此优选地，借助计数器的输出值从存储器中，尤其是从数值表(LUT-Look Up Table)中读取信号处理的系数。替换地，根据计数器的输出值来计算信号处理的系数集合(多相索引)。

优选地，速率降低如此进行，使得计数器由第一集合{0，1，...，N-1}——尤其是循环地——形成第二值或者输出值，以便产生第二速率。在此，如此确定第一集合的数N，使得由第一因子和数N构成的乘积在与第二因子进行模除运算时始终得到数值“0”。速率提高如此进行，使得计数器由第一集合{0，1，...，N-1}——尤其是循环地——形成第一值，以便产生第二速率。在此，如此确定数N，使得由第二因子和数N构成的乘积在与第一因子进行模除运算时始终得到数值“0”。因此分别实现序列形成的简单的实施方式，该实施方式还能够将计数器用于对多相索引的有限个预先计算出的值进行编址并且实现了对信号处理的时钟控制。

在一个有利的进一步构型中，根据第一值来形成插值的系数集合的多相索引。由此实现了对插值的简单且适当的控制，以达到根据本发明的技术效果。

对于根据第一值形成用于时钟控制的导出值的情况，给出了对时钟的简单且适当的控制，以达到根据本发明的技术效果。

为了提供采样输入序列，在一个另外的进一步构型中，在速率降低的情况下将采样输入序列的L个值存入移位寄存器，从而由此支持FIR滤波的简单的(软件或硬件)实现。优选地，在速率提高的情况下根据时钟控制的第一值将采样输入序列的各个值存入L+1位的移位寄存器，从而支持FIR滤波的简单实现。

优选地，为了进行信号处理，通过FIR运算进行插值。在速率降低的情况下，根据系数集合、移位寄存器值以及采样输入值来实施FIR运算。在速率提高的情况下，根据系数集合以及移位寄存器值来实施FIR运算，从而可以实现支持各个速率转换方案的简单实现。

在根据本发明的方法的一个另外的进一步构型中，根据时钟控制的导出值，将FIR运算的输出值接收到尤其是输出寄存器中。由此可获得最优化的定时(Timing)。

优选地，速率转换如此进行，使得输出寄存器的输出端上的值在一个间延迟之后形成由采样输入序列转换得到的序列。

用于速率提高的装置尤其在根据前述方法过程之一进行采样的情况下被如此设计，使得所述装置将采样输入序列转换成采样输出序列。在此，采样输入序列具有第一速率，而采样输出序列具有第二速率。

为此，采样输入序列被提供给信号处理装置。在此，信号处理装置被如此设计，使得其表现利用第一因子的扩展、插值和利用第二因子对由插值得到的序列的抽取以便产生采样输出序列。为此，信号处理装置具有采样装置，该采样装置与计数器相连接，从而在计数器的输出端上形成被提供给采样装置的第一值。这些第一值如此控制采样装置，使得产生具有第二速率的采样输出序列，该第二速率的值大于第一速率的值。第二速率被作为时钟提供给信号处理装置以及计数器。

用于速率降低的装置尤其在根据前述方法过程之一进行采样的情况下被如此设计，使得其将具有第一速率的采样输入序列转换成具有第二速率的采样输出序列。为此，采样输入序列被提供给信号处理装置。在此，信号处理装置被如此设计，使得其表现利用第一因子的扩展、插值和利用第二因子对由插值得到的序列的抽取以便产生采样输出序列。为此，信号处理装置具有采样装置，该采样装置与计数器相连接，从而在计数器的输出端上形成被提供给采样装置的第一值。这些第一值如此控制采样装置，使得产生具有第二速率的采样输出序列，该第二速率的值小于第一速率的值。第一速率被作为时钟提供给信号处理装置以及计数器。

所述装置的重要优点在于避免了高的中间速率，根据本发明，这是在充分利用如下事实的情况下进行的，即输入序列或输出序列不必在每个应用场合中都强制地在时间上是等距离的。

如果计数器被如此设计，使得其由第一集合{0，1，...，N-1}——尤其是循环地——形成第一值，那么由根据本发明的装置的所述进一步构型给出了简单的实施方式。

优选地，计数器被如此设计，使得第一集合的数N被如此确定，使得由第一因子和数N构成的乘积在与第二因子进行模除运算时始终得到“0”值。在一个进一步构型中，第一计数器被如此设计，使得数N被如此确定，从而由第二因子和数N构成的乘积在与第一因子进行模除运算时始终得到“0”值。

特别有利地，根据本发明的装置被如此进一步构造，即第一计数器的输出信号被输入到第一数值表(LUT-Look Up Table)中，使得第一数值表输出确定时钟控制的值。第一计数器的输出信号被如此输入到第二数值表中，使得第二数值表输出插值装置的多相索引。这些数值表为本发明的实现做出了重要贡献并且同时提供了简单的实施可能性。

此外，作为FIR加法器的插值装置被如此设计，使得FIR加法器提供作为输出信号的采样输出信号并且因此尤其在速率提高时可被有利地使用。

在一个替换的进一步构型中，FIR加法器与输出寄存器相连接，使得输出寄存器的输出信号提供采样输出信号。这尤其在速率降低时可被有利地使用。

附图说明

从图1中所说明的基于FIR的速率转换的原理出发根据图2至图7中所示的根据本发明的方法的两个实施例以及根据本发明的装置的各个示例性电路实现来进一步说明本发明的其他优点和细节。

附图示出：

图1a：基于FIR滤波器的速率转换的原理，

图1b：基于所述原理的多相滤波，

图2：作为第一实施例的速率降低，

图3：根据本发明的速率降低的示意图，

图4：速率降低的第一实施例的各个值的表，

图5：作为第二实施例的速率提高，

图6：速率提高的示意图，以及

图7：P＝5且Q＝3的速率提高的示例。

具体实施方式

图1a示出了信号处理中的原理性方法过程。.

采样速率转换在时间离散的信号处理中起着重要的作用。在此，第一速率R_k的采样值被转换到第二速率R_n的采样值。

采样速率转换的原理是公知的并且通常基于线性插值。本发明的构思从如下情况出发，即

$\frac{R_k}{R_n}=\frac{P}{Q}$

其中，P表示扩展因子，而Q表示抽取因子。这两个因子都是整数并且不失一般性地是互质的。在此，商P/Q是非整数的有理数。此外，插值被限制为具有长度为(L+1)P的有限冲激响应的“有限冲激响应”(FIR)滤波器B。

在第一步骤中，通过在采样值之间分别添加P-1个0来扩展第一速率R_k的输入序列x(k)。

在另一步骤中，对所述序列进行滤波。在此，滤波借助具有冲激响应B的插值滤波器进行，以便在中间步骤中首先获得第三速率R₁的经插值的序列z(1)，该第三速率R₁由扩展因子P与第一速率R_k的乘积，即R₁＝PR_k得到。

最后，借助抽取因子Q对经插值的序列z(1)进行抽取，从而获得第二速率R_n的输出序列y(n)。

在此，在所述原理的具体技术实现中利用如下两个特性：

1.已扩展的序列中的0值在与滤波器系数的乘法运算中不起作用。

2.不必计算在抽取时被丢弃的值。

图1b中示出了基于多相的、应用原理性方法过程的滤波。

在此可见，替代已扩展的输入序列x(k)与插值滤波器B的卷积，在速率R_k的插值时钟clk_1下借助多相

B′＝{B(kP+r)}_{k＝0，...，L}

对输入序列x(k)进行滤波。

以插值时钟clk_1进行多相的转换，其中，基于B的长度为(L+1)P的事实，这些多相中的每一个分别具有L+1个滤波器系数。根据上面的等式，通过B的采样获得第r个多相。在此，由第一速率R_k、扩展因子P以及多相索引r得到索引1为1＝kP+r。

在多相滤波的所示应用中，信号处理借助具有第一速率R_k的第一时钟clk_k进行。

此外，如果

(kP+r)modQ＝0

成立，则在所示方案中仅须进行一次计算。

然而根据本发明的构思，认识到以下问题：对于多相的转换，具有插值时钟clk_1的值的时钟总是必需的，该插值时钟clk_1的值基于高的第三速率R₁＝PR_k。如此高速率的插值时钟clk_1在某些应用场合中是不可用的。这主要指具有大扩展因子P的应用。

从所述信号处理出发，应当避开高速率R₁＝PR_k的插值时钟clk_1。

在此，根据本发明充分地利用：输入序列或输出序列的采样值不必总是强制地处于等距离的时间间隔中。

由此出发，在图2中示意性地示出了所述信号的信号变化。为此，观察扩展因子P的值小于抽取因子Q的值，即P＜Q情况下的方案。因此，根据本发明的速率转换在于，使输出速率小于输入速率。

在图示中可见，以与第一时钟clk_k同步的方式将输入序列x(k)的值提供给处理装置。

提高了扩展因子P的值的插值时钟clk_1的值在多相滤波器B^r的输出端上以第三速率的插值时钟clk_1的值提供中间序列z(1)的1＝kP+r个值。在此，对于r＝0，...，P-1有

$z(l=\mathrm{kP}+r)=F(x\left(k\right),...,x(k-L),B^r)=\underset{s=0}{\overset{L}{\mathrm{\Σ}}}x(k-s)B^r\left(s\right)$

如果现在Pk+r＝nQ对于整数n成立，那么作为结果，所期望的采样值是具有等距离的第二时钟clk_n的输出信号y(n)。

但是因为输出信号y(n)仅取决于输入信号x(k)，...，x(k-L)的值，所以已经可以在具有值kP的时钟下根据下式进行输出值的计算：

$y\left(n\right)=F(x\left(k\right),...,x(k-L),B^r)=\underset{s=0}{\overset{L}{\mathrm{\Σ}}}x(k-s)B^{r\left(k\right)}\left(s\right)=v\left(n^{\′}\left(k\right)\right)$

其中，多相r＝r(k)的索引为此必须是已知的。

在此通过非等距离的采样得到输出序列。这在等式中通过索引n’表示。

因为第一时钟clk_k(输入时钟)的第一速率R_k具有比第二时钟clk_n(输出时钟)的第二速率R_n大的值，所以必然存在对输出进行抑制的情况。这通过g(k)表示，如同样在图2中所标记的那样。

如果对于一定的k，值n’(k)、r(k)和g(k)是已知的并且因此输出值v(n’(k))也是已知的，那么根据本发明可以递归地计算n’(k+1)、r(k+1)和g(k+1)并且因此可计算出v(n’(k+1))。

对于每一个递归步骤k-＞k+1区分两种情况：

1.如果(k+2)P＞(n’(k)+1)Q，那么设置n’(k+1)＝n’(k)+1、r(k+1)＝n’(k+1)QmodP。通过设置g(k+1)＝1表明

F(x(k+1)，...，x(k-L-1)，B^r(k+1))

应被接收到v(n’(k+1))中。

2.如果(k+2)P＜＝(n’(k)+1)Q，那么设置n’(k+1)＝n’(k)、r(k+1)＝r(k)并且通过设置g(k+1)＝0表明

F(x(k+1)，...，x(k-L-1)，B^r(k+1))

不应被接收到v(n’(k+1))中。

序列v(n’(k))和y(n)是等同的，其中值v(n’(k))通常处于非等距离的时间间隔中。后者在信息技术系统中至少在接收机端是没有问题的，因为从物理层到逻辑层的转换容许一定的等待时间。

不失一般性地，可以定义n’(0)＝0、r(0)＝0和g(0)＝1。序列r(k)和g(k)对于有限的N是周期性的。因为如果在时刻1＝kP+r

(lmodQ)＝(lmodP)＝r

成立，则对于具有NPmodQ＝0的数N在时刻1’＝(k+N)P+r

(l′modQ)＝(l′modP)＝r

也成立。因此仅须预先计算有限数目的值r(k)和g(k)，其中k＝0，...，N-1。

图3示意性地说明根据本发明的电路技术实现的实施例，其中示出了为实现速率降低而未使用插值时钟clk_1的方案。

可见，根据本发明，输入时钟clk_k通过借助第一寄存器R₀实现的计数器。根据本发明，所述计数器循环地输出数值k⁰＝0，...，N-1。在此，数值k⁰构成地址，利用所述地址对于k⁰＝0，...，N-1分别将r(k⁰)的值保存在第一数值表LUT r(k⁰)中而将g(k⁰)的值保存在第二数值表LUT g(k⁰)中，其中，这些数值表根据本实施例被实现为所谓的查找表。

因此，当前值r＝r(k⁰)也构成系数集合B^r的地址。最后L个输入值x(k-1)，...，x(k-L)被保存在第二移位寄存器R₁，...，R_L中，从而可以与输入值x(k)的当前值一起来计算输出值y(n)。但是仅当g(k⁰)＝1成立时才将所述值接收到第三寄存器R_L+1中。根据本发明，这是通过在本实施例中在g(k⁰)＝0时对时钟clk_n’进行抑制实现的。

在此，如果在速率降低时扩展因子P的值为3而抽取因子Q的值为5，其中可设置N＝Q＝5，则在使用图3中所示的电路时得到图4中所示的输出值y(n)。

图5中示意性地示出了所述信号的信号变化，其中，对不同于以上说明的另一方案进行观察。与前述不同，扩展因子P的值大于抽取因子Q的值，即P＞Q。速率转换在于，使输出速率大于输入速率。

如果根据第二实施例在输入端进行非等距离的处理，那么根据本发明的原理同样适用于Q＜P的情况。这在信息技术的系统中至少可应用在发送端，因为在发送端速率提高通常比速率降低有意义并且施加在这里所使用的数模转换器(DAC)上的采样值通常也必须是时间上等距离的。

在此，图5说明：值y(n)通过第二时钟clk_n输出。对于一定的多相索引

r(n)∈[0，1，...，P-1].

而言， $y\left(n\right)=F(x\left(k\right),...,x(k-L),B^{r\left(n\right)})=\underset{s=0}{\overset{L}{\mathrm{\Σ}}}x(k-s)B^{r\left(n\right)}\left(s\right)$

成立。

但是，因为关于索引n的速率高于第一速率R_k，所以必然存在对输入值进行抑制的情况，即对于一定的u(k’(n))，...，u(k’(n)-L)，必须根据

$y\left(n\right)=F(u\left(k^{\′}\left(n\right)\right),...,u(k^{\′}\left(n\right)-L)),B^{r\left(n\right)})=\underset{s=0}{\overset{L}{\mathrm{\Σ}}}u(k^{\′}\left(n\right)-s)B^{r\left(n\right)}\left(s\right)$

进行计算。在此，对于所述情况，输出序列同样通过非等距离的采样得到，所述非等距离的采样对于本情况是在等式中通过索引k’表示的。如果对于给定的n，值u(k’(n))，...，u(k’(n)-L)以及k’(n)、g(n)和r(n)是已知的，那么在进行递归n-＞n+1时区分两种情况：

1.如果(k’(n)+1)P＜＝(n+1)Q成立，那么设置k’(n+1)＝k’(n)+1并且将x(k+1)接收到u(k’(n+1))中，即设置g(n+1)＝1以及r(n+1)＝(n+1)QmodP。

2.如果(k’(n)+1)P＞(n+1)Q成立，那么设置k’(n+1)＝k’(n)并且不将x(k+1)接收到u(k’(n+1))中，即设置g(n+1)＝0以及r(n+1)＝(n+1)QmodP。

序列x(k)和u(k’(n))是等同的，其中，值u(k’(n))通常处于非等距离的时间间隔中。假定g(n＝0)＝1并且不失一般性地定义k’(0)＝0且r(0)＝0，由此可以递归地对于n＝1，...，N-1预先计算g(n)和r(n)。序列g(n)和r(n)对于具有NQmodP＝0的N是周期性的。即在N*Q除以P的除法中没有余数。

图6示出此实施例的电路技术的实现。再次借助第二时钟clk_n为基于第一寄存器R₀的计数器提供时钟，该计数器循环地输出值n⁰＝0，…N-1。在此，值n⁰构成关于g(n⁰)和r(n⁰)的地址，这些地址的值对于n⁰＝0，...N-1被分别保存在第一表LUTg(n⁰)中，。当前值r(n⁰)构成系数集合B^r的地址。L+1个输入值被保存在第二移位寄存器R₁，...，R_L中，从而可以在第二时钟clk_n的每一个时钟节拍时计算滤波器的输出值。但是，仅当g(n⁰)＝1成立时才将当前输入值x(k)接收到第二移位寄存器R₁，...，R_L中。例如，这是通过在g(n⁰)＝0时对时钟clk_k’进行抑制实现的。

在此，如果在速率提高时扩展因子P的值为5而抽取因子Q的值为3，其中可设置N＝P＝5，那么在使用图6中所示电路时得到图7中所示的输出值y(n)。

附图标记列表：

x(k)          采样输入信号，输入序列

y(n)          采样输出信号，输出序列

z(l)          经插值的序列

P             扩展因子

Q             抽取因子

B^r            系数集合

clk_k         输入序列的时钟

clk_k’       门控时钟单元

clk_1         经插值序列的时钟

clk_n         输出序列的时钟

clk_n’       门控时钟单元的时钟

en_clk_k’    控制信号

en_clk_n’    控制信号

r             多相的索引

g             索引

LUTr(k⁰)      查找表

LUTr(n⁰)      查找表

LUTg(k⁰)      查找表

LUTg(n⁰)      查找表

R₀            计数器

R₁...R_L       移位寄存器

R₁...R_L+1     移位寄存器

R_L+1          存储器

x(k)          采样输入信号，输入序列

y(n)          采样输出信号，输出序列

Claims (12)

1.用于将一采样输入序列(x(k))的速率提高到一采样输出序列(y(n))的速率的方法，

其中，所述采样输入序列(x(k))具有一第一速率(R_k)并且所述采样输出序列(y(n))具有一第二速率(R_n)，

其中，所述第二速率(R_n)的值大于所述第一速率(R_k)的值，

其中，对所述采样输入序列(x(k))进行一信号处理，

其中，通过所述信号处理借助一计数器(R₀)来表现借助一第一因子(P)的扩展、插值和借助一第二因子(Q)的抽取，以便产生所述采样输出序列(y(n))，

其中，用所述第二速率(R_n)为所述信号处理和所述计数器(R₀)提供时钟，

其中，通过所述计数器(R₀)控制所述采样输入序列(x(k))的采样，其方式是，在所述计数器(R₀)的一输出端上形成第一值(n⁰)，所述第一值(n⁰)确定所述采样输入序列(x(k))的采样，以及

其中，为了产生所述采样输出序列(y(n))，通过所述计数器(R₀)控制所述信号处理，从而产生具有所述第二速率(R_n)的所述采样输出序列(y(n))，

其中，如此控制所述采样，使得为了产生所述第二速率(R_n)通过所述计数器(R₀)由一第一集合{0，1，...，N-1}形成所述第一值(n⁰)，其中，如此确定所述第一集合的数N，使得由所述第二因子(Q)与所述数N的乘积在与所述第一因子(P)进行模除运算时作为结果始终得到数值“0”。

2.用于将一采样输入序列(x(k))的速率降低到一采样输出序列(v(n’))的速率的方法，

其中，所述采样输入序列(x(k))具有一第一速率(R_k)并且所述采样输出序列(v(n’))具有一第二速率(R_n)，

其中，所述第二速率(R_n)的值小于所述第一速率(R_k)的值，

其中，对所述采样输入序列(x(k))进行一信号处理，

其中，通过所述信号处理借助一计数器(R₀)来表现利用一第一因子(P)的扩展、插值和利用一第二因子(Q)的抽取，以便产生所述采样输出序列(v(n’))，

其中，用所述第一速率(R_k)为所述信号处理和所述计数器(R₀)提供时钟，

其中，通过所述计数器(R₀)控制一采样输出序列(v(n’))，其方式是，在所述计数器(R₀)的一输出端上形成第二值(k⁰)，所述第二值(k⁰)确定一由所述采样输入序列(x(k))构成的经插值的序列的采样，用于产生具有所述第二速率(R₀)的所述采样输出序列(v(n’))，以及

其中，为了形成所述经插值的序列，通过所述计数器(R₀)控制所述信号处理，

其中，如此控制所述采样，使得为了产生所述第二速率(R_n)通过所述计数器(R₀)由一第二集合{0，1，...，N-1}形成所述第二值(k⁰)，其中，如此确定所述第二集合的数N，使得由所述第一因子(P)与所述数N的乘积在与所述第二因子(Q)进行模除运算时作为结果始终得到数值“0”。

3.根据权利要求1所述的方法，其特征在于，根据所述第一值(n⁰)来形成所述插值的系数集合(B(r(n⁰)))的多相索引(r(n⁰))。

4.根据权利要求2所述的方法，其特征在于，根据所述第二值(k⁰)来形成所述插值的系数集合(B(r(k⁰)))的多相索引(r(k⁰))。

5.根据权利要求3所述的方法，其特征在于，根据所述第一值(n⁰)来形成一用于时钟控制的导出值。

6.根据权利要求4所述的方法，其特征在于，根据所述第二值(k⁰)来形成一用于时钟控制的导出值。

7.根据权利要求1所述的方法，其特征在于，根据所述时钟控制将所述采样输入序列(x(k))的当前值存储在一移位寄存器中。

8.根据权利要求2所述的方法，其特征在于，将所述采样输入序列(x(k))的值(x(k-1)，...，(x(k-L)))存储在一移位寄存器中。

9.根据权利要求5所述的方法，其特征在于，所述插值通过FIR运算进行，其中所述FIR运算根据所述系数集合(B(r(n⁰)))以及移位寄存器值进行。

10.根据权利要求6所述的方法，其特征在于，所述插值通过FIR运算进行，其中根据所述系数集合(B(r(k⁰)))、移位寄存器值以及所述当前的采样输入值(x(k))实施所述FIR运算。

11.根据权利要求9所述的方法，其特征在于，所述FIR运算的输出值的接收根据所述时钟控制的所述导出值(g(n⁰))进行，其中，将所述FIR运算的输出值接收到一输出寄存器中。

12.根据权利要求10所述的方法，其特征在于，所述FIR运算的输出值的接收根据所述时钟控制的所述导出值(g(k⁰))进行，其中，将所述FIR运算的输出值接收到一输出寄存器中。

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