JP2001136218A - Ｆｉｒフィルタ、ランプアップ・ランプダウン回路 - Google Patents
Ｆｉｒフィルタ、ランプアップ・ランプダウン回路Info
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- JP2001136218A JP2001136218A JP31316499A JP31316499A JP2001136218A JP 2001136218 A JP2001136218 A JP 2001136218A JP 31316499 A JP31316499 A JP 31316499A JP 31316499 A JP31316499 A JP 31316499A JP 2001136218 A JP2001136218 A JP 2001136218A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 回路規模が大きくならずに、スムーズなラン
プアップ、ダウンを簡単に実現させることのできるラン
プアップ・ランプダウン回路を実現する。 【解決手段】 入力データを順次後段にシフトするｎ段
シフトレジスタ１０２と、このシフトレジスタ１０２の
各段に対応してＡＮＤゲート１０３−ｉ（ｉ＝１〜ｎ）
を設け、制御回路１０１からの制御信号１０７−ｉで、
対応する段の出力の送出をオンオフ制御する。このオン
オフ制御されたデータと所定のフィルタ係数とを乗算器
１０４−ｉで乗算し、この乗算出力から加算回路１０５
で加算することでランプアップ、ダウンを含むＦＩＲフ
ィルタ出力を導出する。制御回路１０１内のシフトレジ
スタにランプアップダウン信号を入力し、加算回路１０
５の出力からランプアップデータを導出する。 【効果】 ランプアップダウン時のフィルタ係数を記憶
するメモリを用意する必要がないので、構成が容易で、
回路規模が大きくならない。
プアップ、ダウンを簡単に実現させることのできるラン
プアップ・ランプダウン回路を実現する。 【解決手段】 入力データを順次後段にシフトするｎ段
シフトレジスタ１０２と、このシフトレジスタ１０２の
各段に対応してＡＮＤゲート１０３−ｉ（ｉ＝１〜ｎ）
を設け、制御回路１０１からの制御信号１０７−ｉで、
対応する段の出力の送出をオンオフ制御する。このオン
オフ制御されたデータと所定のフィルタ係数とを乗算器
１０４−ｉで乗算し、この乗算出力から加算回路１０５
で加算することでランプアップ、ダウンを含むＦＩＲフ
ィルタ出力を導出する。制御回路１０１内のシフトレジ
スタにランプアップダウン信号を入力し、加算回路１０
５の出力からランプアップデータを導出する。 【効果】 ランプアップダウン時のフィルタ係数を記憶
するメモリを用意する必要がないので、構成が容易で、
回路規模が大きくならない。
Description
【０００１】
【発明の属する技術分野】本発明はＦＩＲフィルタ及び
これを用いたランプアップ・ランプダウン回路に関し、
特に無線送受信機の送信回路の送信電力を制御するＦＩ
Ｒフィルタ及びこれを用いたランプアップ・ランプダウ
ン回路に関する。
これを用いたランプアップ・ランプダウン回路に関し、
特に無線送受信機の送信回路の送信電力を制御するＦＩ
Ｒフィルタ及びこれを用いたランプアップ・ランプダウ
ン回路に関する。
【０００２】
【従来の技術】一般に、ＣＤＭＡ（Code Division Mult
iple Access ）送信を行う送信機では、送信データにつ
いて、デジタル信号処理回路でデジタル信号処理を行っ
た後、フレーム信号処理を行う。その後、送信データを
疑似ランダム符号で拡散処理する。この拡散処理された
送信データについては、帯域制限をするためにＦＩＲ
（Finite Impulse Response ）フィルタで瀘波が行われ
る。ＦＩＲフィルタにおいては、送信データに同期し
た、送信するデータの区間を示すランプアップランプダ
ウン制御信号より作られる制御信号に応じてＦＩＲ係数
又はデータを零にするように信号処理する。
iple Access ）送信を行う送信機では、送信データにつ
いて、デジタル信号処理回路でデジタル信号処理を行っ
た後、フレーム信号処理を行う。その後、送信データを
疑似ランダム符号で拡散処理する。この拡散処理された
送信データについては、帯域制限をするためにＦＩＲ
（Finite Impulse Response ）フィルタで瀘波が行われ
る。ＦＩＲフィルタにおいては、送信データに同期し
た、送信するデータの区間を示すランプアップランプダ
ウン制御信号より作られる制御信号に応じてＦＩＲ係数
又はデータを零にするように信号処理する。
【０００３】図１０は、ＣＤＭＡ送信を行う送信機の一
般的な構成を示すブロック図である。同図に示されてい
るように、ＣＤＭＡ送信を行う送信機は、デジタル部１
２１と、アナログ部１２２と、アンテナ１２３とを含ん
で構成されている。デジタル部１２１は、送信データに
ついてデジタル信号処理（拡散処理を含む）を行うデジ
タル信号処理回路１２ａと、帯域制限を行うためのＦＩ
Ｒフィルタ１２ｂと、アナログ信号に変換するためのＤ
／Ａ変換器１２ｃとから構成されている。また、アナロ
グ部１２２は、ＬＰＦフィルタ１２ｄと、変調器１２ｅ
と、ＩＦ増幅器１２ｆと、ミキサ１２ｇと、ＲＦ増幅器
１２ｈとから構成されている。
般的な構成を示すブロック図である。同図に示されてい
るように、ＣＤＭＡ送信を行う送信機は、デジタル部１
２１と、アナログ部１２２と、アンテナ１２３とを含ん
で構成されている。デジタル部１２１は、送信データに
ついてデジタル信号処理（拡散処理を含む）を行うデジ
タル信号処理回路１２ａと、帯域制限を行うためのＦＩ
Ｒフィルタ１２ｂと、アナログ信号に変換するためのＤ
／Ａ変換器１２ｃとから構成されている。また、アナロ
グ部１２２は、ＬＰＦフィルタ１２ｄと、変調器１２ｅ
と、ＩＦ増幅器１２ｆと、ミキサ１２ｇと、ＲＦ増幅器
１２ｈとから構成されている。
【０００４】ところで、無線通信の送信においては、送
信の開始時や終了時、あるいは、時分割送信時（パケッ
ト通信等も含めて）のバースト送信等の場合、送信信号
のスペクトラムが広がり、送信動作に悪影響を及ぼすこ
とが知られている。
信の開始時や終了時、あるいは、時分割送信時（パケッ
ト通信等も含めて）のバースト送信等の場合、送信信号
のスペクトラムが広がり、送信動作に悪影響を及ぼすこ
とが知られている。
【０００５】これは、送信データが急峻に立上がるとき
は、この立上がり時における送信信号のスペクトラムの
広がりが大きく、そのために、他のチャンネルとの間で
周波数的な干渉を生じさせるからである。また、送信信
号の立下がりのときでも、同様な問題が生じている。し
たがって、バースト送信の場合、通常、有効送信データ
の前後にランプアップ、ランプダウン区間を設けること
が規格上定められている。
は、この立上がり時における送信信号のスペクトラムの
広がりが大きく、そのために、他のチャンネルとの間で
周波数的な干渉を生じさせるからである。また、送信信
号の立下がりのときでも、同様な問題が生じている。し
たがって、バースト送信の場合、通常、有効送信データ
の前後にランプアップ、ランプダウン区間を設けること
が規格上定められている。
【０００６】
【発明が解決しようとする課題】これらの問題に対し、
先行技術として知られている一般的な手法が、特開平８
−４６４８５号公報に開示されている。これは図１１に
示されているように、ｎ個のレジスタＤ１〜Ｄｎからな
るｎビットのシフトレジスタ３０１と、メモリ３０２
と、Ｄ／Ａ変換器３０３とを用いる構成である。そし
て、シフトレジスタ３０１の出力であるｎビットの信号
と１ビットのバーストタイミング信号の信号との合計
（ｎ＋１）ビットの信号でメモリ３０２のアドレス信号
を構成する。このとき、メモリ３０２は、（ｎ＋１）ビ
ットで呼び出される記憶容量のものとする。メモリ３０
２から出力されるデジタルデータは、Ｄ／Ａ変換器３０
３においてアナログ信号に変換される。このように構成
することにより、ＦＩＲフィルタを実現することができ
るのである。
先行技術として知られている一般的な手法が、特開平８
−４６４８５号公報に開示されている。これは図１１に
示されているように、ｎ個のレジスタＤ１〜Ｄｎからな
るｎビットのシフトレジスタ３０１と、メモリ３０２
と、Ｄ／Ａ変換器３０３とを用いる構成である。そし
て、シフトレジスタ３０１の出力であるｎビットの信号
と１ビットのバーストタイミング信号の信号との合計
（ｎ＋１）ビットの信号でメモリ３０２のアドレス信号
を構成する。このとき、メモリ３０２は、（ｎ＋１）ビ
ットで呼び出される記憶容量のものとする。メモリ３０
２から出力されるデジタルデータは、Ｄ／Ａ変換器３０
３においてアナログ信号に変換される。このように構成
することにより、ＦＩＲフィルタを実現することができ
るのである。
【０００７】図１１に示されているＦＩＲフィルタは、
バーストタイミング信号値により、ランプアップ部及び
ランプダウン部を有した状態のフィルタ出力を拡張され
たメモリ３０２から読込んで出力する動作を行うことに
なる。すると、タップ数（シフトレジスタの段数）を多
くとった場合には、使用するメモリの記憶容量が多く必
要になってしまい、回路規模が大きくなるという欠点が
あった。
バーストタイミング信号値により、ランプアップ部及び
ランプダウン部を有した状態のフィルタ出力を拡張され
たメモリ３０２から読込んで出力する動作を行うことに
なる。すると、タップ数（シフトレジスタの段数）を多
くとった場合には、使用するメモリの記憶容量が多く必
要になってしまい、回路規模が大きくなるという欠点が
あった。
【０００８】また、出力に乗算器を設けてレベルを変化
させたり、ランプアップ・ダウン用の波形発生回路を別
に設け、発生させたランプアップ・ダウン信号を送信信
号に付加する等、アナログ的にＧＣＡ（Ｇａｉｎ Ｃｏ
ｎｔｒｏｌ Ａｍｐｌｉｆｉｅｒ）制御してランプアッ
プ、ランプダウンを作り出す手法も考えられる。しか
し、この手法を採用しても、消費電力、回路規模が大き
くなってしまう欠点があり、上述した従来技術の欠点を
解決することができない。
させたり、ランプアップ・ダウン用の波形発生回路を別
に設け、発生させたランプアップ・ダウン信号を送信信
号に付加する等、アナログ的にＧＣＡ（Ｇａｉｎ Ｃｏ
ｎｔｒｏｌ Ａｍｐｌｉｆｉｅｒ）制御してランプアッ
プ、ランプダウンを作り出す手法も考えられる。しか
し、この手法を採用しても、消費電力、回路規模が大き
くなってしまう欠点があり、上述した従来技術の欠点を
解決することができない。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模が大
きくならずに、スムーズなランプアップ、ランプダウン
を簡単に実現させることのできるＦＩＲフィルタ及びこ
れを用いたランプアップ・ランプダウン回路を提供する
ことである。
るためになされたものであり、その目的は回路規模が大
きくならずに、スムーズなランプアップ、ランプダウン
を簡単に実現させることのできるＦＩＲフィルタ及びこ
れを用いたランプアップ・ランプダウン回路を提供する
ことである。
【００１０】
【課題を解決するための手段】本発明によるＦＩＲフィ
ルタは、入力データを選択する選択制御手段と、この選
択制御手段により選択されたデータと所定のフィルタ係
数とを乗算する乗算手段とを含み、この乗算手段の乗算
出力からＦＩＲフィルタ出力を導出するようにしたこと
を特徴とする。また、前記選択制御手段は、入力データ
を順次後段にシフトする第１のｎ段（ｎは自然数、以下
同じ）シフトレジスタと、このシフトレジスタのｎ段の
出力にそれぞれ対応して設けられ対応する段の出力の送
出をオンオフするｎ個のスイッチ手段と、このｎ個のス
イッチ手段をオンオフ制御する制御手段とを含み、前記
乗算手段は、前記シフトレジスタのｎ段の出力にそれぞ
れ対応して設けられ対応する段から前記スイッチ手段の
オン制御によって送出される出力にそれぞれ所定のフィ
ルタ係数を乗じるｎ個の乗算回路を含み、前記ｎ個の乗
算回路の乗算出力からＦＩＲフィルタ出力を導出するよ
うにしたことを特徴とする。
ルタは、入力データを選択する選択制御手段と、この選
択制御手段により選択されたデータと所定のフィルタ係
数とを乗算する乗算手段とを含み、この乗算手段の乗算
出力からＦＩＲフィルタ出力を導出するようにしたこと
を特徴とする。また、前記選択制御手段は、入力データ
を順次後段にシフトする第１のｎ段（ｎは自然数、以下
同じ）シフトレジスタと、このシフトレジスタのｎ段の
出力にそれぞれ対応して設けられ対応する段の出力の送
出をオンオフするｎ個のスイッチ手段と、このｎ個のス
イッチ手段をオンオフ制御する制御手段とを含み、前記
乗算手段は、前記シフトレジスタのｎ段の出力にそれぞ
れ対応して設けられ対応する段から前記スイッチ手段の
オン制御によって送出される出力にそれぞれ所定のフィ
ルタ係数を乗じるｎ個の乗算回路を含み、前記ｎ個の乗
算回路の乗算出力からＦＩＲフィルタ出力を導出するよ
うにしたことを特徴とする。
【００１１】また、前記制御手段は、前記第１のｎ段シ
フトレジスタのシフトクロックに応じてランプアップダ
ウン信号を順次後段にシフトする第２のｎ段シフトレジ
スタであり、前記ｎ個のスイッチ手段は、前記第２のｎ
段シフトレジスタの各段に対応して設けられ対応する段
の出力を入力の一方とし前記第１のｎ段シフトレジスタ
の対応する段の出力を入力の他方とするアンドゲート
か、前記第２のｎ段シフトレジスタの各段に対応して設
けられ対応する段の出力に応じて前記フィルタ係数と零
とを択一的に出力するｎ個の切替スイッチとする。な
お、前記制御手段は、前記第１のｎ段シフトレジスタの
シフトクロックに応じてランプアップダウン信号を順次
後段にシフトする第２のｎ段シフトレジスタであり、前
記第２のｎ段シフトレジスタの各段の出力に応じて前記
第１のｎ段シフトレジスタの対応する段の出力をリセッ
トするようにしても良い。
フトレジスタのシフトクロックに応じてランプアップダ
ウン信号を順次後段にシフトする第２のｎ段シフトレジ
スタであり、前記ｎ個のスイッチ手段は、前記第２のｎ
段シフトレジスタの各段に対応して設けられ対応する段
の出力を入力の一方とし前記第１のｎ段シフトレジスタ
の対応する段の出力を入力の他方とするアンドゲート
か、前記第２のｎ段シフトレジスタの各段に対応して設
けられ対応する段の出力に応じて前記フィルタ係数と零
とを択一的に出力するｎ個の切替スイッチとする。な
お、前記制御手段は、前記第１のｎ段シフトレジスタの
シフトクロックに応じてランプアップダウン信号を順次
後段にシフトする第２のｎ段シフトレジスタであり、前
記第２のｎ段シフトレジスタの各段の出力に応じて前記
第１のｎ段シフトレジスタの対応する段の出力をリセッ
トするようにしても良い。
【００１２】本発明によるランプアップ回路は、上記Ｆ
ＩＲフィルタと、前記ｎ個の乗算回路の出力を加算する
加算回路とを含み、前記第１のｎ段シフトレジスタにラ
ンプアップ信号を入力し前記加算回路の加算出力からラ
ンプアップデータを導出するようにしたことを特徴とす
る。
ＩＲフィルタと、前記ｎ個の乗算回路の出力を加算する
加算回路とを含み、前記第１のｎ段シフトレジスタにラ
ンプアップ信号を入力し前記加算回路の加算出力からラ
ンプアップデータを導出するようにしたことを特徴とす
る。
【００１３】本発明によるランプダウン回路は、上記Ｆ
ＩＲフィルタと、前記ｎ個の乗算回路の出力を加算する
加算回路とを含み、前記第１のｎ段シフトレジスタにラ
ンプダウン信号を入力し前記加算回路の加算出力からラ
ンプダウンデータを導出するようにしたことを特徴とす
る。
ＩＲフィルタと、前記ｎ個の乗算回路の出力を加算する
加算回路とを含み、前記第１のｎ段シフトレジスタにラ
ンプダウン信号を入力し前記加算回路の加算出力からラ
ンプダウンデータを導出するようにしたことを特徴とす
る。
【００１４】要するに本発明では、無線送信機の中で一
般的に使用されている送信データであるベースバンド信
号をフィルタリングするＦＩＲフィルタにおいて、フィ
ルタの係数をランプアップダウン信号により選択するこ
とによって、送信開始時、停止時の送信電力を制御する
ランピング（ｒａｍｐｉｎｇ）機構を設けているのであ
る。
般的に使用されている送信データであるベースバンド信
号をフィルタリングするＦＩＲフィルタにおいて、フィ
ルタの係数をランプアップダウン信号により選択するこ
とによって、送信開始時、停止時の送信電力を制御する
ランピング（ｒａｍｐｉｎｇ）機構を設けているのであ
る。
【００１５】具体的には、シフトレジスタの各段の出力
の送出をオンオフ制御し、このオンオフ制御された送信
データと所定のフィルタ係数とを乗算器で乗算し、この
乗算出力からＦＩＲフィルタ出力を導出する。また、制
御回路内のシフトレジスタにランプアップダウン信号を
入力し、加算回路の出力からランプアップダウンデータ
を導出する。ランプアップ、ダウン時用のフィルタ係数
を記憶するメモリを用意する必要がないので、構成が容
易で、回路規模が大きくならずに、スムーズなランプア
ップ、ランプダウンを実現させることができる。
の送出をオンオフ制御し、このオンオフ制御された送信
データと所定のフィルタ係数とを乗算器で乗算し、この
乗算出力からＦＩＲフィルタ出力を導出する。また、制
御回路内のシフトレジスタにランプアップダウン信号を
入力し、加算回路の出力からランプアップダウンデータ
を導出する。ランプアップ、ダウン時用のフィルタ係数
を記憶するメモリを用意する必要がないので、構成が容
易で、回路規模が大きくならずに、スムーズなランプア
ップ、ランプダウンを実現させることができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１７】図１は本発明によるＦＩＲフィルタを用い
て構成したランプアップ・ランプダウン回路の実施の一
形態を示すブロック図である。同図において、ランプア
ップ・ランプダウン回路１００は、制御回路１０１と、
ｎ個のレジスタＤ１〜Ｄｎからなるシフトレジスタ１０
２と、ｎ個のＡＮＤゲート１０３−１〜１０３−ｎと、
各ＡＮＤゲート１０３−１〜１０３−ｎの出力とＦＩＲ
フィルタのＦＩＲ係数とを乗算するｎ個の乗算回路１０
４−１〜１０４−ｎと、乗算回路１０４−１〜１０４−
ｎの出力を加算する加算器１０５とを含んで構成されて
いる。
て構成したランプアップ・ランプダウン回路の実施の一
形態を示すブロック図である。同図において、ランプア
ップ・ランプダウン回路１００は、制御回路１０１と、
ｎ個のレジスタＤ１〜Ｄｎからなるシフトレジスタ１０
２と、ｎ個のＡＮＤゲート１０３−１〜１０３−ｎと、
各ＡＮＤゲート１０３−１〜１０３−ｎの出力とＦＩＲ
フィルタのＦＩＲ係数とを乗算するｎ個の乗算回路１０
４−１〜１０４−ｎと、乗算回路１０４−１〜１０４−
ｎの出力を加算する加算器１０５とを含んで構成されて
いる。
【００１８】送信される送信データはシフトレジスタ１
０２のレジスタＤ１に入力され、クロック信号（ＣＬ
Ｋ）１０６はシフトレジスタ１０２の各レジスタＤｉ
（ｉ＝１〜ｎ）に入力される。シフトレジスタ１０２
は、クロック信号１０６が入力されると、レジスタＤ１
に入力された送信データはレジスタＤ１からレジスタＤ
２、レジスタＤ３、…、レジスタＤｎに順次シフトされ
るように各レジスタＤｉ（ｉ＝１〜ｎ）が接続されてい
る。シフトレジスタ１０２の各レジスタＤｉには、出力
タップが設けられており、対応する各ＡＮＤゲート１０
３−１〜１０３−ｎへ送信データが逐次出力される構成
となっている。
０２のレジスタＤ１に入力され、クロック信号（ＣＬ
Ｋ）１０６はシフトレジスタ１０２の各レジスタＤｉ
（ｉ＝１〜ｎ）に入力される。シフトレジスタ１０２
は、クロック信号１０６が入力されると、レジスタＤ１
に入力された送信データはレジスタＤ１からレジスタＤ
２、レジスタＤ３、…、レジスタＤｎに順次シフトされ
るように各レジスタＤｉ（ｉ＝１〜ｎ）が接続されてい
る。シフトレジスタ１０２の各レジスタＤｉには、出力
タップが設けられており、対応する各ＡＮＤゲート１０
３−１〜１０３−ｎへ送信データが逐次出力される構成
となっている。
【００１９】ランプアップダウン信号は送信データと同
期している信号である。このランプアップダウン信号
は、制御回路１０１に入力される。制御回路１０１はラ
ンプアップ及びランプダウンのための信号処理を行い、
その処理後の制御信号１０７−１〜１０７−ｎは、対応
するＡＮＤゲート１０３−１〜１０３−ｎに入力され
る。さらに制御回路１０１はシステムクロックで動作さ
せるので、クロック信号１０６も制御回路１０１に入力
されている。
期している信号である。このランプアップダウン信号
は、制御回路１０１に入力される。制御回路１０１はラ
ンプアップ及びランプダウンのための信号処理を行い、
その処理後の制御信号１０７−１〜１０７−ｎは、対応
するＡＮＤゲート１０３−１〜１０３−ｎに入力され
る。さらに制御回路１０１はシステムクロックで動作さ
せるので、クロック信号１０６も制御回路１０１に入力
されている。
【００２０】ここで、制御回路１０１の内部構成例につ
いて図２を参照して説明する。同図において、制御回路
１０１は、レジスタ１０１−１〜１０１−ｎからなるｎ
段シフトレジスタを含んで構成されており、ランプアッ
プダウン信号を入力とし、クロック信号の遷移タイミン
グで入力を順次後段にシフトする動作を行う。そして、
各段のレジスタ１０１−ｉ（ｉ＝１〜ｎ）の出力は制御
信号１０７−ｉ（ｉ＝１〜ｎ）となる。したがって、こ
の制御回路１０１は、入力されるランプアップダウン信
号について、周知のシリアル−パラレル変換動作を行う
ことになる。
いて図２を参照して説明する。同図において、制御回路
１０１は、レジスタ１０１−１〜１０１−ｎからなるｎ
段シフトレジスタを含んで構成されており、ランプアッ
プダウン信号を入力とし、クロック信号の遷移タイミン
グで入力を順次後段にシフトする動作を行う。そして、
各段のレジスタ１０１−ｉ（ｉ＝１〜ｎ）の出力は制御
信号１０７−ｉ（ｉ＝１〜ｎ）となる。したがって、こ
の制御回路１０１は、入力されるランプアップダウン信
号について、周知のシリアル−パラレル変換動作を行う
ことになる。
【００２１】図３に示されているように、クロック信号
に同期してランプアップダウン信号が入力されると、ラ
ンプアップ区間中は、Ｃ１〜Ｃｎのｎビットのうちの最
下位ビットであるＣ１から順に“０”から“１”に変化
して行く、Ｃ１〜Ｃｎのｎビットのパラレルデータで表
現されるランプアップ信号が得られることになる。そし
て、Ｃ１〜Ｃｎのｎビットは、最終的にはオール“１”
に変化する。
に同期してランプアップダウン信号が入力されると、ラ
ンプアップ区間中は、Ｃ１〜Ｃｎのｎビットのうちの最
下位ビットであるＣ１から順に“０”から“１”に変化
して行く、Ｃ１〜Ｃｎのｎビットのパラレルデータで表
現されるランプアップ信号が得られることになる。そし
て、Ｃ１〜Ｃｎのｎビットは、最終的にはオール“１”
に変化する。
【００２２】また、同図に示されているように、クロッ
ク信号に同期してランプアップダウン信号が入力される
と、ランプダウン区間中は、Ｃ１〜Ｃｎのｎビットのう
ちの最下位ビットであるＣ１から順に“１”から“０”
に変化して行く、Ｃ１〜Ｃｎのｎビットのパラレルデー
タで表現されるランプダウン信号が得られることにな
る。そして、Ｃ１〜Ｃｎのｎビットは、最終的にはオー
ル“０”に変化する。
ク信号に同期してランプアップダウン信号が入力される
と、ランプダウン区間中は、Ｃ１〜Ｃｎのｎビットのう
ちの最下位ビットであるＣ１から順に“１”から“０”
に変化して行く、Ｃ１〜Ｃｎのｎビットのパラレルデー
タで表現されるランプダウン信号が得られることにな
る。そして、Ｃ１〜Ｃｎのｎビットは、最終的にはオー
ル“０”に変化する。
【００２３】制御回路１０１からの制御信号１０７−ｉ
とシフトレジスタ１０２の各タップから出力されている
送信データは、それぞれ対応する各ＡＮＤゲート１０３
−ｉ（ｉ＝１〜ｎ）に入力され、その出力は、乗算回路
１０４−ｉ（ｉ＝１〜ｎ）においてＦＩＲ係数ｈ１…ｈ
ｎと乗算された後、出力される。これらＦＩＲ係数が掛
けられた送信データは、加算器１０５によって加算処理
されて出力信号として出力される。
とシフトレジスタ１０２の各タップから出力されている
送信データは、それぞれ対応する各ＡＮＤゲート１０３
−ｉ（ｉ＝１〜ｎ）に入力され、その出力は、乗算回路
１０４−ｉ（ｉ＝１〜ｎ）においてＦＩＲ係数ｈ１…ｈ
ｎと乗算された後、出力される。これらＦＩＲ係数が掛
けられた送信データは、加算器１０５によって加算処理
されて出力信号として出力される。
【００２４】この加算器１０５から時刻ｔに出力される
出力信号ｙｔは、時刻ｔにおける送信データをｘｔとす
ると、
出力信号ｙｔは、時刻ｔにおける送信データをｘｔとす
ると、
【００２５】
【数１】 となる。
【００２６】ここで、乗算回路１０４−ｉは、ＦＩＲ係
数ｈｉ（Ｉ＝１〜ｎ）を生成する回路と、この生成され
たＦＩＲ係数を送信データとを乗算する乗算回路とを含
んで構成されているものとする。以上のようにＦＩＲフ
ィルタを構成すれば、このランプアップ・ランプダウン
回路１００から出力された出力信号は、実際には、この
後にＤ／Ａ変換器、変調回路、電力増幅されて電波とし
て出力されるためのアナログ送信回路を通ることにな
る。後段に設けられるこれらの回路は、当業者にとって
よく知られており、また本発明とは直接関係しないの
で、その詳細な説明は省略する。
数ｈｉ（Ｉ＝１〜ｎ）を生成する回路と、この生成され
たＦＩＲ係数を送信データとを乗算する乗算回路とを含
んで構成されているものとする。以上のようにＦＩＲフ
ィルタを構成すれば、このランプアップ・ランプダウン
回路１００から出力された出力信号は、実際には、この
後にＤ／Ａ変換器、変調回路、電力増幅されて電波とし
て出力されるためのアナログ送信回路を通ることにな
る。後段に設けられるこれらの回路は、当業者にとって
よく知られており、また本発明とは直接関係しないの
で、その詳細な説明は省略する。
【００２７】図４はＦＩＲフィルタを用いて構成したラ
ンプアップ・ランプダウン回路のシミュレーションによ
り得られたフィルタ後の波形図である。同図に示されて
いるように、ランプアップダウン信号は、送信データと
同期している。このランプアップダウン信号は、送信し
たいデータの先頭と同時にＬｏｗレベルからＨｉレベル
に変化し、送信したい送信データの終了と同時にＨｉレ
ベルからＬｏｗレベルに変化する信号である。なお、送
信データ、ランプアップダウン信号、クロック信号はそ
れぞれに対し同期がとれているものとする。
ンプアップ・ランプダウン回路のシミュレーションによ
り得られたフィルタ後の波形図である。同図に示されて
いるように、ランプアップダウン信号は、送信データと
同期している。このランプアップダウン信号は、送信し
たいデータの先頭と同時にＬｏｗレベルからＨｉレベル
に変化し、送信したい送信データの終了と同時にＨｉレ
ベルからＬｏｗレベルに変化する信号である。なお、送
信データ、ランプアップダウン信号、クロック信号はそ
れぞれに対し同期がとれているものとする。
【００２８】送信開始前の初期状態において、ランプア
ップダウン信号は、Ｌｏｗレベルとなっている。このと
き、制御回路１０１の出力である制御信号１０７−ｉは
全てＬｏｗレベルとなる。
ップダウン信号は、Ｌｏｗレベルとなっている。このと
き、制御回路１０１の出力である制御信号１０７−ｉは
全てＬｏｗレベルとなる。
【００２９】次に、送信開始と同時にランプアップダウ
ン信号はＨｉレベルとなり制御回路１０１から出力され
る制御信号は、クロック信号１０６から入力されるクロ
ックにより、各々、順次ＬｏｗレベルからＨｉレベルに
変わっていく。つまり、制御回路１０１は、上述したよ
うに、シリアルｔｏパラレル変換を行うような構成とな
っている。
ン信号はＨｉレベルとなり制御回路１０１から出力され
る制御信号は、クロック信号１０６から入力されるクロ
ックにより、各々、順次ＬｏｗレベルからＨｉレベルに
変わっていく。つまり、制御回路１０１は、上述したよ
うに、シリアルｔｏパラレル変換を行うような構成とな
っている。
【００３０】送信が停止状態、つまりランプアップダウ
ン信号がＨｉレベルからＬｏｗレベルに変化する場合、
制御回路１０２の出力である制御信号１０７−ｉは、同
様にＨｉレベルからＬｏｗレベルへ、クロックに同期し
て切り替わっていく。
ン信号がＨｉレベルからＬｏｗレベルに変化する場合、
制御回路１０２の出力である制御信号１０７−ｉは、同
様にＨｉレベルからＬｏｗレベルへ、クロックに同期し
て切り替わっていく。
【００３１】一方、図１を参照すると、シフトレジスタ
１０２は、クロック信号１０６により制御されるｎビッ
トのシフトレジスタであり、クロック信号１０６の立上
りタイミングに同期して、シフトレジスタ１０２の初段
のレジスタＤ１に送信データの先頭ビットを記憶し、次
のクロックによって、レジスタＤ１に記憶された送信デ
ータがレジスタＤ２にシフトされる。そしてレジスタＤ
１は次の送信データが記憶される動作を行っている。同
様にクロックがシフトレジスタ１０２に入力されるごと
に送信データが次々とシフトされていく。
１０２は、クロック信号１０６により制御されるｎビッ
トのシフトレジスタであり、クロック信号１０６の立上
りタイミングに同期して、シフトレジスタ１０２の初段
のレジスタＤ１に送信データの先頭ビットを記憶し、次
のクロックによって、レジスタＤ１に記憶された送信デ
ータがレジスタＤ２にシフトされる。そしてレジスタＤ
１は次の送信データが記憶される動作を行っている。同
様にクロックがシフトレジスタ１０２に入力されるごと
に送信データが次々とシフトされていく。
【００３２】さらにシフトレジスタ１０２は、各タップ
で送信データが出力されるようになっており、制御回路
１０１の出力である各制御信号１０７−ｉとともに、対
応するＡＮＤゲート１０３の入力にそれぞれ入力されて
いく。従って、制御回路１０１からの制御信号１０７−
ｉがＬｏｗレベルなら、ＡＮＤゲート１０３の出力は、
Ｌｏｗレベル（＝ゼロ）となる。一方、制御信号１０７
−ｉがＨｉレベルなら、ＡＮＤゲート１０３からは、送
信データのデータ値がそのまま出力されることになる。
で送信データが出力されるようになっており、制御回路
１０１の出力である各制御信号１０７−ｉとともに、対
応するＡＮＤゲート１０３の入力にそれぞれ入力されて
いく。従って、制御回路１０１からの制御信号１０７−
ｉがＬｏｗレベルなら、ＡＮＤゲート１０３の出力は、
Ｌｏｗレベル（＝ゼロ）となる。一方、制御信号１０７
−ｉがＨｉレベルなら、ＡＮＤゲート１０３からは、送
信データのデータ値がそのまま出力されることになる。
【００３３】次に、再度図４を参照し、ａ．送信開始
時、ｂ．定常送信時、ｃ．送信停止時のランプアップ・
ランプダウン回路の動作について説明する。
時、ｂ．定常送信時、ｃ．送信停止時のランプアップ・
ランプダウン回路の動作について説明する。
【００３４】ａ．送信開始時 制御回路１０１の出力である制御信号１０７−ｉは、送
信開始時において、クロックに同期して順次Ｌｏｗレベ
ルからＨｉレベルに変化する。このため、はじめはすべ
て零であった加算結果が、順次クロックに同期して送信
データはフィルタ係数１０４のｈ１、ｈ２、ｈ３…と乗
算された値で、加算されていくことになる。その結果、
図４のランプアップ区間に示されているように、フィル
タの特性に従って出力電力（振幅）がなめらかに上昇し
ていくことになる。このランプアップ区間の長さは、シ
フトレジスタ１０２の大きさ（段数ｎ）により決まる。
通常、対称型のｎタップＦＩＲフィルタの構成であれ
ば、ランプアップ区間の長さは、ｎ／２×ＣＬＫとな
る。
信開始時において、クロックに同期して順次Ｌｏｗレベ
ルからＨｉレベルに変化する。このため、はじめはすべ
て零であった加算結果が、順次クロックに同期して送信
データはフィルタ係数１０４のｈ１、ｈ２、ｈ３…と乗
算された値で、加算されていくことになる。その結果、
図４のランプアップ区間に示されているように、フィル
タの特性に従って出力電力（振幅）がなめらかに上昇し
ていくことになる。このランプアップ区間の長さは、シ
フトレジスタ１０２の大きさ（段数ｎ）により決まる。
通常、対称型のｎタップＦＩＲフィルタの構成であれ
ば、ランプアップ区間の長さは、ｎ／２×ＣＬＫとな
る。
【００３５】ｂ．定常送信時 ランプアップダウン信号が常にＨｉレベル（つまり送信
継続中）の状態では、制御回路１０１の出力である制御
信号１０７−ｉはすべてがＨｉレベルとなる。このた
め、シフトレジスタ１０２の各タップから出力される送
信データは、通常のＦＩＲフィルタの動作と同様に各Ｆ
ＩＲフィルタ係数１０４と乗算され、加算器１０５によ
り加算処理されて、出力信号としてＦＩＲフィルタリン
グされた送信データが出力される。図４においては、送
信継続中が送信データ区間として示されている。
継続中）の状態では、制御回路１０１の出力である制御
信号１０７−ｉはすべてがＨｉレベルとなる。このた
め、シフトレジスタ１０２の各タップから出力される送
信データは、通常のＦＩＲフィルタの動作と同様に各Ｆ
ＩＲフィルタ係数１０４と乗算され、加算器１０５によ
り加算処理されて、出力信号としてＦＩＲフィルタリン
グされた送信データが出力される。図４においては、送
信継続中が送信データ区間として示されている。
【００３６】なお同図は、送信データを｛１，−１｝の
繰返しとした場合の１例であり、通常の送信データは、
任意のデータ系列及びその送信時間も送信フォーマット
によるものである。したがって、実際の波形は、図４に
示されている波形とは異なる。
繰返しとした場合の１例であり、通常の送信データは、
任意のデータ系列及びその送信時間も送信フォーマット
によるものである。したがって、実際の波形は、図４に
示されている波形とは異なる。
【００３７】ｃ．送信停止時 ランプダウンの場合には、制御信号１０１からの制御信
号１０７−ｉが、各々Ｈｉレベルになっていた状態（送
信継続中）から、ランプアップダウン信号が、Ｈｉレベ
ルからＬｏｗレベルに変化する。これにより、送信開始
時の逆の動作、すなわち制御信号１０７−ｉが順次Ｈｉ
レベルからＬｏｗレベルに変化なる。このため、制御信
号１０７−ｉがＬｏｗレベルとなる各フィルタ係数の乗
算結果が零となり、加算量が減っていく。よって、送信
電力が徐々に小さくなっていくことになる。その結果、
図４のランプダウン区間に示されているように、フィル
タの特性に従って出力電力（振幅）がなめらかに下降し
ていくことになる。
号１０７−ｉが、各々Ｈｉレベルになっていた状態（送
信継続中）から、ランプアップダウン信号が、Ｈｉレベ
ルからＬｏｗレベルに変化する。これにより、送信開始
時の逆の動作、すなわち制御信号１０７−ｉが順次Ｈｉ
レベルからＬｏｗレベルに変化なる。このため、制御信
号１０７−ｉがＬｏｗレベルとなる各フィルタ係数の乗
算結果が零となり、加算量が減っていく。よって、送信
電力が徐々に小さくなっていくことになる。その結果、
図４のランプダウン区間に示されているように、フィル
タの特性に従って出力電力（振幅）がなめらかに下降し
ていくことになる。
【００３８】なお図４は、１６個のレジスタでシフトレ
ジスタを構成し、１レジスタあたり、４クロックで動作
（４倍オーバサンプリング：６４タップＦＩＲ相当のフ
ィルタ例）させ、送信データは｛１、−１｝を繰返した
たときのシミュレーション波形を示したものである。
ジスタを構成し、１レジスタあたり、４クロックで動作
（４倍オーバサンプリング：６４タップＦＩＲ相当のフ
ィルタ例）させ、送信データは｛１、−１｝を繰返した
たときのシミュレーション波形を示したものである。
【００３９】上述した説明から明らかなように、通常の
ＦＩＲフィルタ回路に制御回路１０１と、ＡＮＤゲート
１０３とを追加するだけで、ランプアップ制御及びラン
プダウン制御が可能となる。つまり、メモリの増加や、
複雑な制御回路を追加することなく、ランプアップ、ラ
ンプダウン制御をする回路が構成できるのである。
ＦＩＲフィルタ回路に制御回路１０１と、ＡＮＤゲート
１０３とを追加するだけで、ランプアップ制御及びラン
プダウン制御が可能となる。つまり、メモリの増加や、
複雑な制御回路を追加することなく、ランプアップ、ラ
ンプダウン制御をする回路が構成できるのである。
【００４０】以上は、一般的なＦＩＲフィルタの構成例
を説明したが、ＦＩＲフィルタ係数の生成方法等には詳
しく言及していない。ＦＩＲフィルタ係数は、固定回路
によって生成しても良いし、メモリから取出しても良
い。また、送信データとフィルタ係数とを論理積してオ
ンオフさせるためにＡＮＤゲートを用いているが、切替
えスイッチ等で代用しても同様の効果が得られることは
明らかである。
を説明したが、ＦＩＲフィルタ係数の生成方法等には詳
しく言及していない。ＦＩＲフィルタ係数は、固定回路
によって生成しても良いし、メモリから取出しても良
い。また、送信データとフィルタ係数とを論理積してオ
ンオフさせるためにＡＮＤゲートを用いているが、切替
えスイッチ等で代用しても同様の効果が得られることは
明らかである。
【００４１】図５には、切替えスイッチを用いた構成例
が示されている。同図においては、図１中のＡＮＤゲー
ト１０３−ｉの代わりに、スイッチ回路１０８−１〜１
０８−ｎを用いている。各スイッチ回路１０８−ｉ（ｉ
＝１〜ｎ）は、図６に示されているように、固定値Ｃｉ
（ｉ＝１〜ｎ）を送出する回路８３と、ＦＩＲフィルタ
係数ｈｉ（ｉ＝１〜ｎ）を送出する回路８２と、制御信
号１０７−ｉによってオンオフ制御され回路８３及び回
路８２の出力を選択して送出するスイッチ８１と、この
スイッチによって選択されて送出された信号とシフトレ
ジスタ１０２の対応する段の出力信号とを乗算する乗算
器８０とを含んで構成されている。このように、ＡＮＤ
ゲートを用いているが、切替えスイッチ等で代用しても
同様の効果が得られるのである。
が示されている。同図においては、図１中のＡＮＤゲー
ト１０３−ｉの代わりに、スイッチ回路１０８−１〜１
０８−ｎを用いている。各スイッチ回路１０８−ｉ（ｉ
＝１〜ｎ）は、図６に示されているように、固定値Ｃｉ
（ｉ＝１〜ｎ）を送出する回路８３と、ＦＩＲフィルタ
係数ｈｉ（ｉ＝１〜ｎ）を送出する回路８２と、制御信
号１０７−ｉによってオンオフ制御され回路８３及び回
路８２の出力を選択して送出するスイッチ８１と、この
スイッチによって選択されて送出された信号とシフトレ
ジスタ１０２の対応する段の出力信号とを乗算する乗算
器８０とを含んで構成されている。このように、ＡＮＤ
ゲートを用いているが、切替えスイッチ等で代用しても
同様の効果が得られるのである。
【００４２】さらに、図７では、ＡＮＤゲートや切替え
スイッチを用いずに、制御回路１０１内のシフトレジス
タの各段の出力に応じてシフトレジスタ１０２の対応す
る段の出力を段毎にリセットしている。このように、シ
フトレジスタ１０２を構成するレジスタをリセットする
ことにより、送信データをそのまま乗算器に入力する
か、零を入力するか、２つの状態を選択することができ
る。これにより、上述したＡＮＤゲートや切替えスイッ
チを用いた場合と同様の効果が得られるのである。
スイッチを用いずに、制御回路１０１内のシフトレジス
タの各段の出力に応じてシフトレジスタ１０２の対応す
る段の出力を段毎にリセットしている。このように、シ
フトレジスタ１０２を構成するレジスタをリセットする
ことにより、送信データをそのまま乗算器に入力する
か、零を入力するか、２つの状態を選択することができ
る。これにより、上述したＡＮＤゲートや切替えスイッ
チを用いた場合と同様の効果が得られるのである。
【００４３】以上のように、本発明では、従来のように
メモリ等により複数のＦＩＲフィルタ係数を持ち、係数
を切り替えてランプアップ・ランプダウン時の送信デー
タを作ることもなく、または、アナログ的にＧＣＡを制
御してランプアップ、ランプダウンを行うこともなく、
通常送信時のＦＩＲフィルタ係数を使って、ランプアッ
プ、ランプダウンを実現しているのである。
メモリ等により複数のＦＩＲフィルタ係数を持ち、係数
を切り替えてランプアップ・ランプダウン時の送信デー
タを作ることもなく、または、アナログ的にＧＣＡを制
御してランプアップ、ランプダウンを行うこともなく、
通常送信時のＦＩＲフィルタ係数を使って、ランプアッ
プ、ランプダウンを実現しているのである。
【００４４】ところで、周波数使用効率を高く保つ必要
のある携帯電話等で、送信開始時の送信電力のランプア
ップ、送信停止時のランプダウンをなめらかに行わない
と、スプリアスが発生し他チャンネルに妨害を与えてし
まう。従って、特にバースト送信を行う場合等には、頻
繁に送信開始、送信停止を行うので、スプリアスが発生
しにくい機構を持つ必要がある。上述したように本例の
ランプアップ・ダウン回路は、ＦＩＲフィルタ係数を利
用しているので、原理的にスプリアスが発生しないので
ある。さらに本例では、多数のメモリや乗算器、専用の
波形発生手段を用いていないので、構成が簡単で、回路
規模も小さくて済むのである。
のある携帯電話等で、送信開始時の送信電力のランプア
ップ、送信停止時のランプダウンをなめらかに行わない
と、スプリアスが発生し他チャンネルに妨害を与えてし
まう。従って、特にバースト送信を行う場合等には、頻
繁に送信開始、送信停止を行うので、スプリアスが発生
しにくい機構を持つ必要がある。上述したように本例の
ランプアップ・ダウン回路は、ＦＩＲフィルタ係数を利
用しているので、原理的にスプリアスが発生しないので
ある。さらに本例では、多数のメモリや乗算器、専用の
波形発生手段を用いていないので、構成が簡単で、回路
規模も小さくて済むのである。
【００４５】なお以上は、ランプアップダウン信号を入
力とする場合について説明したが、ランプアップ信号及
びランプダウン信号のいずれか一方のみを入力とする場
合にも、本発明が適用できることは明らかである。
力とする場合について説明したが、ランプアップ信号及
びランプダウン信号のいずれか一方のみを入力とする場
合にも、本発明が適用できることは明らかである。
【００４６】本発明の他の実施形態について図８及び図
９を参照して説明する。本形態では、上述したランプア
ップ区間及びランプダウン区間を調整することができる
点が上記の実施形態と異なる。
９を参照して説明する。本形態では、上述したランプア
ップ区間及びランプダウン区間を調整することができる
点が上記の実施形態と異なる。
【００４７】通常、ランプアップ区間及びランプダウン
区間は、無線通信システムにより規定されていることが
多い。一般的には、スプリアスが発生しにくく、送信開
始及び送信停止（ランプアップ区間、ランプダウン区
間）が素早く行える方が望ましい。しかしながら、装置
自身の特性評価等からランプアップ・ランプダウン区間
を変更できれば、より便利であると思われる。その場合
の構成例について図８を参照して説明する。
区間は、無線通信システムにより規定されていることが
多い。一般的には、スプリアスが発生しにくく、送信開
始及び送信停止（ランプアップ区間、ランプダウン区
間）が素早く行える方が望ましい。しかしながら、装置
自身の特性評価等からランプアップ・ランプダウン区間
を変更できれば、より便利であると思われる。その場合
の構成例について図８を参照して説明する。
【００４８】同図において、図１の回路との違いは、ク
ロック信号の使い方を工夫することによって、ランプア
ップ・ランプダウン区間の長さを変更できる点である。
構成における主な違いは、ランプアップ・ランプダウン
回路１１０内部で使用するクロックを、制御回路１１１
の内部で生成していることである。
ロック信号の使い方を工夫することによって、ランプア
ップ・ランプダウン区間の長さを変更できる点である。
構成における主な違いは、ランプアップ・ランプダウン
回路１１０内部で使用するクロックを、制御回路１１１
の内部で生成していることである。
【００４９】また、制御回路１１１には、基本となるシ
ステムクロックＳＹＳ＿ＣＬＫが供給され、そのクロッ
クは、Ｄ／Ａ変換器１１８にも供給されている。
ステムクロックＳＹＳ＿ＣＬＫが供給され、そのクロッ
クは、Ｄ／Ａ変換器１１８にも供給されている。
【００５０】図９はシステムクロックＳＹＳ＿ＣＬＫ、
クロック信号１１６、送信データ、ランプアップダウン
信号の関係例を示す波形図である。同図において、制御
回路１１１により生成されるクロック信号１１６は、ラ
ンプアップ、ランプダウンさせる区間だけ、クロックを
変化させる。同図では、シフトレジスタの個数の１／
２、あるいはタップ数の１／２に相当する区間におい
て、周波数を２倍に変化させている。生成されたクロッ
ク信号１１６は、シフトレジスタ１０２に入力され、シ
フトレジスタ１０２をクロック信号１１６のタイミング
で動作させる。さらに、そのタイミングで、制御回路１
１１から出力される制御信号１０７ｉを変化させる。つ
まり、２つのシフトレジスタを互いに異なるシフトクロ
ックで動作させるのである。
クロック信号１１６、送信データ、ランプアップダウン
信号の関係例を示す波形図である。同図において、制御
回路１１１により生成されるクロック信号１１６は、ラ
ンプアップ、ランプダウンさせる区間だけ、クロックを
変化させる。同図では、シフトレジスタの個数の１／
２、あるいはタップ数の１／２に相当する区間におい
て、周波数を２倍に変化させている。生成されたクロッ
ク信号１１６は、シフトレジスタ１０２に入力され、シ
フトレジスタ１０２をクロック信号１１６のタイミング
で動作させる。さらに、そのタイミングで、制御回路１
１１から出力される制御信号１０７ｉを変化させる。つ
まり、２つのシフトレジスタを互いに異なるシフトクロ
ックで動作させるのである。
【００５１】図８に戻り、Ｄ／Ａ変換器１１８には、シ
ステムクロックであるＳＹＳ＿ＣＬＫが供給されてい
る。このため、ランプアップ区間、ランプダウン区間に
おいては、ランプアップ・ランプダウン回路１１０の動
作が異なるので、クロック信号１１６とシステムクロッ
クＳＹＳ＿ＣＬＫとの比で同じ出力時間が延びることに
なり、トータルとしてランプアップ、ランプダウン区間
が変更できることになる。なお、クロック信号１１６と
システムクロックＳＹＳ＿ＣＬＫとの比は２のｎ乗にて
変更することは容易なので、様々なランプアップ、ラン
プダウン区間の長さが設定できることになる。
ステムクロックであるＳＹＳ＿ＣＬＫが供給されてい
る。このため、ランプアップ区間、ランプダウン区間に
おいては、ランプアップ・ランプダウン回路１１０の動
作が異なるので、クロック信号１１６とシステムクロッ
クＳＹＳ＿ＣＬＫとの比で同じ出力時間が延びることに
なり、トータルとしてランプアップ、ランプダウン区間
が変更できることになる。なお、クロック信号１１６と
システムクロックＳＹＳ＿ＣＬＫとの比は２のｎ乗にて
変更することは容易なので、様々なランプアップ、ラン
プダウン区間の長さが設定できることになる。
【００５２】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００５３】（１）前記第１のｎ段シフトレジスタのシ
フトクロックの繰返し周波数を変化せしめる手段を更に
含むことを特徴とする請求項２〜５のいずれかに記載の
ＦＩＲフィルタ。
フトクロックの繰返し周波数を変化せしめる手段を更に
含むことを特徴とする請求項２〜５のいずれかに記載の
ＦＩＲフィルタ。
【００５４】（２）前記第１のｎ段シフトレジスタと前
記第２のｎ段シフトレジスタとを、互いに異なる繰返し
周波数のシフトクロックでシフト動作させるようにした
ことを特徴とする請求項２〜５のいずれかに記載のＦＩ
Ｒフィルタ。
記第２のｎ段シフトレジスタとを、互いに異なる繰返し
周波数のシフトクロックでシフト動作させるようにした
ことを特徴とする請求項２〜５のいずれかに記載のＦＩ
Ｒフィルタ。
【００５５】
【発明の効果】以上説明したように本発明は、ランプア
ップ、ランプダウン時に、ベースバンドの帯域制限を行
うＦＩＲフィルタを用い、送信データあるいは係数値を
セレクトすることにより、回路規模が大きくならずに、
スムーズなランプアップ、ダウンを簡単に実現させるこ
とができるという効果がある。
ップ、ランプダウン時に、ベースバンドの帯域制限を行
うＦＩＲフィルタを用い、送信データあるいは係数値を
セレクトすることにより、回路規模が大きくならずに、
スムーズなランプアップ、ダウンを簡単に実現させるこ
とができるという効果がある。
【図１】本発明の実施の一形態によるランプアップ・ラ
ンプダウン回路の構成を示すブロック図である。
ンプダウン回路の構成を示すブロック図である。
【図２】図１中の制御回路の内部構成例を示すブロック
図である。
図である。
【図３】図２の制御回路の動作を示す波形図である。
【図４】図１中の各部の動作を示す波形図である。
【図５】図１中のＡＮＤゲートの代わりにスイッチ回路
を用いた構成例を示すブロック図である。
を用いた構成例を示すブロック図である。
【図６】図５中のスイッチ回路の構成例を示すブロック
図である。
図である。
【図７】図１中のシフトレジスタの各段の出力を段毎に
リセットするようにした構成例を示すブロック図であ
る。
リセットするようにした構成例を示すブロック図であ
る。
【図８】本発明の実施の他の形態によるランプアップ・
ランプダウン回路の構成を示すブロック図である。
ランプダウン回路の構成を示すブロック図である。
【図９】図８中の各部の動作を示す波形図である。
【図１０】ＣＤＭＡ送信を行う送信機の一般的な構成を
示すブロック図である。
示すブロック図である。
【図１１】従来のＦＩＲフィルタの構成を示すブロック
図である。
図である。
１００ ランプアップ・ランプダウン回路 １０１ 制御回路 １０２ シフトレジスタ １０３−１〜１０３−ｎ ＡＮＤゲート １０４−１〜１０４−ｎ 乗算回路 １０５ 加算器 １０８−１〜１０８−ｎ スイッチ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｊ 3/00 Ｈ０４Ｊ 3/00 Ｈ 13/00 Ｈ０４Ｌ 27/04 Ｚ Ｈ０４Ｌ 27/01 Ｈ０４Ｊ 13/00 Ａ 27/04 Ｈ０４Ｌ 27/00 Ｋ
Claims (7)
- 【請求項１】 入力データを選択する選択制御手段と、
この選択制御手段により選択されたデータと所定のフィ
ルタ係数とを乗算する乗算手段とを含み、この乗算手段
の乗算出力からＦＩＲフィルタ出力を導出するようにし
たことを特徴とするＦＩＲフィルタ。 - 【請求項２】 前記選択制御手段は、入力データを順次
後段にシフトする第１のｎ段（ｎは自然数、以下同じ）
シフトレジスタと、このシフトレジスタのｎ段の出力に
それぞれ対応して設けられ対応する段の出力の送出をオ
ンオフするｎ個のスイッチ手段と、このｎ個のスイッチ
手段をオンオフ制御する制御手段とを含み、 前記乗算手段は、前記シフトレジスタのｎ段の出力にそ
れぞれ対応して設けられ対応する段から前記スイッチ手
段のオン制御によって送出される出力にそれぞれ所定の
フィルタ係数を乗じるｎ個の乗算回路を含み、 前記ｎ個の乗算回路の乗算出力からＦＩＲフィルタ出力
を導出するようにしたことを特徴とする請求項１記載の
ＦＩＲフィルタ。 - 【請求項３】 前記制御手段は、前記第１のｎ段シフト
レジスタのシフトクロックに応じてランプアップダウン
信号を順次後段にシフトする第２のｎ段シフトレジスタ
であり、前記ｎ個のスイッチ手段は、前記第２のｎ段シ
フトレジスタの各段に対応して設けられ対応する段の出
力を入力の一方とし前記第１のｎ段シフトレジスタの対
応する段の出力を入力の他方とするアンドゲートである
ことを特徴とする請求項２記載のＦＩＲフィルタ。 - 【請求項４】 前記制御手段は、前記第１のｎ段シフト
レジスタのシフトクロックに応じてランプアップダウン
信号を順次後段にシフトする第２のｎ段シフトレジスタ
であり、前記ｎ個のスイッチ手段は、前記第２のｎ段シ
フトレジスタの各段に対応して設けられ対応する段の出
力に応じて前記フィルタ係数と零とを択一的に出力する
ｎ個の切替スイッチであることを特徴とする請求項２記
載のＦＩＲフィルタ。 - 【請求項５】 前記制御手段は、前記第１のｎ段シフト
レジスタのシフトクロックに応じてランプアップダウン
信号を順次後段にシフトする第２のｎ段シフトレジスタ
であり、前記第２のｎ段シフトレジスタの各段の出力に
応じて前記第１のｎ段シフトレジスタの対応する段の出
力をリセットするようにしたことを特徴とする請求項２
記載のＦＩＲフィルタ。 - 【請求項６】 請求項２〜５のいずれかに記載のＦＩＲ
フィルタと、前記ｎ個の乗算回路の出力を加算する加算
回路とを含み、前記第１のｎ段シフトレジスタにランプ
アップ信号を入力し前記加算回路の加算出力からランプ
アップデータを導出するようにしたことを特徴とするラ
ンプアップ回路。 - 【請求項７】 請求項２〜５のいずれかに記載のＦＩＲ
フィルタと、前記ｎ個の乗算回路の出力を加算する加算
回路とを含み、前記第１のｎ段シフトレジスタにランプ
ダウン信号を入力し前記加算回路の加算出力からランプ
ダウンデータを導出するようにしたことを特徴とするラ
ンプダウン回路。
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