JP2008547363A - マルチモード送信器におけるプライミングされたｆｉｒフィルタを用いたランピング - Google Patents

Abstract

変調システムは、２つの変調モード間を切り替えることができる。ＲＦ動作帯域の外側のスペクトル帯域のピーク電力の制限に適合するため、送信器は、最小電力条件までランプダウンすることが要求される。固定のランピング及びトレーリング・ビットを避けるため、送信信号は、ＦＩＲフィルタリングされる。２つのＦＩＲフィルタ（３０８，４０８）は、情報データをシリアルに入れる前にパラレル入力モードを用いて、或るシーケンスでもってプライミングされる。

Description

本発明は、例えば、デジタル・フィルタを備えるタイプの変調器装置に関する。本発明はまた、例えば、制御器に結合された変調器装置を備えるタイプの変調システムに関する。本発明は更に、変調器装置の出力を制御する方法に関する。

無線通信、特に、セルラ通信の分野では、既存のセルラ通信システムは、今日、いわゆる２．５Ｇ及び３Ｇ機能をサポートする。この点で、当該サポートは、今日、ＧＳＭ進展用強化データ・レート（ＥＤＧＥ）、又は強化された一般的パケット無線サービス（ＥＧＰＲＳ）として知られているモバイル通信用グローバル・システム（ＧＳＭ）・ネットワークでの高速データ通信に供されている。

ＥＧＰＲＳをサポートするため、一部の通信標準では移動局（Ｍｏｂｉｌｅ Ｓｔａｔｉｏｎ）（ＭＳ）と呼ばれる無線通信ハンドセットは、典型的には、複数の送信変調器機能、典型的には２つのデジタル変調器が設けられている。従って、第１の変調器がガウス最小シフト・キーイング（ＧＭＳＫ）変調スキームをサポートし、第２の変調器が３π／８回転８相シフト・キーイング（ＰＳＫ）変調スキームをサポートすることが知られている。

異なる変調スキームの使用を必要とする異なるタイプの情報、例えば、データ又は論理チャネル信号送出情報の送信をサポートするため、無線ハンドセットは、例えば、マルチスロット送信の隣接スロットについて第１の変調器と第２の変調器との間を切り替えることが可能である。そのようないわゆるマルチモード能力が、例えば、米国特許Ｎｏ．６，８３４，０８４及び米国特許公開Ｎｏ．２００２／０１７６１４Ａ１から知られている。

米国特許Ｎｏ．６，８３４，０８４は、線形電力増幅器の使用、直交位相変調器の現在の要求、及び或る一定の既存の標準化された送信方法を用いた送信経路の非互換性と関連した問題を克服することが可能である変調器を開示する。この目的のため、ポーラ変換器（ｐｏｌａｒ ｃｏｎｖｅｒｔｅｒ）、デジタル・プリディストーション・フィルタ（ｄｉｇｉｔａｌ ｐｒｅｄｉｓｔｏｒｔｉｏｎ ｉｌｔｅｒ）及びフェーズ・ロックト・ループを備えるポーラ変調器（ｐｏｌａｒ ｍｏｄｕｌａｔｏｒ）が開示されている。米国特許Ｎｏ．６，８３４，０８４に記載されたポーラ変調器は、電力増幅器での位相及び振幅信号の非同時到達の既に知られている問題を被っていない。

変調器間を切り替えることの必要性と関連して、第３世代パートナシップ・プロジェクト（３ＧＰＰ）標準ＧＳＭ０５．０２バージョン８．５．１（ＥＴＳＩＥＮ ３００ ９０２ Ｖ８．５．１）は、ガード・バンド期間、即ち、情報送信バースト間の期間を設けて、基地局受信器のための時間アライメント・マージンを与える。そのようなガード・バンド期間中に、３ＧＰＰ標準ＧＳＭ０５．０５バージョン８．５．１（ＥＴＳＩＥＮ ３００ ９１０ Ｖ８．５．１）は、ガード・バンドに付着している所与の送信器の応答が当該所与の送信器が動作しているＲＦバンドの外側のスペクトル・バンドの中のピーク電力についての指定された限界を破ってはならないことを明記する。送信のそのような減衰を達成するため、又は変調器をオン又はオフに切り替えるとき、所与の送信器の応答に、情報を担持する変調の状態から最小電力出力までランプダウン（一定の比率で減少）（ｒａｍｐ ｄｏｗｎ）させ、次いで情報を担持する変調の状態までランプバック（ｒａｍｐ ｂａｃｋ）させることが必要である可能性がある。

米国特許公開Ｎｏ．２００２／０１７６１４Ａ１は、ＥＤＧＥ、Ｄ−ＡＭＰＳ及びＧＭＳＫ変調を与えるため用いられるそれぞれの変調器の応答をそれぞれの変調器のランプアップ（一定の比率での増大）及びランプダウンを制御するように制御する技術を開示する。しかしながら、ランピング期間中の変調器の応答のプロフィールは、用いられる固定のランピング・プロフィールを超えてしまい、容易に制御することができない。

そのような非柔軟性は不利点である。それは、ガード・バンド期間が或る状況（例えば、マルチスロット送信の中の最大６３シンボルのタイミング前進を有するノーマル・バーストが続くアクセス・バーストのような状況）で変わり、従って、その間に変調器の応答が固定のレートでランプアップ又はランプダウンしなければならない短くされたガード・バンド期間を招き、その結果処理時間についての競合をもたらすからである。その上、変調された信号を増幅するため用いられる一部の電力増幅器回路は、ランプアップ及び「処理（ｓｅｔｔｌｅ）」をしない、又はランプダウン及び時間的に対称に処理しない。

米国特許公開Ｎｏ．２００２／０１７６５１４Ａ１に記載されたランプ・プロフィールを実現するため、情報シンボル（トレーリング・ビット（ｔｒａｉｌｉｎｇ ｂｉｔｓ）を含む。）の後に付け及びその前に付けて所望のランピング・プロフィールを実現する追加の情報は、ベースバンド・プロセッサから変調器へ転送されることが必要であり、その結果ベースバンド・プロセッサへのソフトウエア負荷をもたらす。

更に、多数の既知の送信器は、一部の変調器が所与のスロットの１／４シンボル・バウンダリにおいてガード・バンド期間の中で十分な時間で再開することができないことに起因して、１５６．２５シンボル／スロットの標準化されたスロット・サイズに厳密に準拠することができない。従って、１シンボルが、１フレームのスロットの中で４スロット毎に挿入され、それにより、前述の３ＧＰＰ標準ＧＳＭ０５．０２で定義されたようなフレーム長を維持する。追加のシンボルを４スロット毎に挿入する必要性は、送信される多数のスロットにわたり一様でないスロット長を維持するためベースバンド・プロセッサに対して処理負荷を生成する。従って、一部のガード・バンドは、他のガード・バンドより長く、そしてベースバンド・プロセッサ内のいわゆる「レイヤ１タイマ（Ｌａｙｅｒ １ ｔｉｍｅｒ）」を用いて、ガード・バンドをモニタリングする必要性がある。なお、当該ガード・バンドは、追加のシンボルを挿入することが必要である結果として調整された送信器のいわゆる電力対時間マスクを追跡するため実効的に拡張される。しかしながら、変調器間、例えば、ＧＭＳＫ変調器と８ＰＳＫ変調器との間を切り替える必要性が生じたとき、前述の解法は、問題があり、適用不能である。それは、位相及び振幅の不連続がＧＭＳＫ変調器と関連した位相及び振幅の未定義のエンド・ポイントと８ＰＳＫ変調器と関連した開始位相及び振幅との間に生じるからである。

本発明に従って、添付の特許請求の範囲に記載されるような変調器装置、変調システム及び、変調器装置の出力を制御する方法が提供される。

本発明の少なくとも１つの実施形態が、ここで、添付図面を参照して、例示としてのみ説明される。

以下の説明の全体を通して、同一の参照番号を用いて、類似の構成要素を特定する。

図１を参照すると、通信装置１００、例えば、セルラ電話ハンドセットのような無線通信装置は、送受信器集積回路（ＩＣ）１０２を備え、当該送受信器ＩＣ１０２は、電力管理ユニット１０４に結合されている。電力管理ユニット１０４は、電源、例えば、バッテリ１０６及びベースバンド・プロセッサ・ユニット１０８に結合されている。電力管理ユニット１０４及びバッテリ１０６はまた、フロントエンド・モジュール１１０に結合されている。

送受信器ＩＣ１０２は、ベースバンド・プロセッサ・ユニット１０８及びフロントエンド・モジュール１１０に結合されているのと同様に、送受信器ＩＣ１０２はまた、基準クロック信号源として働く水晶１１２に結合されている。その上、送受信器ＩＣ１０２は、送信無線周波数（ＲＦ）出力１１３、制御信号出力１１６、及び受信器信号入力１１８を介してフロントエンド・モジュール１１０に結合されている。

完全さのため、ベースバンド・プロセッサ・ユニット１０８は、複数の入力／出力装置、例えば、ディスプレイ１２０、マイクロフォン１２２、スピーカ１２４及びキーパッド１２６に結合される。

フロントエンド・モジュール１１０は、電力増幅器（ＰＡ）回路１２８を備え、当該電力増幅器回路１２８の入力は、送信ＲＦ出力１１４に結合され、当該電力増幅器回路１２８の出力は、ローパス・フィルタ（ＬＰＦ）１３０に結合され、当該ローパス・フィルタ１３０は、アンテナ・スイッチ１３２に結合されている。アンテナ・スイッチ１３２は、アンテナ１３４及び受信器信号ユニット１１８に結合される。

図２を参照すると、送受信器ＩＣ１０２は、ベースバンド・プロセッサ・ユニット１０８に結合された入力２００を備える。入力２００はまたデジタルＲＦインターフェース・ユニット２０２に結合され、当該デジタルＲＦインターフェース・ユニット２０２は、位相変調器ユニット２０４、デジタル変調器２０６、及び状態機械を形成する制御器２０８に結合されている。制御器２０８は、この例では、デジタルＲＦインターフェース・ユニット２０２とデジタル変調器２０６との間の複数の制御線を介してデジタル変調器２０６に結合され、デジタルＲＦインターフェース・ユニット２０２はまた、送信データ・リンク２１２を介してデジタル変調器２０６に結合されている。制御器２０８が本明細書では、デジタルＲＦインターフェース・ユニット２０２を介してデジタル変調器２０６に結合されるように説明されているが、当業者は、直接接続を採用してもよいことを認めるであろう。

デジタル変調器２０６はまた、位相変調器ユニット２０４と、振幅変調器（ＡＭ変調器）２１４の制御入力と、電力増幅器（ＰＡ）制御ユニット２１６に結合されている。デジタル変調器２０６は、第１の制御リンク２１８及び第２の制御ユニット２２０を介して電力増幅器制御ユニット２１６に結合されている。位相変調器ユニット２０４はまた、振幅変調器２１４の入力に結合され、そして電力増幅器制御ユニット２１６はまた、制御器２０８に結合されている。

振幅変調器２１４の出力は、送信ＲＦ出力１１４に結合され、そして電力増幅器制御ユニット２１６の出力は、アンチエイリアシング・フィルタ（図示せず）を介して制御信号出力１１６に結合される。

第１の実施形態（図３）においては、デジタル変調器２０６は、切り替え装置（図示せず）を備えるＧＭＳＫ変調器３００であり、その切り替え装置の第１の入力は、変調器入力３０１に結合され、その切り替え装置の第２の入力は、ＧＭＳＫ変調器３００の内部の論理１源３０２に結合される。切り替え装置の出力は、差動エンコーダ・ユニット３０３に結合され、その差動エンコーダ・ユニット３０３は、３ＧＰＰ標準ＧＳＭ０５．０４に記載されるように変調器入力３０１から又は論理１源３０２から発信する信号経路でのデータを条件付けするよう働く。

差動エンコーダ・ユニット３０３は、排他的論理和（ＸＯＲ）ゲート３０６の第１の入力に結合された第１の遅延素子３０４を備え、そしてＸＯＲゲート３０６の第２の入力は、当該第１の遅延素子３０４の入力に結合されている。ＸＯＲゲート３０６の出力は、複数のタップ３１０を有する第１の有限インパルス応答フィルタ３０８のシリアル入力３０７に結合されている。複数のタップ３１０は、第１のタップ係数スケーラ及び加算ユニット３１１に並列に結合されている。この例では、第１の有限インパルス応答フィルタ３０８は、ＧＭＳＫフィルタであり、そのＧＭＳＫフィルタの構造は、３ＧＰＰ標準ＧＳＭ０５．０４に記載されているようにそれから既知であり、そこで説明の簡明さと明瞭のため、第１の有限インパルス応答フィルタ３０８の構造については本明細書ではこれ以上説明しない。しかしながら、第１の有限インパルス応答フィルタ３０８は、所定の刺激応答を定義するため５シンボルの履歴を要求することに注意を向けるべきである。

第１の有限インパルス応答フィルタ３０８の第１の出力３１２は、複数のタップ３１０及び位相アキュムレータ３１４に結合され、そして当該位相アキュムレータ３１４は、第１の加算ユニット３１６に結合されている。第１の有限インパルス応答フィルタ３０８の第２の出力３１７はまた、第１のタップ係数スケーラ及び加算ユニット３１１及び第１の加算ユニット３１６に結合されている。第１の加算ユニット３１６の出力は、位相変調器ユニット２０４の入力に結合されている。第１の局部制御器３１８はまた、第１の有限インパルス応答フィルタ３０８に結合され、当該第１の有限インパルス応答フィルタ３０８の動作を制御する。

第１の有限インパルス応答フィルタ３０８のシリアル入力３０８に加えて、第１の有限インパルス応答フィルタ３０８はまた、並列に構成された第１の複数の入力３２０を備える。第１の複数の入力３２０はそれぞれ、複数のタップ３１０に結合されている。

第２の実施形態（図４）では、デジタル変調器２０６は、別の切り替え装置（図示せず）を備えるＥＤＧＥ変調器４００であり、その別の切り替え装置の第１の入力は、変調器入力４０１に結合され、そしてその別の切り替え装置の第２の入力は、数「７」に等しいシンボル源４０２に結合されている。上記の別の切り替え装置の出力は、８ＰＳＫ位相マッピング・ユニット４０４に結合され、当該８ＰＳＫ位相マッピング・ユニット４０４は、変調器入力４０１又はシンボル源４０２から発信するデータ経路に沿って流れるデータを条件付けするよう働く。

８ＰＳＫ位相マッピング・ユニット４０４の出力は、第２の加算ユニット４０６の第１の入力に結合され、当該第２の加算ユニット４０６の出力は、第２の有限インパルス応答フィルタ４０８のシリアル入力４０７に結合されている。当該第２の有限インパルス応答フィルタ４０８は、第２の複数のタップ４１０を有する。第２の複数のタップ４１０は、第２のタップ係数スケーラ及び加算ユニット４１１に並列に結合されている。この例では、第２の有限インパルス応答フィルタ４０８は、８ＰＳＫＥＤＧＥフィルタであり、当該８ＰＳＫ ＥＤＧＥフィルタの構造は、３ＧＰＰ標準ＧＳＭ０５．０４から知られており、そこで説明の簡明さ及び明瞭のため、第２の有限インパルス応答フィルタ４０８の構造については、本明細書ではこれ以上説明しないであろう。しかしながら、再び、第２の有限インパルス応答フィルタ４０８が所定の刺激応答を定義するため５シンボルの履歴を用いることに注意を向けるべきである。

第２の有限インパルス応答フィルタ４０８は、Ｉ及びＱ出力４１２を有する。この例では、示していないが、Ｉ及びＱ出力４１２は、直交座標ベクトル（Ｃａｒａｔｅｓｉａｎ ｖｅｃｔｏｒｓ）を極性ベクトルに変換するため、座標デジタル・コンピュータ（ＣｏＯＲｉｎａｔｅ ＤＩｇｉｔａｌ Ｃｏｍｐｕｔｅｒ）（ＣＯＲＤＩＣ）に結合されている。

第２の局部制御器４１３の第１の出力がまた、第２の有限インパルス応答フィルタ４０８に結合されて、当該第２の有限インパルス応答フィルタ４０８の動作を制御する。第２の局部制御器４１３の第２の出力は、３π／８位相回転ユニット４１４を介して第２の加算ユニット４０６に結合されている。

第２の有限インパルス応答フィルタ４０８のシリアル入力４０７に加えて、第２の有限インパルス応答フィルタ４０８はまた、並列に構成された第２の複数の入力４１６を備える。第２の複数の入力４１６は、それぞれ、第２の複数のタップ４１０に結合されている。

上記の例では、ＧＭＳＫ変調器３００及びＥＤＧＥ変調器４００は、異なる通信装置１００の中の唯一つの変調器であるとする文脈で説明されている。しかしながら、通信装置１００のマルチモード機能が要求される第３の実施形態においては、デジタル変調器２０６は、例えば、ＧＭＳＫ変調器３００及びＥＤＧＥ変調器４００の両方を備え、それらＧＭＳＫ変調器３００及びＥＤＧＥ変調器４００のそれぞれが、変調器入力／出力切り替え装置を介して電力増幅器回路１２８に切り替え可能に結合されて、ＧＭＳＫ変調器３００とＥＤＧＥ変調器４００との間のデジタルＲＦインターフェース・ユニット２０２と振幅変調増幅器２１４の制御入力とを結合する。しかしながら、当業者は、ＧＭＳＫ変調器３００及びＥＤＧＥ変調器４００が再構成可能な単一の変調器であることができることを認めるであろう。従って、通信装置１００は、ＧＭＳＫ変調とＥＤＧＥ変調の両方を行うことが可能であることができる。

上記の２つの変調器のそれぞれの有利な特徴を当業者に伝えるため、上記の２つの変調器の動作をここで、ＧＭＳＫ変調器３００及びＥＤＧＥ変調器４００の組み合わせを備える前述の第３の実施形態の文脈で説明する。この点で、一部の応用に対しては、１つの変調器を１シンボルのうちの１／４シンボルの境界の一方の側で、又は別の変調器を当該１シンボルのうちの３／４シンボルの境界の別の側で又はその側の直ぐ後で停止することが望ましい。以下で説明される例示的実施形態においては、ＧＭＳＫ変調器３００は、最初に活動状態であり、ＧＭＳＫ変調を与える。上記１シンボルのうちの１／４シンボルの境界において、タイム・スロット間のガード・バンド内で、ＧＭＳＫ変調器３００は、不活動状態にされ、そしてＥＤＧＥ変調器４００は、活動状態にされる。

従って、動作（図５及び図６）において、ベースバンド・プロセッサ・ユニット１０８は、送信されるべきデータをフレームのタイム・スロットの中に配置し、そしてフレームの１５６．２５シンボルの第１のタイム・スロット５０４に対応する第１のストリーム（５００）のベースバンド・データを送信することを開始する。第１のストリーム（５００）のベースバンド・データには、フレームの第２の後続タイム・スロット５０６に対応する第２のストリーム（５０２）のベースバンド・データが続く。

従って、制御器２０８は、デジタルＲＦインターフェース・ユニット２０２から受信された第１の制御信号を通じて、第１のストリーム（５００）のベースバンド・データの送信を検出する。制御器２０８は、デジタルＲＦインターフェース・ユニット２０２から受信された構成信号から、又は、第１のストリームのベースバンド・データ、例えば、採用されることになる変調スキームを示す第１のビットを有する４ビットのグループの中のデータのタイプの解析を通じて、採用されることになる変調のタイプ、例えば、ＧＭＳＫ変調又はＥＤＧＥ変調を識別する。

この例では、制御器２０８により識別される変調スキームは、ＧＭＳＫ変調である。従って、制御器２０８は、ＧＭＳＫ変調器３００への第２の制御信号であって、起動して変調器入力３０１からのデータをクロッキングして取り込むことを開始するようＧＭＳＫ変調器３００に対して命令する当該第２の制御信号を発生する。次いで、第３の後続制御信号は、制御器２０８によりＧＭＳＫ変調器３００に送られ、当該ＧＭＳＫ変調器３００に対して、第１の複数の並列入力３２０を介して第１の複数のプライミング・ビット（ｐｒｉｍｉｎｇ ｂｉｔｓ）を第１の複数のタップ３１０に印加するよう命令する。その上、第１の有限インパルス応答フィルタ３０８をプライムさせる（ｐｒｉｍｅ）目的のためのフィルタ・タップを構成する第１の遅延素子３０４はまた、論理値をプライムされる。この例では、第１の複数のプライミング・ビットは、第１の複数のタップ３１０の第１のタップ以外の全てのタップに並列に印加される一連の論理１であり、そして第１のストリームのベースバンド・データの第１のビットは、差動エンコーダ・ユニット３０３により条件付けされた後で、第１の複数のタップ３１０の第１のタップに印加される。

この初期刺激の印加の結果として、第１の有限インパルス応答フィルタ３０８は、第１の瞬時インパルス応答を発生する。従って、その後に、ベースバンド・プロセッサ・ユニット１０８から受信された第１のストリーム（５００）のベースバンド・データの残りのビットは、（第１の複数のベースバンド・データの第１のビットと同じように）差動エンコーダ・ユニット３０３により条件付けされ、その結果、第１の有限インパルス応答フィルタ３０８と互換性のあるフォーマットである符号化された出力信号をもたらす。次いで、当該符号化された出力信号は、第１の有限インパルス応答フィルタ３０８に到達し、その結果、第１の有限インパルス応答フィルタ３０８が第１の瞬時インパルス応答と連続であるデータ・バースト部分でもってインパルス応答を継続することをもたらす。

前に言及しなかったが、ＧＭＳＫ変調器３００は、当該ＧＭＳＫ変調器３００により受信されるビットの数を計数する第１のカウンタ（図示せず）を備える。第１のカウンタの内容は、ＧＭＳＫ変調器３００により制御器２０８に通信され、当該制御器２０８は、ＧＭＳＫ変調器３００によりベースバンド・プロセッサ・ユニット１０８から受信されたビットの数を、所定のビット数、例えば１４８ビットと比較する。所定のビット数は、タイム・スロットのサイズと関連し、そのタイム・スロットのアクティブ部分の終わりは、ひとたびＧＭＳＫ変調器３００が所定のビット数を受け取ってしまうと制御器２０８により到達したと見なされる。

その後、所定のビット数が到達したことに応答して、制御器２０８は、ＧＭＳＫ変調器３００に通信される第３の制御信号であって、論理１源を差動エンコーダ・ユニット３０３に結合するように第１の切り替え装置を作動させるよう当該ＧＭＳＫ変調器３００に命令する上記第３の制御信号を発生する。従って、論理１は、ＧＭＳＫ変調器３００によりベースバンド・プロセッサ・ユニット１０８から受信された第１のストリーム（５００）のベースバンド・データの終わりに付けられる。従って、第１のストリームのベースバンド・データの終わりに付けられた論理１は、当該第１のストリームのデータの後に、クロックされて、第１の有限インパルス応答フィルタ３０８の中に取り込まれ、その結果、第１の有限インパルス応答フィルタ３０８のインパルス応答が所望のインパルス応答に戻るよう変わることをもたらす。

この点で、後続のタイム・スロットが関連する印加（ａｐｐｌｉｃａｔｉｏｎ）に応じて、ＧＭＳＫ変調器３００は、第２のタイム・スロット５０６の中の第２のストリーム（５０２）のベースバンド・データを変調するため用いられることができ、又はこの例におけるように、ＥＤＧＥ変調器４００のような別の変調器が、第２のストリーム（５０２）のベースバンド・データを変調するため採用されることができる。

この点で、制御器２０８は、デジタルＲＦインターフェース・ユニット２０２から受信された第１の制御信号を通じて、第２のストリーム（５０２）のベースバンド・データの送信を検出する。次いで、制御器２０８は、ＧＭＳＫ変調器３００に関連して上記で既に説明したのと同様の要領で、第２のストリーム（５０２）のベースバンド・データに対して採用される変調のタイプを識別する。ＥＤＧＥ変調が第２のストリーム（５０２）のベースバンド・データに関して採用されることになるので、制御器２０８はまた、ＧＭＳＫ変調器３００に対して、ガード・バンド期間内に不活動状態になるよう命令し（５０７）、それは、情報を担持する変調が送信される間に生じる。次いで、制御器２０８は、第４の制御信号をＥＤＧＥ変調器４００に対して発行する。なお、その第４の制御信号は、ＥＤＧＥ変調器４００に、起動してクロックしてデータを変調器入力４０１を介して取り込むよう命令する。その後、第５の後続制御信号が、制御器２０８によりＥＤＧＥ変調器４００に送られ、当該ＥＤＧＥ変調器４００に対して、第２の複数のプライミング・ビットを第２の複数のタップ４１０に第２の複数の並列入力４１６を介して印加するよう命令する。この例では、第２の複数のプライミング・ビットは、第２の複数のタップ４１０の第１のタップ以外の全てのタップに対して並列に印加されることになる一連のｎビットデータ・ユニットであり、そして第２のストリーム（５０２）のベースバンド・データの第１のシンボルは、位相マッピング・ユニット４０４、第２の加算ユニット４０６及び３π／８位相回転ユニット４１４により条件付けされた後で、第２の複数のタップ４１０の第１のタップに印加される。この初期刺激の印加の結果として、第２の有限インパルス応答フィルタ４０８は、第３の瞬時インパルス応答を発生する。第２の有限インパルス応答フィルタ４０８のこの第３の瞬時インパルス応答は、最大に平坦な振幅変調（ＡＭ）出力であり、そして第２の複数のプライミング・ビットに依存する。その後、ベースバンド・プロセッサ・ユニット１０８から受信された第２のストリーム（５０２）のベースバンド・データの残りのビットは、（第２の複数のベースバンド・データ５０２の第１のビットと同じように）ＧＭＳＫ変調器３００により受信され、次いで、第２の加算ユニット４０６及び３π／８位相回転ユニット４１４と組み合った８ＰＳＫ位相マッピング・ユニット４０４により条件付けされて、８ＰＳＫ出力信号を生成する。次いで、その８ＰＳＫ出力信号は、第２の有限インパルス応答フィルタ４０８に到達し、その結果、第２の有限インパルス応答フィルタ４０８は、第３の瞬時インパルス応答と連続である後続のデータ・バースト部分でもって第３のインパルス応答を継続することをもたらす。

前に言及しなかったが、ＥＤＧＥ変調器４００はまた、ＥＤＧＥ変調器４００により受信されたシンボルの数を計数する第２のカウンタ（図示せず）を備える。この第２のカウンタの内容は、ＥＤＧＥ変調器４００により制御器２０８に通信され、当該制御器２０８は、ＥＤＧＥ変調器４００によりベースバンド・プロセッサ・ユニット１０８から受信されたシンボルの数を所定のシンボル数、例えば、１４８シンボルと比較する。所定のシンボル数は、後続のタイム・スロットのサイズと関連し、その後続のタイム・スロットのアクティブ部分の終わりは、ひとたびＥＤＧＥ変調器４００が所定のシンボル数を受信してしまうと制御器２０８により到達したと見なされる。

その後、所定数のシンボルが到達したことに応答して、制御器２０８は、ＥＤＧＥ変調器４００に通信される第５の制御信号であって、「７」シンボル源を８ＰＳＫ位相マッピング・ユニット４０４に結合するように第１の切り替え装置を作動させるようＥＤＧＥ変調器４００に命令する当該第５の制御信号を発生する。従って、「７」個のシンボルは、ＥＤＧＥ変調器４００によりベースバンド・プロセッサ１０８から受信された第２のストリーム（５０２）のベースバンド・データの終わりに付けられる。従って、第２のストリーム（５０２）のベースバンド・データの終わりに付けられた「７」個のシンボルは、８ＰＳＫ位相マッピング・ユニット４０４により処理され且つ第２の有限インパルス応答フィルタ４０８の位相回転された出力を加えられた後で、クロックされて、変換後の第２のストリーム（５０２）のベースバンド・データの後で第２の有限インパルス応答フィルタ４０８に取り込まれ、その結果、第２の有限インパルス応答フィルタ４０８のインパルス応答が、最大に平坦なＡＭインパルス応答に戻すよう変わることをもたらす。この最大に平坦なＡＭインパルス応答が、希望される場合、電力増幅器制御システム２１６によりスケーリング（ｓｃａｌｅ）されることができることが認められるべきである。

上記の例では、実質的に平坦なインパルス応答を得るため、５個のシンボルを用いて、ＧＭＳＫ有限インパルス応答フィルタ３０８及びＥＤＧＥ有限インパルス応答フィルタ４０８をプライムする。しかしながら、当業者は、十分な数の論理１又は他のデータが、電力増幅器回路１２８がランプダウンするのを可能にするため用いられることができることを認めるであろう。

上記の例では、有限インパルス応答フィルタを用いたが、当業者は、他のフィルタ構造がデジタル変調器２０６の適用に依存する前述の技術と関係して採用されることができることを認めるであろう。

上記の例は論理１源及びｎビット・データ・ユニット（又は他のデータ）源を用いて、第１及び第２の複数のタップ３１０、４１０のそれぞれをプライムする文脈で説明されたが、当業者は、第１及び第２の複数のタップ３１０、４１０が、所望の初期状態で作動されることを保証する他の機構が存在することを認めるであろう。例えば、第１及び第２の複数のタップ３１０、４１０は、それぞれ複数のフリップフロップであることができ、動作を初期状態で開始するようそのフリップフロップを構成することが可能であり、その初期情愛は、複数の論理１（又は他のデータ）を第１及び第２の複数の入力３２０、４１６を介して与える状態と等価である。

上記の例はタイム・スロットのアクティブ部分を１又はそれより多いプライミング・ビット・パターンでもって取り囲むため通常用いられる或る一定数のトレーリング・シンボルに取って代えることが認められる筈である。

従って、第１のタイム・スロットに関する電力増幅器の第１の出力の終わりと第２のタイム・スロットに関するその電力増幅器の第２の出力との間の位相不連続をうまく処理する手段を提供しながら、オンとオフの切り替えを可能にし、又はタイム・スロット間の１シンボルの１／４の境界で変調器間を切り替えることを可能にする、変調器の出力を制御するための変調器装置、変調器システム及び方法を提供することが可能である。所与の変調器のオフとオンを切り替えることができこと、又は変調器間を１シンボルの１／４の境界で切り替えることができることにより、ベースバンド・ソフトウエアのオーバヘッドを低減することができる。更に、変調器のオフとオンとを切り替える、又は変調器間を切り替える動作は、一部の通信標準のＲＦ切り替え周波数要件、又は一部の通信標準の時間パワー対時間マスク要件に抵触しない。

図１は、送受信器集積回路を備える通信装置の概略図である。 図２は、図１の送受信器集積回路の送信器部分の概略図である。 図３は、本発明の一実施形態を構成する第１の変調器装置の概略図である。 図４は、本発明の第２の実施形態を構成する第２の変調器装置の概略図である。 図５は、図３の第１の実施形態又は図４の第２の実施形態の動作のタイミング図である。 図６は、図５のタイミング図の一部分をより詳細に示すタイミング図である。

Claims (30)

1. 所定の変調スキームと関連付けられた第１のデジタル・フィルタ（３０８，４０８）であって、第１の複数のタップ（３１０，４１０）を有し、且つ使用のとき、第１の入力刺激に応答して第１のインパルス応答を発生するよう構成された第１のデジタル・フィルタ（３０８，４０８）を備える変調器装置であって、前記第１の複数のタップ（３１０，４１０）は、使用のとき、シリアル入力データのストリームの受信前に第１のプライミング・ビット・パターンへ実質的に同時に初期化されることが可能であり、前記第１の複数のタップ（３１０，４１０）の初期化が、第１の制御信号に応答する、変調器装置において、
   前記第１のプライミング・ビット・パターンが、前記第１のインパルス応答の一部分の所定のプロフィールに対応することを特徴とする変調器装置。
2. 前記第１のフィルタ（３０８，４０８）が、データのストリームのシリアル受信のための第１の入力（３０７，４０７）を備える請求項１記載の変調器装置。
3. 前記第１のプライミング・ビット・パターンが、実質的に平坦な振幅変調インパルス応答に対応する請求項１又は２記載の変調器装置。
4. 前記第１のインパルス応答が、第１のプライミングされた部分を備える請求項１から３のいずれか一項に記載の変調器装置。
5. 前記第１のインパルス応答が、情報バースト部分により前記第１のプライミングされた部分から分離された第２のプライミングされた部分を備える請求項４記載の変調器装置。
6. 前記第１のフィルタ（３０８，４０８）に結合された局部制御器（３１８，４１３）を更に備える請求項１から５のいずれか一項に記載の変調器装置。
7. 使用のとき、ベースバンド・データのストリームを、前記第１のフィルタ（３０８，４０８）と互換性があるフォーマットを有する入力データのシリアル・ストリームに変換するよう構成されたデータ経路コンディショナ（３０３，４０４，４０６，４１４）を更に備える請求項１から６のいずれか一項に記載の変調器装置。
8. 前記データ経路コンディショナ（３０３）が、ベースバンド・データのストリームを差分符号化するよう構成されている請求項７記載の変調器装置。
9. 前記データ経路コンディショナ（４０４，４０６，４１４）が、ベースバンド・データのストリームに対して位相マップ及び位相回転操作を実行するよう構成されている請求項７記載の変調器装置。
10. 前記データ経路コンディショナ（４０４，４０６，４１４）は、ベースバンド・データのストリームに対して８ＰＳＫ位相マッピングを行うよう構成されている請求項９記載の変調器装置。
11. 第２のプライミング・ビット・パターン源を更に備える請求項１から１０のいずれか一項に記載の変調器装置。
12. 前記第２のプライミング・ビット・パターン源が、使用のとき、第２の制御信号に応答して、前記第２のプライミング・ビット・パターンを複数のベースバンド情報ビットに追加するよう構成されている請求項１１記載の変調器装置。
13. 第２の所定の変調スキームと関連付けられた第２のデジタル・フィルタ（３０８，４０８）であって、第２の複数のタップ（３１０，４１０）を有し、且つ使用のとき、第２の入力刺激に応答して第２のインパルス応答を発生するよう構成された第２のデジタル・フィルタ（３０８，４０８）を更に備え、
    前記第２の複数のタップ（３１０，４１０）が、使用のとき、シリアル入力データの別のストリームの受信前に第２のプライミング・ビット・パターンへ実質的に同時に初期化されることが可能であり、
    前記第２の複数のタップ（３１０，４１０）の前記の初期化は、第３の制御信号に応答する
    請求項１から１２のいずれか一項に記載の変調器装置。
14. 前記第１のフィルタ（３０８，４０８）が、第１の有限インパルス応答フィルタである請求項１から１３のいずれか一項に記載の変調器装置。
15. 前記第２のフィルタ（３０８，４０８）が、第２の有限インパルス応答フィルタである請求項１から１４のいずれか一項に記載の変調器装置。
16. 前記第１の複数のタップ（３１０，４１０）が、第１のシフト・レジスタであり、
    前記第１の複数のタップ（３１０，４１０）が、前記第２のシフト・レジスタの初期化−リセット機構を用いることにより初期化される請求項１から１５のいずれか一項に記載の変調器装置。
17. 前記第２の複数のタップ（３１０，４１０）が、第２のシフト・レジスタであり、
    前記第２の複数のタップ（３１０，４１０）が、前記第２のシフト・レジスタの初期化−リセット機構を用いることにより初期化される請求項１３記載の変調器装置。
18. 請求項１から１７のいずれか一項に記載の変調器装置を備える変調システムであって、
    前記変調器装置（２０６）に結合されて、前記第１のフィルタ（３０８，４０８）への前記第１及び／又は第２のプライミング・ビット・パターンの印加を制御する制御器（２０８）を更に備える変調システム。
19. 前記制御器（２０８）が、使用のとき、新しいデータ・スロットと関連付けられたベースバンド情報の受信を検出し、且つ当該受信に応答して、前記第１のプライミング・ビット・パターンを前記第１のフィルタ（３０８，４０８）に印加するよう構成されている請求項１８記載の変調システム。
20. 使用のとき、前記変調器装置（２０６）により受信されたベースバンド・ビットの数を計数するよう構成されたカウンタを更に備える請求項１８又は１９記載の変調システム。
21. 前記制御器（２０８）が、前記カウンタが所定のビット数の受信を測定したことに応答して第２の制御信号を発生するよう構成されている請求項２０記載の変調システム。
22. 請求項１から１２のいずれか一項に記載の変調器装置を備えるＧＭＳＫ変調器（３００）。
23. 請求項１から１２のいずれか一項に記載の変調器装置を備えるＥＤＧＥ変調器（４００）。
24. 請求項１から１２のいずれか一項に記載の変調器装置を備える無線通信装置（１００）。
25. 有限インパルス応答フィルタ（３０８，４０８）を有する変調器（２０６）の出力を制御する方法であって、前記変調器（２０６）が、データのスロットに対応するベースバンド情報のストリームを受信するステップと、第１の制御信号に応答して、前記フィルタ（３０８，４０８）の複数のタップ（３１０，４１０）へ第１のプライミング・ビット・パターンを実質的に同時に印加するステップとを備える、方法において、
    前記第１のプライミング・ビット・パターンが、前記第１のインパルス応答の一部分の所定のプロフィールに対応することを特徴とする方法。
26. 前記データのスロットの開始を検出するステップと、
    前記スロットの開始の検出に応答して第１の制御信号を受信するステップと
    を更に備える請求項２５記載の方法。
27. 第２の制御信号が、前記ベースバンド情報のストリームの所定のビット数の受信に応答して受信される請求項２５又は２６記載の方法。
28. 前記第２の制御信号に応答して第２のプライミング・ビット・パターンを前記フィルタにパラレル通信するステップを更に備える請求項２６記載の方法。
29. ベースバンド情報のストリームの前記所定のビット数が、データのスロットに対応する請求項２８記載の方法。
30. 変調器の出力を制御する方法であって、
    第１の複数のトレーリング・ビットに代わって第１のプライミング・ビット・ストリームでもってデジタル・フィルタ（３０８，４０８）を刺激するステップと、
    ベースバンド・データのストリームに対応する複数の情報ビットでもって前記デジタル・フィルタ（３０８，４０８）を刺激するステップと、
    第２の複数のトレーリング・ビットの代わりに第２のプライミング・ビット・ストリームでもって前記デジタル・フィルタ（３０８，４０８）を刺激するステップと
    を備える方法。

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