JPH11317778A - 変調器およびプログラム可能なフィルタを提供する方法および装置 - Google Patents
変調器およびプログラム可能なフィルタを提供する方法および装置Info
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- JPH11317778A JPH11317778A JP10316280A JP31628098A JPH11317778A JP H11317778 A JPH11317778 A JP H11317778A JP 10316280 A JP10316280 A JP 10316280A JP 31628098 A JP31628098 A JP 31628098A JP H11317778 A JPH11317778 A JP H11317778A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03834—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 ディジタル変調器および前記変調器に使用さ
れるプログラム可能な補間回路を構成する方法および装
置を提供する。 【解決手段】 一つの実施の形態では、変調器システム
１００は、ミキサ１８が後に続くパルス整形および補間
機能の両方を実行するプログラム可能な補間装置１４，
１５を用いて構成され、ミキサ１８の後には、固定補間
レートで動作するバンドシフト補間装置２２が設けられ
る。本発明のプログラム可能な補間装置１４，１５およ
びナイキストフィルタ１０，１１を用いることによっ
て、多入力サンプリング周波数は、バンドシフト補間装
置２２をプログラム可能にさせる必要性によりサポート
され得る。さらに、パルス整形および補間動作は組合さ
れて、一層効果的な全体変調器構造となる。
れるプログラム可能な補間回路を構成する方法および装
置を提供する。 【解決手段】 一つの実施の形態では、変調器システム
１００は、ミキサ１８が後に続くパルス整形および補間
機能の両方を実行するプログラム可能な補間装置１４，
１５を用いて構成され、ミキサ１８の後には、固定補間
レートで動作するバンドシフト補間装置２２が設けられ
る。本発明のプログラム可能な補間装置１４，１５およ
びナイキストフィルタ１０，１１を用いることによっ
て、多入力サンプリング周波数は、バンドシフト補間装
置２２をプログラム可能にさせる必要性によりサポート
され得る。さらに、パルス整形および補間動作は組合さ
れて、一層効果的な全体変調器構造となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル通信方
式を実施する方法および装置に関し、特にたとえばディ
ジタル情報を伝送するのに適したプログラム可能なフィ
ルタ、補間装置および変調器に関する。
式を実施する方法および装置に関し、特にたとえばディ
ジタル情報を伝送するのに適したプログラム可能なフィ
ルタ、補間装置および変調器に関する。
【０００２】
【従来の技術】たとえば、ケーブル局のような加入者装
置からヘッド端部への伝送のようなディジタルケーブル
方式におけるアップストリーム伝送は、一般に５〜６５
MHz スペクトルで行われる。そのような伝送は、たとえ
ば２．５MHz までの符号レートの使用が可能である。ア
ップストリーム変調器が完全にディジタル装置である場
合、約２×ＲＦmax 周波数である周波数ＦｃでＲＦ搬送
サンプルを使用することができる。したがって、混合プ
ロセスがディジタル的に行われる場合、情報を含むベー
スバンド信号もＦｃサンプリングレートで使用できなけ
ればならない。
置からヘッド端部への伝送のようなディジタルケーブル
方式におけるアップストリーム伝送は、一般に５〜６５
MHz スペクトルで行われる。そのような伝送は、たとえ
ば２．５MHz までの符号レートの使用が可能である。ア
ップストリーム変調器が完全にディジタル装置である場
合、約２×ＲＦmax 周波数である周波数ＦｃでＲＦ搬送
サンプルを使用することができる。したがって、混合プ
ロセスがディジタル的に行われる場合、情報を含むベー
スバンド信号もＦｃサンプリングレートで使用できなけ
ればならない。
【０００３】多くのディジタル伝送方式において、デー
タ符号レートは広範囲（一般に６４Kbaud 〜２. ５Mbau
d ）にわたってプログラム可能である。そのような伝送
方式では、変調器はしばしば、符号パルスを整形しそし
てそれらの符号パルスをｆｃサンプルレートに補間する
必要がある。当前記技術分野において、複数のパルス整
形仕様が既に存在しているので、融通性のためにはディ
ジタル伝送方式に使用されるパルス整形（ナイキスト）
フィルタおよび／または補間装置フィルタは共にプログ
ラム可能であることが望ましい。
タ符号レートは広範囲（一般に６４Kbaud 〜２. ５Mbau
d ）にわたってプログラム可能である。そのような伝送
方式では、変調器はしばしば、符号パルスを整形しそし
てそれらの符号パルスをｆｃサンプルレートに補間する
必要がある。当前記技術分野において、複数のパルス整
形仕様が既に存在しているので、融通性のためにはディ
ジタル伝送方式に使用されるパルス整形（ナイキスト）
フィルタおよび／または補間装置フィルタは共にプログ
ラム可能であることが望ましい。
【０００４】種々の公知の変調器において、パルス整形
（ナイキスト）フィルタおよび補間装置フィルタは別個
のフィルタとして提供されてきた。
（ナイキスト）フィルタおよび補間装置フィルタは別個
のフィルタとして提供されてきた。
【０００５】
【発明が解決しようとする課題】変調器において、ナイ
キストフィルタは変調器に支持された最高符号レートで
動作できるように構成されなければならない。符号レー
トが高くなるに従い、乗算器ハードウエアの複雑さも増
大する。したがって、最高符号レートでは、ナイキスト
フィルタは、最も複雑なハードウエア装置を用いるの
で、ほとんどの手段を必要とする。
キストフィルタは変調器に支持された最高符号レートで
動作できるように構成されなければならない。符号レー
トが高くなるに従い、乗算器ハードウエアの複雑さも増
大する。したがって、最高符号レートでは、ナイキスト
フィルタは、最も複雑なハードウエア装置を用いるの
で、ほとんどの手段を必要とする。
【０００６】変調器のプログラム可能なナイキストフィ
ルタで動作するプログラム可能な補間装置は、最低符号
レートで動作するように構成されなければならない。補
間装置は、一般にサポートすべき最大補間比に比例した
ハードウエア手段を必要とする。入力符号レートが低く
なるに従い、入力波形（入力符号レートでサンプリング
された）を出力波形（非常に高いサンプリングレートで
サンプリングされた）に変換するために補間装置によっ
てなされなければならないサンプリングレート変換は増
大する。
ルタで動作するプログラム可能な補間装置は、最低符号
レートで動作するように構成されなければならない。補
間装置は、一般にサポートすべき最大補間比に比例した
ハードウエア手段を必要とする。入力符号レートが低く
なるに従い、入力波形（入力符号レートでサンプリング
された）を出力波形（非常に高いサンプリングレートで
サンプリングされた）に変換するために補間装置によっ
てなされなければならないサンプリングレート変換は増
大する。
【０００７】したがって、パルス整形フィルタの場合と
異なり、補間装置が最低符号レートで動作する場合、ほ
とんどの手段を必要とする。
異なり、補間装置が最低符号レートで動作する場合、ほ
とんどの手段を必要とする。
【０００８】ナイキストフィルタおよび補間装置フィル
タに関するハードウエア手段に対する相反する要求は、
別個に構成したナイキストフィルタおよび補間装置フィ
ルタが使用される場合、ハードウエアの効率に関して悪
い装置となる。
タに関するハードウエア手段に対する相反する要求は、
別個に構成したナイキストフィルタおよび補間装置フィ
ルタが使用される場合、ハードウエアの効率に関して悪
い装置となる。
【０００９】装置の効率を改善し、それによりディジタ
ル変調器のコストを低減するため、たとえばディジタル
変調器に使用されるナイキストフィルタおよび補間装置
フィルタを構成する新規なおよび改良された方法が要求
される。
ル変調器のコストを低減するため、たとえばディジタル
変調器に使用されるナイキストフィルタおよび補間装置
フィルタを構成する新規なおよび改良された方法が要求
される。
【００１０】
【課題を解決するための手段】本発明は、たとえばディ
ジタル情報を伝送するのに適したプログラム可能なフィ
ルタ、補間装置および変調器を構成する方法および装置
を提供する。
ジタル情報を伝送するのに適したプログラム可能なフィ
ルタ、補間装置および変調器を構成する方法および装置
を提供する。
【００１１】本発明によれば、プログラム可能なパルス
整形用ナイキストフィルタは補間装置フィルタと組合さ
れる。本発明のプログラム可能なパルス整形用／補間装
置フィルタは、同等のナイキストフィルタと補間装置フ
ィルタとを個々に構成する場合より少ない数の乗算器ハ
ードウエア手段を用いて構成される。本発明の組合され
たプログラム可能なパルス整形用補間装置フィルタは、
別個のパルス整形用および補間装置フィルタを構成する
のに用いられるより大きな結合した単一メモリを使用
し、たとえばフィルタタップウェイトを格納する。しか
しながら、本発明のフィルタ装置は、公知の別個のフィ
ルタ装置に比較して乗算器および他のハードウエアを節
約する。
整形用ナイキストフィルタは補間装置フィルタと組合さ
れる。本発明のプログラム可能なパルス整形用／補間装
置フィルタは、同等のナイキストフィルタと補間装置フ
ィルタとを個々に構成する場合より少ない数の乗算器ハ
ードウエア手段を用いて構成される。本発明の組合され
たプログラム可能なパルス整形用補間装置フィルタは、
別個のパルス整形用および補間装置フィルタを構成する
のに用いられるより大きな結合した単一メモリを使用
し、たとえばフィルタタップウェイトを格納する。しか
しながら、本発明のフィルタ装置は、公知の別個のフィ
ルタ装置に比較して乗算器および他のハードウエアを節
約する。
【００１２】本発明のフィルタに見出される個々のフィ
ルタ装置に対するメモリサイズの増大は、本発明の方法
および装置の使用によって除去される乗算器および他の
ハードウエアより電力消費が少ないと共に、シリコン領
域においてコストがかからないので、良好に取引され
る。
ルタ装置に対するメモリサイズの増大は、本発明の方法
および装置の使用によって除去される乗算器および他の
ハードウエアより電力消費が少ないと共に、シリコン領
域においてコストがかからないので、良好に取引され
る。
【００１３】また、本発明によれば、プログラム可能な
ナイキストフィルタをプログラム可能な補間装置と組合
せることにある。本発明のプログラム可能なフィルタ
は、一組の再使用可能なタップを備えた主ナイキストフ
ィルタとして構成される。主ナイキストフィルタがＮ個
のタップを使用する場合には、本発明のプログラム可能
なフィルタは全体でＮ×Ｉ個のタップを備え、ここでＩ
はプログラム可能な補間レートである。これは、メモリ
によって得られる種々のフィルタウェイトをもつフィル
タタップを再使用することによって達成される。
ナイキストフィルタをプログラム可能な補間装置と組合
せることにある。本発明のプログラム可能なフィルタ
は、一組の再使用可能なタップを備えた主ナイキストフ
ィルタとして構成される。主ナイキストフィルタがＮ個
のタップを使用する場合には、本発明のプログラム可能
なフィルタは全体でＮ×Ｉ個のタップを備え、ここでＩ
はプログラム可能な補間レートである。これは、メモリ
によって得られる種々のフィルタウェイトをもつフィル
タタップを再使用することによって達成される。
【００１４】プログラム可能な補間レートＩが高いと、
符号レートは比例して低くなり、したがってハードウエ
アは、乗算器ハードウエアがＮに比例するようにナイキ
ストフィルタ動作と補間装置フィルタ動作との間に効果
的に振り分けられ得る。
符号レートは比例して低くなり、したがってハードウエ
アは、乗算器ハードウエアがＮに比例するようにナイキ
ストフィルタ動作と補間装置フィルタ動作との間に効果
的に振り分けられ得る。
【００１５】そのような多機能フィルタを構成するた
め、本発明の一実施の形態では、Ｎ×Ｉ個のタップウェ
イトを保持できる単一の大きなメモリが用いられる。
め、本発明の一実施の形態では、Ｎ×Ｉ個のタップウェ
イトを保持できる単一の大きなメモリが用いられる。
【００１６】本発明のプログラム可能なフィルタはあら
ゆるディジタル変調器を構成するのに使用され得る。変
調器は、たとえば本発明のプログラム可能なパルス整形
および補間フィルタを有することができ、その後にディ
ジタルミキサおよび固定補間比をもつバンドシフト補間
装置が続く。
ゆるディジタル変調器を構成するのに使用され得る。変
調器は、たとえば本発明のプログラム可能なパルス整形
および補間フィルタを有することができ、その後にディ
ジタルミキサおよび固定補間比をもつバンドシフト補間
装置が続く。
【００１７】本発明の種々の更なる特徴および実施の形
態について、以下の明細書に詳細に記載する。
態について、以下の明細書に詳細に記載する。
【００１８】
【発明の実施の形態】図１には、符号レートＳをもつ一
連の符号から成るサンプリングレートＦs1をもつ信号の
同相部分（Ｉ−）および１／４位相部分（Ｑ−）を処理
する二つの同一ナイキストフィルタ１０，１１を含む変
調器システム１００の構成を示す。ナイキストフィルタ
１０，１１は有限インパルス応答（ＦＩＲ）フィルタと
して構成される。これらのナイキストフィルタ１０，１
１はパルス整形動作を実行する。種々のパルス整形仕様
を必要としかつ未来システムを見越した複数の既存の通
信規格が存在するので、ナイキストフィルタ１０，１１
はプログラム可能なＦＩＲフィルタとして構成される。
プログラム可能性は、フィルタタップウェイトを格納す
る用いられるメモリ１２によってもたらされる。
連の符号から成るサンプリングレートＦs1をもつ信号の
同相部分（Ｉ−）および１／４位相部分（Ｑ−）を処理
する二つの同一ナイキストフィルタ１０，１１を含む変
調器システム１００の構成を示す。ナイキストフィルタ
１０，１１は有限インパルス応答（ＦＩＲ）フィルタと
して構成される。これらのナイキストフィルタ１０，１
１はパルス整形動作を実行する。種々のパルス整形仕様
を必要としかつ未来システムを見越した複数の既存の通
信規格が存在するので、ナイキストフィルタ１０，１１
はプログラム可能なＦＩＲフィルタとして構成される。
プログラム可能性は、フィルタタップウェイトを格納す
る用いられるメモリ１２によってもたらされる。
【００１９】広範囲の補間比をサポートするために二つ
の同一のプログラム可能な補間装置１４，１５が用いら
れる。プログラム可能な補間装置１４，１５は、フィル
タリングしたＩおよびＱ位相信号で補間およびパルス整
形動作を実行してＦs1のＩ倍に等しいＦs2のサンプリン
グレートをもつ補間したＩおよびＱ信号を発生する。メ
モリ１６はプログラム可能な補間装置１４，１５を構成
するタップウェイトを供給し、一方メモリ１２はナイキ
ストフィルタ１０，１１に対するタップウェイトを供給
する。
の同一のプログラム可能な補間装置１４，１５が用いら
れる。プログラム可能な補間装置１４，１５は、フィル
タリングしたＩおよびＱ位相信号で補間およびパルス整
形動作を実行してＦs1のＩ倍に等しいＦs2のサンプリン
グレートをもつ補間したＩおよびＱ信号を発生する。メ
モリ１６はプログラム可能な補間装置１４，１５を構成
するタップウェイトを供給し、一方メモリ１２はナイキ
ストフィルタ１０，１１に対するタップウェイトを供給
する。
【００２０】混合の前にプログラム可能な補間装置１
４，１５を用いることによって、その後の回路は予め選
択した固定サンプリングレートで動作するように設計さ
れ得る。したがってプログラム可能な補間装置と対照的
な固定補間装置としてバンドシフト補間装置２２が設け
られ得る。さらに、バンドシフト補間装置２２によって
サポートされなければならない周波数範囲は低減され
得、それにより、大きなおよび／または複数の補間レー
トがバンドシフト補間装置２２によってサポートされな
ければならない場合に比べて容易に構成される。
４，１５を用いることによって、その後の回路は予め選
択した固定サンプリングレートで動作するように設計さ
れ得る。したがってプログラム可能な補間装置と対照的
な固定補間装置としてバンドシフト補間装置２２が設け
られ得る。さらに、バンドシフト補間装置２２によって
サポートされなければならない周波数範囲は低減され
得、それにより、大きなおよび／または複数の補間レー
トがバンドシフト補間装置２２によってサポートされな
ければならない場合に比べて容易に構成される。
【００２１】図１の構成において、ナイキストフィルタ
１０，１１はナイキストフィルタタップの数Ｎに比例し
た乗算器ハードウエアを使用する。プログラム可能な補
間装置１４，１５は補間装置フィルタとして構成され
る。補間装置フィルタ１４，１５は、これらフィルタの
サポートする最高補間比に比例したそれら自体の乗算器
ハードウエアを必要とする。
１０，１１はナイキストフィルタタップの数Ｎに比例し
た乗算器ハードウエアを使用する。プログラム可能な補
間装置１４，１５は補間装置フィルタとして構成され
る。補間装置フィルタ１４，１５は、これらフィルタの
サポートする最高補間比に比例したそれら自体の乗算器
ハードウエアを必要とする。
【００２２】第１および第２補間装置１４，１５から出
力された補間されたＩ−、Ｑ−信号はミキサ１８に入力
され、ミキサ１８はこれらの入力信号を数値制御発振器
（ＮＣＯ）２０の出力と混合する。ミキサ１８は補間装
置１４，１５の出力サンプリングレートＦs2に等しい周
波数Ｆｍで動作する。ミキサ１８の出力は固定補間比Ｉ
FSをもつバンドシフト補間装置２２で処理される。この
バンドシフト補間装置２２は補間を実行する他に、補間
した信号の搬送周波数をシフトする。バンドシフト補間
装置２２はＩs2のＩ倍のサンプリングレートをもつ出力
信号を発生する。
力された補間されたＩ−、Ｑ−信号はミキサ１８に入力
され、ミキサ１８はこれらの入力信号を数値制御発振器
（ＮＣＯ）２０の出力と混合する。ミキサ１８は補間装
置１４，１５の出力サンプリングレートＦs2に等しい周
波数Ｆｍで動作する。ミキサ１８の出力は固定補間比Ｉ
FSをもつバンドシフト補間装置２２で処理される。この
バンドシフト補間装置２２は補間を実行する他に、補間
した信号の搬送周波数をシフトする。バンドシフト補間
装置２２はＩs2のＩ倍のサンプリングレートをもつ出力
信号を発生する。
【００２３】バンドシフト補間装置２２の出力はディジ
タル・アナログ変換器（ＤＡＣ）２４で処理され、伝送
に適したアナログ信号を発生する。
タル・アナログ変換器（ＤＡＣ）２４で処理され、伝送
に適したアナログ信号を発生する。
【００２４】図２には、本発明の別の実施の形態にした
がって構成した変調器２００を示す。図２の実施の形態
における回路のうち図１の実施の形態における回路と同
じまたは同様な回路部分は同じ符号で表している。簡潔
にするためにそのような回路部分の詳細については改め
て説明しない。
がって構成した変調器２００を示す。図２の実施の形態
における回路のうち図１の実施の形態における回路と同
じまたは同様な回路部分は同じ符号で表している。簡潔
にするためにそのような回路部分の詳細については改め
て説明しない。
【００２５】図２に示すように、各々Ｎ×Ｉ個のタップ
をもつフィルタ３０Ａ，３０Ｂを構成することによって
ナイキストフィルタ動作と補間装置フィルタ動作とを結
合することができ、ここでＮは基本ナイキストフィルタ
におけるタップの数であり、またＩは補間比である。二
つのそのようなフィルタ３０Ａ，３０Ｂは図２に示され
ている。フィルタ３０Ａ，３０Ｂを組合わせることによ
り、複合ＦＩＲフィルタ３０が構成されている。フィル
タ３０Ａ，３０Ｂのいずれかとして適したＮ＝１４、Ｉ
＝５のフィルタは７０個のタップウェイトとして図３に
示される。
をもつフィルタ３０Ａ，３０Ｂを構成することによって
ナイキストフィルタ動作と補間装置フィルタ動作とを結
合することができ、ここでＮは基本ナイキストフィルタ
におけるタップの数であり、またＩは補間比である。二
つのそのようなフィルタ３０Ａ，３０Ｂは図２に示され
ている。フィルタ３０Ａ，３０Ｂを組合わせることによ
り、複合ＦＩＲフィルタ３０が構成されている。フィル
タ３０Ａ，３０Ｂのいずれかとして適したＮ＝１４、Ｉ
＝５のフィルタは７０個のタップウェイトとして図３に
示される。
【００２６】タップの総数は補間比の増大につれて非常
に多くできるので、本発明のフィルタ３０Ａまたは３０
Ｂを構成するのに必要な乗算器ハードウエアは一定のま
まである。これは、補間比Ｉが増大するにつれて、符号
レートが比例して減少し、その結果フィルタのハードウ
エアが大きな程度に再使用され得るからである。
に多くできるので、本発明のフィルタ３０Ａまたは３０
Ｂを構成するのに必要な乗算器ハードウエアは一定のま
まである。これは、補間比Ｉが増大するにつれて、符号
レートが比例して減少し、その結果フィルタのハードウ
エアが大きな程度に再使用され得るからである。
【００２７】１４タップ（Ｎ＝１４）ナイキストフィル
タの実施の形態および５（Ｉ＝５）の支持された補間比
の場合について詳細に説明する。
タの実施の形態および５（Ｉ＝５）の支持された補間比
の場合について詳細に説明する。
【００２８】図４はクロック信号Ｆｍ４０２を示し、こ
のクロック信号Ｆｍ４０２は変調器１８を制御するのに
用いられる。クロック信号Ｆｍは変調器１８の動作する
レートであるので、これは、プログラム可能なフィルタ
３０がサンプルを出力するのに要求されるレートであ
る。したがって、一実施の形態では、Ｆs2は、出力レー
トＦｍを達成するのに必要とされるように入力レートの
関数として変更される補間レートＩでＦｍに固定され
る。プログラム可能なフィルタ３０はＦs2＝Ｆｍのクロ
ックレートで動作する。したがってＩ＝５の場合には、
Ｆs1はＦs2／５に等しく、これは５クロックサイクル毎
にプログラム可能なフィルタ３０の入力に新しい符号が
現れる。図４では、符号４０３は、一連の符号からな
る、プログラム可能なフィルタ３０Ａへの入力信号を表
している。各符号Ｓ１，Ｓ２がどのように５つのクロッ
クサイクルに対応するかについて説明する。
のクロック信号Ｆｍ４０２は変調器１８を制御するのに
用いられる。クロック信号Ｆｍは変調器１８の動作する
レートであるので、これは、プログラム可能なフィルタ
３０がサンプルを出力するのに要求されるレートであ
る。したがって、一実施の形態では、Ｆs2は、出力レー
トＦｍを達成するのに必要とされるように入力レートの
関数として変更される補間レートＩでＦｍに固定され
る。プログラム可能なフィルタ３０はＦs2＝Ｆｍのクロ
ックレートで動作する。したがってＩ＝５の場合には、
Ｆs1はＦs2／５に等しく、これは５クロックサイクル毎
にプログラム可能なフィルタ３０の入力に新しい符号が
現れる。図４では、符号４０３は、一連の符号からな
る、プログラム可能なフィルタ３０Ａへの入力信号を表
している。各符号Ｓ１，Ｓ２がどのように５つのクロッ
クサイクルに対応するかについて説明する。
【００２９】上述のように、実施の形態において、補間
により出力信号のサンプリングレートはＦs2に対して５
のファクターで増大される。したがって、処理される各
符号に対して補間装置によって５つのサンプルが出力さ
れる。プログラム可能なフィルタ３０Ａから出力された
サンプルは第３の図示信号４０６で表され、文字Ｃ１，
Ｃ２，…，Ｃ５は出力されたサンプルを表すのに用いら
れる。
により出力信号のサンプリングレートはＦs2に対して５
のファクターで増大される。したがって、処理される各
符号に対して補間装置によって５つのサンプルが出力さ
れる。プログラム可能なフィルタ３０Ａから出力された
サンプルは第３の図示信号４０６で表され、文字Ｃ１，
Ｃ２，…，Ｃ５は出力されたサンプルを表すのに用いら
れる。
【００３０】本発明によれば、１４タップＦＩＲフィル
タ３０Ａまたは３０Ｂは次のように動作される。すなわ
ち、周期Ｃ１では、図３のタップウェイト１，６，１
１，１６，２１，２６，３１，３６，４１，４６，５
１，５６，６１，６６が使用される。
タ３０Ａまたは３０Ｂは次のように動作される。すなわ
ち、周期Ｃ１では、図３のタップウェイト１，６，１
１，１６，２１，２６，３１，３６，４１，４６，５
１，５６，６１，６６が使用される。
【００３１】周期Ｃ２では、図３のタップウェイト２，
７，１２，１７，２２，２７，３２，３７，４２，４
７，５２，５７，６２，６７が使用される。
７，１２，１７，２２，２７，３２，３７，４２，４
７，５２，５７，６２，６７が使用される。
【００３２】周期Ｃ３では、図３のタップウェイト３，
８，１３，１８，２３，２８，３３，３８，４３，４
８，５３，５８，６３，６８が使用される。
８，１３，１８，２３，２８，３３，３８，４３，４
８，５３，５８，６３，６８が使用される。
【００３３】周期Ｃ４では、図３のタップウェイト４，
９，１４，１９，２４，２９，３４，３９，４４，４
９，５４，５９，６４，６９が使用される。
９，１４，１９，２４，２９，３４，３９，４４，４
９，５４，５９，６４，６９が使用される。
【００３４】周期Ｃ５では、図３のタップウェイト５，
１０，１５，２０，２５，３０，３５，４０，４５，５
０，５５，６０，６５，７０が使用される。
１０，１５，２０，２５，３０，３５，４０，４５，５
０，５５，６０，６５，７０が使用される。
【００３５】フィルタの種々の動作周期中に種々のタッ
プウェイトを用いることによって、単一の１４タップフ
ィルタは、付加的なタップ、たとえば種々の動作周期中
に用いたフィルタウェイト係数を格納する付加的なメモ
リを使用することによって７０タップの補間装置フィル
タと等価の補間を行う。
プウェイトを用いることによって、単一の１４タップフ
ィルタは、付加的なタップ、たとえば種々の動作周期中
に用いたフィルタウェイト係数を格納する付加的なメモ
リを使用することによって７０タップの補間装置フィル
タと等価の補間を行う。
【００３６】図５に、フィルタ５００すなわちプログラ
ム可能なフィルタ３０Ａ，３０Ｂのいずれかとして用い
るのに適したＩmax の最大補間比をもつＮタップナイキ
ストフィルタの簡単化した構成を示す。複合フィルタ３
０は二つのフィルタ５００を用いて構成され、また二つ
のフィルタ５００の両方によって用いられるタップウェ
イトを割り当てるのに共通メモリ３２が使用される。
ム可能なフィルタ３０Ａ，３０Ｂのいずれかとして用い
るのに適したＩmax の最大補間比をもつＮタップナイキ
ストフィルタの簡単化した構成を示す。複合フィルタ３
０は二つのフィルタ５００を用いて構成され、また二つ
のフィルタ５００の両方によって用いられるタップウェ
イトを割り当てるのに共通メモリ３２が使用される。
【００３７】図５の実施の形態において、メモリ３２は
プログラム可能なフィルタ５００を構成するのに用いら
れるタップウェイトを格納するのに使用される。このた
め、メモリ３２はプログラム可能なフィルタ５００の一
部として示されている。タップの最大数Ｍはナイキスト
フィルタを構成するのに使用したタップの数（Ｎ）を掛
けた最大サポート補間レート（Ｉmax ）に等しい。Ｎ
は、所望のパルス整形動作の関数として決められ、そし
て入力信号が出力サンプリングレートに等しいサンプリ
ングレートをもつ場合すなわち補間レートが１に等しく
設定される場合、選択した通信規格のパルス整形要求が
満たされるように選択される。
プログラム可能なフィルタ５００を構成するのに用いら
れるタップウェイトを格納するのに使用される。このた
め、メモリ３２はプログラム可能なフィルタ５００の一
部として示されている。タップの最大数Ｍはナイキスト
フィルタを構成するのに使用したタップの数（Ｎ）を掛
けた最大サポート補間レート（Ｉmax ）に等しい。Ｎ
は、所望のパルス整形動作の関数として決められ、そし
て入力信号が出力サンプリングレートに等しいサンプリ
ングレートをもつ場合すなわち補間レートが１に等しく
設定される場合、選択した通信規格のパルス整形要求が
満たされるように選択される。
【００３８】一つの実施の形態において、Ｍタップウェ
イトはメモリ３２における順次格納場所に配列される。
各組のＮタップウェイトは別個の列、たとえば列１〜列
Ｉmax のタップウェイトを形成するように処理される。
各補間装置クロックサイクル中にタップウェイトの列５
０４に含まれた１〜Ｎの各タップウェイトはメモリから
読み出され、そして対応した乗算器に入力として供給さ
れる。図５において、フィルタ５００を構成するのに使
用した乗算器１〜Ｎの各々は別個の円５０６として示さ
れている。図５の実施の形態において、シフトレジスタ
５０５は使用中に入力符号を遅延させる遅延素子として
用いられる。Ｉ番目（Ｉは補間レート）の補間装置クロ
ックサイクル毎に、入力符号はレジスタ場所にクロック
され、そしてレジスタの前の内容は右へ一場所シフトさ
れる。Ｎレジスタ場所の各々は図５に示すようにＮ乗算
器５０６の対応した一つに結合される。乗算器５０６は
それらに供給された二つの入力値を逓倍し、そしてその
結果をアキュムレータ５０８に出力する。アキュムレー
タ５０８はそれに入力された値を加算し、そしてその和
を各補間装置クロックサイクル毎に出力する。したがっ
て、入力符号レートが入力サンプリングレートに等しい
としかつ補間装置クロックが入力符号レートのＩ倍で動
作するとすると、Ｉ出力値は、補間装置への各符号入力
に対して補間装置によって出力される。
イトはメモリ３２における順次格納場所に配列される。
各組のＮタップウェイトは別個の列、たとえば列１〜列
Ｉmax のタップウェイトを形成するように処理される。
各補間装置クロックサイクル中にタップウェイトの列５
０４に含まれた１〜Ｎの各タップウェイトはメモリから
読み出され、そして対応した乗算器に入力として供給さ
れる。図５において、フィルタ５００を構成するのに使
用した乗算器１〜Ｎの各々は別個の円５０６として示さ
れている。図５の実施の形態において、シフトレジスタ
５０５は使用中に入力符号を遅延させる遅延素子として
用いられる。Ｉ番目（Ｉは補間レート）の補間装置クロ
ックサイクル毎に、入力符号はレジスタ場所にクロック
され、そしてレジスタの前の内容は右へ一場所シフトさ
れる。Ｎレジスタ場所の各々は図５に示すようにＮ乗算
器５０６の対応した一つに結合される。乗算器５０６は
それらに供給された二つの入力値を逓倍し、そしてその
結果をアキュムレータ５０８に出力する。アキュムレー
タ５０８はそれに入力された値を加算し、そしてその和
を各補間装置クロックサイクル毎に出力する。したがっ
て、入力符号レートが入力サンプリングレートに等しい
としかつ補間装置クロックが入力符号レートのＩ倍で動
作するとすると、Ｉ出力値は、補間装置への各符号入力
に対して補間装置によって出力される。
【００３９】本発明の一つの特定の実施の形態において
は、タップウェイトを格納するのに使用したメモリ３２
はタップウェイトのＩmax 個の列をもち、そして各列は
Ｎ個のタップウェイトをホールドする。Ｉ（Ｉ＜Ｉmax
）個で補間を構成するためには、単にメモリのＩ個の
列からのタップウェイトだけが使用される。最後のＮ個
の符号は符号レジスタに格納される。Ｋ番目の補間サン
プル（出力値）は、フィルタパターンのＫ番目の列に格
納されたＮ個のタップウェイトでＮ個のサンプルを逓倍
しそしてこれらのウェイト付けしたサンプルをアキュム
レータに記録した後、記録値を出力することによって発
生される。
は、タップウェイトを格納するのに使用したメモリ３２
はタップウェイトのＩmax 個の列をもち、そして各列は
Ｎ個のタップウェイトをホールドする。Ｉ（Ｉ＜Ｉmax
）個で補間を構成するためには、単にメモリのＩ個の
列からのタップウェイトだけが使用される。最後のＮ個
の符号は符号レジスタに格納される。Ｋ番目の補間サン
プル（出力値）は、フィルタパターンのＫ番目の列に格
納されたＮ個のタップウェイトでＮ個のサンプルを逓倍
しそしてこれらのウェイト付けしたサンプルをアキュム
レータに記録した後、記録値を出力することによって発
生される。
【００４０】Ｉ＝Ｉmax に対するフィルタがメモリに格
納される場合には、Ｉ×Ｎ＝Ｉmax（Ｎは整数）を満た
すすべてのＩに対して同じフィルタを用いることができ
る。これは、たとえば各補間サンプルに対してメモリに
おけるタップウェイトをアクセスするのに用いた列アド
レスを増加させるのに使用されるＳＴＥＰと呼ばれるプ
ログラム可能なパラメータを特定することによってなさ
れ得る。
納される場合には、Ｉ×Ｎ＝Ｉmax（Ｎは整数）を満た
すすべてのＩに対して同じフィルタを用いることができ
る。これは、たとえば各補間サンプルに対してメモリに
おけるタップウェイトをアクセスするのに用いた列アド
レスを増加させるのに使用されるＳＴＥＰと呼ばれるプ
ログラム可能なパラメータを特定することによってなさ
れ得る。
【００４１】図６は、Ｉmax の補間レートを含みかつそ
れまでの多補間レートをサポートするのに使用され得る
ＦＩＲフィルタ装置６００を示している。図６の実施の
形態は図５の実施の形態と同様であるが、図６の実施の
形態では図示したように、補間装置クロックサイクル中
に使用されることになる列のタップウェイトの始点に相
当するメモリアドレスを発生するアドレスカウンタ回路
６０６が使用され、またアドレスカウンタ回路６０６を
増大させるステップサイズ制御回路６０４が使用されて
いる。アドレスカウンタ回路６０６を増大させるのに使
用したステップサイズを調整することによって、最大サ
ポート補間レートに一様に分ける補間レートも支持され
る。
れまでの多補間レートをサポートするのに使用され得る
ＦＩＲフィルタ装置６００を示している。図６の実施の
形態は図５の実施の形態と同様であるが、図６の実施の
形態では図示したように、補間装置クロックサイクル中
に使用されることになる列のタップウェイトの始点に相
当するメモリアドレスを発生するアドレスカウンタ回路
６０６が使用され、またアドレスカウンタ回路６０６を
増大させるステップサイズ制御回路６０４が使用されて
いる。アドレスカウンタ回路６０６を増大させるのに使
用したステップサイズを調整することによって、最大サ
ポート補間レートに一様に分ける補間レートも支持され
る。
【００４２】基本ナイキストフィルタが１４タップ（Ｎ
＝１４）を用いて構成されしかも最大８０の補間レート
（Ｉmax ＝８０）が支持されたとすると、メモリ３２は
一列１４個のタップウェイトをもって８０列を形成する
ように配列した1120個のタップウェイトでロードされ
る。
＝１４）を用いて構成されしかも最大８０の補間レート
（Ｉmax ＝８０）が支持されたとすると、メモリ３２は
一列１４個のタップウェイトをもって８０列を形成する
ように配列した1120個のタップウェイトでロードされ
る。
【００４３】ステップサイズ制御回路６０４は、アドレ
スカウンタを増大させるステップサイズを決めるために
応答できる。ステップサイズ制御回路６０４は、入力サ
ンプリングレートＦs1を入力として受信する。ステップ
サイズ制御回路６０４には出力サンプリングレートＦs2
が格納され、出力サンプリングレートＦs2でプログラム
可能なフィルタ装置６００はデータを出力するように構
成される。
スカウンタを増大させるステップサイズを決めるために
応答できる。ステップサイズ制御回路６０４は、入力サ
ンプリングレートＦs1を入力として受信する。ステップ
サイズ制御回路６０４には出力サンプリングレートＦs2
が格納され、出力サンプリングレートＦs2でプログラム
可能なフィルタ装置６００はデータを出力するように構
成される。
【００４４】ステップサイズ制御回路６０４は、補間装
置の出力サンプリングレートＦs2を入力サンプリングレ
ートＦs1で割って使用されるべき補間レートを決めるよ
うにしている。すなわちＩactual＝Ｆs2／Ｆs1である。
本発明によれば、最大サポート補間レートに一様に（余
りなしに）分ける補間レートをもたらす入力サンプリン
グレートは支持される。したがって、所与入力周波数に
対して用いられることになるステップサイズは、ＳＴＥ
Ｐ＝（Ｉmax ／Ｉactual）で決められる。
置の出力サンプリングレートＦs2を入力サンプリングレ
ートＦs1で割って使用されるべき補間レートを決めるよ
うにしている。すなわちＩactual＝Ｆs2／Ｆs1である。
本発明によれば、最大サポート補間レートに一様に（余
りなしに）分ける補間レートをもたらす入力サンプリン
グレートは支持される。したがって、所与入力周波数に
対して用いられることになるステップサイズは、ＳＴＥ
Ｐ＝（Ｉmax ／Ｉactual）で決められる。
【００４５】アドレスカウンタ回路６０６は、ステップ
サイズ制御回路６０４からのステップサイズ値ＳＴＥＰ
を入力として受信する。アドレスカウンタ回路６０６の
始動値は、メモリ３２におけるタップウェイトの最初の
列のアドレスである。アドレスカウンタ回路６０６は、
タップウェイトの列をアクセスするのに用いたメモリア
ドレスを出力するために応答し得る。アドレスカウンタ
回路６０６の出力は、メモリ３２に格納されたタップウ
ェイトのＩ個の列の一つのアドレスに対応した値であ
る。アドレスカウンタ回路６０６は、入力値ＳＴＥＰ倍
したメモリにおけるタップウェイトの列間に存在するア
ドレス値の対応した値だけ増大する。アドレスカウンタ
回路６０６は、増大動作によりカウンタに格納された値
がタップウェイトの最終列のアドレスの値を越える時
に、最初の列のアドレスまで包む。
サイズ制御回路６０４からのステップサイズ値ＳＴＥＰ
を入力として受信する。アドレスカウンタ回路６０６の
始動値は、メモリ３２におけるタップウェイトの最初の
列のアドレスである。アドレスカウンタ回路６０６は、
タップウェイトの列をアクセスするのに用いたメモリア
ドレスを出力するために応答し得る。アドレスカウンタ
回路６０６の出力は、メモリ３２に格納されたタップウ
ェイトのＩ個の列の一つのアドレスに対応した値であ
る。アドレスカウンタ回路６０６は、入力値ＳＴＥＰ倍
したメモリにおけるタップウェイトの列間に存在するア
ドレス値の対応した値だけ増大する。アドレスカウンタ
回路６０６は、増大動作によりカウンタに格納された値
がタップウェイトの最終列のアドレスの値を越える時
に、最初の列のアドレスまで包む。
【００４６】上述のようにしてステップサイズを調整し
そしてアドレスカウンタを増大することによって、入力
サンプリングレートに依存して、使用されるメモリ３２
に格納されたタップウェイトの幾つかまたはすべてによ
って、複数の補間装置の入力サンプリングレートおよび
補間レートはサポートされる。
そしてアドレスカウンタを増大することによって、入力
サンプリングレートに依存して、使用されるメモリ３２
に格納されたタップウェイトの幾つかまたはすべてによ
って、複数の補間装置の入力サンプリングレートおよび
補間レートはサポートされる。
【００４７】たとえば、タップウェイトがＩmax ＝８０
をサポートする補間装置に対してメモリに格納される場
合について考察する。そのような場合、Ｉ＝５はＳＴＥ
Ｐ＝８０／５＝１６で構成される。
をサポートする補間装置に対してメモリに格納される場
合について考察する。そのような場合、Ｉ＝５はＳＴＥ
Ｐ＝８０／５＝１６で構成される。
【００４８】そのような場合、プログラム可能な補間装
置クロックサイクルＣ１においてはタップウェイト列１
が使用のために選択される。
置クロックサイクルＣ１においてはタップウェイト列１
が使用のために選択される。
【００４９】プログラム可能な補間装置クロックサイク
ルＣ２においてはタップウェイト列１７が使用のために
選択される。
ルＣ２においてはタップウェイト列１７が使用のために
選択される。
【００５０】プログラム可能な補間装置クロックサイク
ルＣ３においてはタップウェイト列３３が使用のために
選択される。
ルＣ３においてはタップウェイト列３３が使用のために
選択される。
【００５１】プログラム可能な補間装置クロックサイク
ルＣ４においてはタップウェイト列４９が選択される。
ルＣ４においてはタップウェイト列４９が選択される。
【００５２】プログラム可能な補間装置クロックサイク
ルＣ５においてはタップウェイト列６５が使用のために
選択される。
ルＣ５においてはタップウェイト列６５が使用のために
選択される。
【００５３】特別に設計されたフィルタを使用する必要
がある場合、メモリにそのようなフィルタを作るのに使
用したウェイトを格納することによりそのようなフィル
タを形成することができる。このような実施の形態にお
いては、支持されるフィルタの数は、メモリに適合でき
るタップウェイトの数に依存する。
がある場合、メモリにそのようなフィルタを作るのに使
用したウェイトを格納することによりそのようなフィル
タを形成することができる。このような実施の形態にお
いては、支持されるフィルタの数は、メモリに適合でき
るタップウェイトの数に依存する。
【００５４】フィルタパターンが列Ｒ1 ，Ｒ2 ，…，Ｒ
J で始まるメモリに格納されるとする。ＳＴＡＲＴと呼
ばれるプログラム可能なパラメータが決められる。この
パラメータがＲJ にプログラムされると、列ＲJ は１番
目の符号を出力するように選択される。これにより複数
のフィルタをメモリに格納することができ、そしてＳＴ
ＡＲＴメモリアドレスパラメータを単に再度プログラミ
ングすることによってそれらのフィルタの任意の一つを
使用することができる。
J で始まるメモリに格納されるとする。ＳＴＡＲＴと呼
ばれるプログラム可能なパラメータが決められる。この
パラメータがＲJ にプログラムされると、列ＲJ は１番
目の符号を出力するように選択される。これにより複数
のフィルタをメモリに格納することができ、そしてＳＴ
ＡＲＴメモリアドレスパラメータを単に再度プログラミ
ングすることによってそれらのフィルタの任意の一つを
使用することができる。
【００５５】Ｎ個の乗算器を用いてＮタップナイキスト
フィルタを構成するものとして、本発明のフィルタにつ
いて説明してきた。ある構成では、比較的高いクロック
レートで走らせかつハードウエアをさらに分けることに
よって、たとえば乗算器をさらに一様に再使用すること
によって比較的少ないハードウエア手段、たとえば乗算
器を使用することができる。
フィルタを構成するものとして、本発明のフィルタにつ
いて説明してきた。ある構成では、比較的高いクロック
レートで走らせかつハードウエアをさらに分けることに
よって、たとえば乗算器をさらに一様に再使用すること
によって比較的少ないハードウエア手段、たとえば乗算
器を使用することができる。
【００５６】ランダムアクセスメモリ（ＲＡＭ）を使用
することにより、フィルタの融通性が高まり、またナイ
キスト特性について容易にプログラム可能になる。ナイ
キスト特性が、たとえば設計または構成時間で固定され
ると、ＲＡＭメモリに代えて読取り専用メモリ（ＲＯ
Ｍ）を用いることができ、シリコン領域を節約すること
ができる。
することにより、フィルタの融通性が高まり、またナイ
キスト特性について容易にプログラム可能になる。ナイ
キスト特性が、たとえば設計または構成時間で固定され
ると、ＲＡＭメモリに代えて読取り専用メモリ（ＲＯ
Ｍ）を用いることができ、シリコン領域を節約すること
ができる。
【００５７】本発明のプログラム可能なフィルタおよび
変調器は、たとえばケーブルモデムおよび他のディジタ
ル通信応用のホストに使用するのに適している。たとえ
ば、ある特殊な実施の形態では、ＭＣＮＳコンプリアン
トアップストリーム変調器集積回路を構成するのに使用
される。
変調器は、たとえばケーブルモデムおよび他のディジタ
ル通信応用のホストに使用するのに適している。たとえ
ば、ある特殊な実施の形態では、ＭＣＮＳコンプリアン
トアップストリーム変調器集積回路を構成するのに使用
される。
【００５８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５９】（１）本発明によれば、ディジタル情報を
伝送するのに適したプログラム可能なフィルタ、補間装
置および変調器を構成することにより、乗算器および他
のハードウエアを節約することができる。
伝送するのに適したプログラム可能なフィルタ、補間装
置および変調器を構成することにより、乗算器および他
のハードウエアを節約することができる。
【００６０】（２）また、本発明では、個々のフィルタ
装置に対するメモリサイズの増大は、本発明の方法およ
び装置の使用によって除去される乗算器および他のハー
ドウエアより電力消費が少ないと共に、シリコン領域に
おいてコストがかからないので、良好に取引される。
装置に対するメモリサイズの増大は、本発明の方法およ
び装置の使用によって除去される乗算器および他のハー
ドウエアより電力消費が少ないと共に、シリコン領域に
おいてコストがかからないので、良好に取引される。
【００６１】（３）さらに、本発明においては、乗算器
ハードウエアがＮに比例するようにナイキストフィルタ
動作と補間装置フィルタ動作との間に効果的に振り分け
られ得る。
ハードウエアがＮに比例するようにナイキストフィルタ
動作と補間装置フィルタ動作との間に効果的に振り分け
られ得る。
【図面の簡単な説明】
【図１】本発明にしたがって構成した変調器システムを
示す図である。
示す図である。
【図２】本発明にしたがって構成した別の変調器システ
ムを示す図である。
ムを示す図である。
【図３】本発明の一つの実施の形態にしたがって７０タ
ップＦＩＲフィルタを構成するのに使用され得る一組の
タップウェイトを示す図である。
ップＦＩＲフィルタを構成するのに使用され得る一組の
タップウェイトを示す図である。
【図４】図３に示すシステムにおける種々の信号および
これらの信号間の時間関係を示す図である。
これらの信号間の時間関係を示す図である。
【図５】本発明にしたがって構成したＦＩＲフィルタを
示す図である。
示す図である。
【図６】本発明にしたがって構成した別のＦＩＲフィル
タを示す図である。
タを示す図である。
１０，１１ ナイキストフィルタ １２ メモリ １４，１５ 補間装置 １６ メモリ １８ ミキサ ２０ 数値制御発振器 ２２ バンドシフト補間装置 ２４ ディジタル・アナログ変換器 １００ 変調器システム
Claims (30)
- 【請求項１】 Ｆs1のサンプルレートをもつ入力信号に
フィルタリングおよび補間動作を実行するため、クロッ
クＦs2で動作する有限インパルス応答フィルタを有する
ディジタル信号の処理回路であって、 前記フィルタが、 複数のタップウェイトを格納するメモリ装置と、 前記メモリ装置に接続された複数Ｎ個の再使用可能なタ
ップと、 前記Ｎ個のタップに接続され、前記タップで発生した値
を加算し、クロックＦs2毎にフィルタ出力値を発生する
アキュムレータと、 各クロックＦs2サイクルの間、前記メモリ装置に格納さ
れたタップウェイトで前記Ｎ個のタップをロードする制
御回路とを備えていることを特徴とするディジタル信号
の処理回路。 - 【請求項２】 請求項１に記載のディジタル信号の処理
回路であって、前記有限インパルス応答フィルタの前記
複数Ｎ個の再使用可能なタップの各々が、遅延素子およ
び乗算器を備えていることを特徴とするディジタル信号
の処理回路。 - 【請求項３】 請求項２に記載のディジタル信号の処理
回路であって、前記再使用可能なタップの各々が、遅延
素子および乗算器を備えていることを特徴とするディジ
タル信号の処理回路。 - 【請求項４】 請求項３に記載のディジタル信号の処理
回路であって、前記再使用可能なタップの各々の前記遅
延素子が、Ｎ個の格納場所を備えたシフトレジスタの一
部であることを特徴とするディジタル信号の処理回路。 - 【請求項５】 請求項２に記載のディジタル信号の処理
回路であって、前記メモリ装置がＮ個のタップウェイト
のＩmax 列を備え、前記Ｉmax は、前記有限インパルス
応答フィルタで支持される最大補間レートに対応した整
数値であることを特徴とするディジタル信号の処理回
路。 - 【請求項６】 請求項５に記載のディジタル信号の処理
回路であって、前記制御回路が、前記有限インパルス応
答フィルタの補間レートによって決まるステップサイズ
の関数としてタップウェイトの列をロードすることを特
徴とするディジタル信号の処理回路。 - 【請求項７】 請求項６に記載のディジタル信号の処理
回路であって、前記補間レートが、Ｆs2／Ｆs1に等しい
ことを特徴とするディジタル信号の処理回路。 - 【請求項８】 請求項１に記載のディジタル信号の処理
回路であって、さらに、 前記有限インパルス応答フィルタ回路の出力に接続され
たディジタルミキサと、 前記ディジタルミキサに接続された固定補間レートをも
つディジタル補間装置とを有することを特徴とするディ
ジタル信号の処理回路。 - 【請求項９】 請求項８に記載のディジタル信号の処理
回路であって、前記ディジタル補間装置が、前記ディジ
タルミキサからの信号出力に含まれる情報信号の搬送周
波数をシフトするバンドシフト補間装置であることを特
徴とするディジタル信号の処理回路。 - 【請求項１０】 ディジタル変調器であって、 第１サンプルレートをもつ第１ディジタル信号を受信
し、Ｉを整数とする時、前記第１サンプルレートのＩ倍
の第２サンプルレートをもつ第２ディジタル信号を発生
するために補間動作を実行するプログラム可能な補間装
置と、 前記補間装置に接続され、前記第２ディジタル信号に混
合動作を実行するディジタルミキサと、 前記ディジタルミキサに接続され、前記第２サンプルレ
ートより高い第３サンプルレートをもつ第３信号を発生
する、固定補間レートをもつ補間装置回路とを有するこ
とを特徴とするディジタル変調器。 - 【請求項１１】 請求項１０に記載のディジタル変調器
であって、前記補間装置回路が、補間信号の搬送周波数
をシフトするバンドシフト補間装置回路であることを特
徴とするディジタル変調器。 - 【請求項１２】 請求項１０に記載のディジタル変調器
であって、前記プログラム可能な補間装置が、前記第１
サンプルレートのＩ倍の出力サンプルレートをもつ有限
インパルス応答フィルタであることを特徴とするディジ
タル変調器。 - 【請求項１３】 請求項１２に記載のディジタル変調器
であって、 前記プログラム可能な補間装置が、 複数のタップウェイトを格納するメモリと、 複数のフィルタタップと、 前記フィルタタップの出力を結合して第２出力信号を発
生するアキュムレータとを備えていることを特徴とする
ディジタル変調器。 - 【請求項１４】 請求項１３に記載のディジタル変調器
であって、前記プログラム可能な補間装置が、前記第１
サンプルレートのＩ倍のクロックレートで動作し、前記
ディジタル変調器が、各プログラム可能な補間装置クロ
ックサイクルの間、前記メモリから前記フィルタタップ
へタップウェイトをロードする手段を有することを特徴
とするディジタル変調器。 - 【請求項１５】 請求項１４に記載のディジタル変調器
であって、前記フィルタタップが再使用可能であり、前
記プログラム可能な補間装置が、補間装置クロックの間
用いられるフィルタウェイトを格納するメモリにおいて
始動アドレスを発生するアドレスカウンタを備えている
ことを特徴とするディジタル変調器。 - 【請求項１６】 請求項１５に記載のディジタル変調器
であって、前記タップウェイトをロードする手段が、前
記アドレスカウンタで発生したアドレスに対応する格納
場所に始まり、前記メモリに順次格納された対応する第
１番目から第ｎ番目のタップウェイトで、第１番目から
第ｎ番目のフィルタタップをロードする手段を備えてい
ることを特徴とするディジタル変調器。 - 【請求項１７】 請求項１６に記載のディジタル変調器
であって、各プログラム可能な補間装置クロックサイク
ル毎に固定ステップサイズだけ前記アドレスカウンタを
増加させるアドレスカウンタ増加回路を有することを特
徴とするディジタル変調器。 - 【請求項１８】 請求項１７に記載のディジタル変調器
であって、前記プログラム可能な補間装置で実行される
前記補間レートＩの関数として前記固定ステップサイズ
を設定する手段を有することを特徴とするディジタル変
調器。 - 【請求項１９】 請求項１２に記載のディジタル変調器
であって、前記有限インパルス応答フィルタが、同相お
よび１／４位相の信号の両方を処理できる複合有限イン
パルス応答フィルタであることを特徴とするディジタル
変調器。 - 【請求項２０】 請求項１５に記載のディジタル変調器
であって、前記プログラム可能な補間装置に含まれる再
使用可能なフィルタタップの数がＮであり、前記Ｎは、
前記補間レートが１に等しい時、所定の通信規格を満た
すことのできるパルス整形動作を実行できるナイキスト
フィルタを構成するのに用いたタップの数であることを
特徴とするディジタル変調器。 - 【請求項２１】 請求項１４に記載のディジタル変調器
であって、前記プログラム可能な補間装置が、前記プロ
グラム可能な補間装置で受信した各サンプルを処理する
ために、Ｉ回再使用されるＮ個のフィルタタップを備え
ていることを特徴とするディジタル変調器。 - 【請求項２２】 請求項１４に記載のディジタル変調器
であって、前記Ｉが入力サンプルレートで割った予め選
択された固定出力サンプルレートに等しいことを特徴と
するディジタル変調器。 - 【請求項２３】 請求項１０に記載のディジタル変調器
であって、前記プログラム可能な補間装置が固定出力サ
ンプルレートをもち、複数の入力サンプルレートを支持
し、前記プログラム可能な補間装置が、 メモリに格納されたタップウェイトをアクセスするため
に用いたメモリアクセスを発生するカウンタと、 前記入力サンプルレートの一つの関数として前記カウン
タを増加させるカウンタ増加発生装置とを備えているこ
とを特徴とするディジタル変調器。 - 【請求項２４】 Ｆs1のサンプルレートをもつ第１の信
号を処理する方法であって、 前記第１の信号に有限インパルス応答フィルタリング処
理を実行するステップから成り、前記フィルタリング処
理が、 メモリに格納された一組のタップウェイトを用いてＮ個
のフィルタタップをロードするステップと、 第１のフィルタ出力値を発生するため、前記Ｎ個のフィ
ルタタップを使用するステップと、 各受信入力に対して全体でＩ回前記ロードステップおよ
び使用ステップを繰り返すステップとを含み、それによ
りＦs1のＩ（Ｉは整数）倍に等しいＦs2のサンプルレー
トをもつ出力信号を発生することを特徴とする方法。 - 【請求項２５】 請求項２４に記載の方法であって、さ
らに、前記フィルタリング処理を実行する前に、Ｉmax
個の組のＮ個のタップウェイトをメモリに格納するステ
ップから成り、前記Ｉmax は、前記ロードされたタップ
ウェイトで支持される最大補間レートを表す整数値であ
ることを特徴とする方法。 - 【請求項２６】 請求項２４に記載の方法であって、前
記メモリに格納された一組のタップウェイトを用いてＮ
個のフィルタタップをロードするステップが、構成した
補間レートＩの関数としてＩmax 個の組のタップウェイ
トのうちの一つの組を選択するステップを含んでいるこ
とを特徴とする方法。 - 【請求項２７】 請求項２６に記載の方法であって、前
記構成した補間レートＩの関数としてＩmax 個の組のタ
ップウェイトのうちの一つの組を選択するステップが、
第２の補間レートが用いられる時より第１の補間レート
が用いられる時の異なる組のタップウェイトを選択する
ステップを含んでいることを特徴とする方法。 - 【請求項２８】 請求項２５に記載の方法であって、さ
らに、 前記フィルタリング処理によって発生した値をディジタ
ルミキサに供給するステップと、 前記ディジタルミキサを作動して混合動作を実行させＩ
×Ｆs1のサンプリングレートをもつ付加的な信号を発生
するようにするステップとを有することを特徴とする方
法。 - 【請求項２９】 請求項２８に記載の方法であって、さ
らに、固定補間レートをもつ補間装置回路を用いて前記
付加的な信号に補間動作を実行するステップを有するこ
とを特徴とする方法。 - 【請求項３０】 請求項２９に記載の方法であって、前
記補間動作を実行するステップが、前記ディジタルミキ
サから出力された前記付加的な信号に含まれる搬送信号
の周波数をシフトするために、バンドシフト動作を実行
するステップを含んでいることを特徴とする方法。
Applications Claiming Priority (4)
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|---|---|---|---|
| US6495697P | 1997-11-07 | 1997-11-07 | |
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| US09/172,562 | 1998-10-14 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JPH11317778A (ja) |
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1998
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